JPS6126156B2 - - Google Patents
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- JPS6126156B2 JPS6126156B2 JP14714380A JP14714380A JPS6126156B2 JP S6126156 B2 JPS6126156 B2 JP S6126156B2 JP 14714380 A JP14714380 A JP 14714380A JP 14714380 A JP14714380 A JP 14714380A JP S6126156 B2 JPS6126156 B2 JP S6126156B2
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- voltage
- inverting amplifier
- famos
- igfet
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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Description
本発明は絶縁ゲート型電界効果トランジスタ
（以下IGFETと記す）を主な構成要素とした大容
量、高速度の記憶装置に関する。 IGFFETを主な構成要素とし、集積回路化した
記憶装置においては、大容量になるに従つて必然
的に増加するデイジツト線の容量を読み出し時に
充放電する必要があり、この充放電時間が読み出
し時間のうち大きな割合を占めている。従つて高
速度にして大容量の記憶装置を得るためにはデイ
ジツト線の充放電時間を短かくする必要がある。
そのためには第１にデイジツト線の容量を出来る
限り小さくする。第２に充放電時に大きな電流を
流す。第３にデイジツト線の小さな電圧変化を検
出する等の方法が考えられる。第１の方法は記憶
装置の大容量化と相反する方法であり、しかも記
憶素子自体の構造に直接に関係しているため容易
には実現出来ない。第２の方法は記憶素子の電流
を流す能力によつて制限されるゆえ記憶素子の種
類によつて実現出来ない。以上の理由により第３
の方法、つまりデイジツト線の微小電圧変化を感
度良く高速度に検出する方法が重要となる。 以下従来技術による記憶装置として浮遊ゲート
アバラシンシユ注入型絶縁ゲート電界効果トラン
ジスタ（以下FAMOSと記す）を記憶素子とした
電気的にプログラム可能な読み出し専用記憶装置
（以下EPROMと記す）を例に説明し欠点を明ら
かにする。 第１図は従来技術によるEPROMの一部回路図
である。記憶素子としてデイジツト線の第１の点
B11，B12，…B21，B22，…に並列に接続された
FAMOS，M111，M112…，M121，M122，…M211，
M212，…，前記FAMOSの制御電極に接続された
Ｘアドレス線、X1，X2，…，Ｙアドレスを指定
するＹアドレス線Y1，Y2，…，前記FAMOSの共
通ドレインと直列に接続され前記Ｙアドレス線の
うち１本をゲートに接続したＹアドレス切換え用
IGFET S11，S12，…，S21…，前記Ｙアドレス切
換え用IGFETの共通ドレインでデイジツト線の
第２の点A1，A2，…の電圧を書き込み時に書き
込み情報に応じて充分高くするべく接続された
IGFET Q11，Q21，…，及び書き込み情報線D1，
D2，…書き込み電源Ｐ、、書き込み時に電源CC
と前記書き込み電源を分離すべく挿入された
IGFET Q12，Q22，…と、同IGFET Q12，Q22，
…ゲートに接続された分離用信号線Ｒ、前記
IGFET Q12，Q22，…のそれぞれのドレインでデ
イジツト線の第３の点U1，U2…と電源CCの間に
接続される負荷抵抗として働く抵抗成分を持つた
素子ＲL1，ＲL2…，前記U1，U2，…点を入力と
した反転増幅器I1，I2，…及び前記反転増巾器の
出力O1，O2，…より構成される。本例の動作は
以下のとおりである。なお本発明と直接関係しな
い書き込み動定等に関しては説明を省略する。又
説明の都合上FAMOS，IGFETは全てＮチヤネ
ル型とし電源は正とし、さらに論理は正論理とす
る。 読み出し時、Ｘアドレス線、Ｙアドレス線の
各々１本が“１”に他が“０”、例えばX1とY1が
“１”に他が“０”になるとFAMOS M111が選択
される。そのとき同FAMOS M111に書込れてい
る情報によつて同FAMOS M111が導通するか否
かが決定される。なお読み出し時には分離用信号
線Ｒの信号は“１”であり、IGFET Q12，Q22，
…は導通しており、逆に書き込みデータ線D1，
D2，…の信号は“０”でありIGFET Q11，Q12，
…は非導通である。選択されたFAMOS M111が
導通すればデイジツト線（第１，第２，第３のデ
イジツト線を総称）に付加されている容量Cdに
たくわえられていた電荷はFAMOS M111を通し
て放電されデイジツト線の電圧は低下する。逆に
FAMOS M111が非導通であれば、デイジツト線
の容量は負荷抵抗素子ＲL1を通して充電され、デ
イジツト線の電圧は上昇する。以上の如く選択さ
れたFAMOS M111の導通、非導通に応じて変化
するデイジツト線の電圧を反転増幅器I1により増
幅する事により本記憶装置は機能する。以上が本
例の基本動作であるが、以下に述べる如く従来技
術による本例の如き構成では大容量にして高速度
のEPROMを得る事は出来ない。 一般にFAMOSに流し得る電流はFAMOSを実
用的な大きさに制限する限り数＋μＡから高々百
数＋μＡであるが、その電流をＩON、負荷抵抗素
子の等価抵抗をＲL、、デイジツト線の容量を
Cd、電源電圧をＶCC、デイジツト線の電圧をVd
とし、IGFET Q12及びIGFET S11の抵抗を無視
すれば、充電、つまりFAMOS M111が非導通の
場合、 但しデイジツト線の電圧Vdの初期値（時間ｔ＝
０）は最悪条件を考え０とした。一方放電、つま
りFAMOS M111が導通の場合、 但しデイジツト線の電圧Vdの初期は最悪条件を
考えＶCCとした。 と各々表わせる。又(1)，(2)式より逆にデイジツト
線の電圧Vdが一定値Vd*になるまでの時間を求
める事が出来、例えばＶCC＝５(V)，ＲL＝50キロ
オーム、Cd＝10ピコフアラツド、ＩON＝50マイ
クロアンペア、Vd*＝3.5(V)とすれば、 充電時間tc＝602ナノ秒 放電時間td＝458ナノ秒 となる。ＲL，Vd*の値を調整することによつて
多少は上例の値より速くする事は可能であるが電
源電圧ＶCC、デイツト線の容量Cd、FAMOSの電
流ＩONが上例程度である限り、大幅な速度の向上
は望めない。なお反転増幅器I1の動作はデイジツ
ト線の電圧Vdが前記一定値Vd*近くになつた事
を検出するもので、反転増幅器I1の性能を上げる
事によつては本例の動作速度を向上させる事は出
来ない。上述べた如く従来技術による本例は大容
量にして高速度のEPROMには適さない。 本発明の目的は前述の欠点を除去した大容量化
して有効な高速度の記憶装置を提供することにあ
る。 本発明による記憶装置は、複数の記憶素子とア
ドレス線とデイジツト線と前記記憶素子の記憶内
容に応じて変化する前記デイジツト線の電圧を検
出するための検出手段とを少はくとも含む記憶装
置において、前記記憶素子は記憶内容に応じて記
憶素子自体に電流を流し得るか否かが決定される
記憶素子であり、前記検出手段として前記デイジ
ツト線を入力とする反転増幅器を設け、同反転増
幅器の入力と出力が少なくとも読み出し期間は抵
抗成分を持つ素子を介して短絡され、さらに前記
入力の電圧に比べて出力の電圧が電源方向に一定
値以上高くなつたとき導通する如く少なくとも１
個の絶縁ゲート型電界効果トランジスタを前記デ
イジツト線と前記電源の間に接続して構成され
る。 次に本発明による一実施例を第２図、第３図お
よび第４図を参照して説明する。第２図は本発明
による実施例を示す回路図であるが、MCと表示
した部分は従来技術による記憶回路の回路図第１
図のMCと表示した部分と全く同様であるため説
明も省略する。 本発明による一実施例の構成は、マトリクス状
に接続された記憶素子としての複数個のFAMOS
とアドレス信号に対応して１個のFAMOSが選択
され、デイジツト線DLと電気的に接続される機
能ブロツクMCと前記デイジツト線DLを入力とす
る反転増幅器IV、前記デイジツト線DLと前記反
転増幅器IVの出力Ｓの間に接続された帰還抵抗
ＲFとソースを前記デイジツト線DLに、ドレイン
を電源CCに、ゲートを前記反転増幅器の出力Ｓ
に接続したエンハンスメント型の帰還用IGFET
ＱFとにより構成される。なお図及び説明は１本
の出力についてのみ述べるが、出力の本数と同じ
個数の回路が必要であることはもちろんである。 次に本発明による実施例の動作を第２図、第３
図及び第４図を参照して説明する。なお第３図は
前記反転増幅器IVの入出力特性の略図、第４図
は第２図、第３図に対応する前記デイジツト線
DLと前記反転増幅器IVの出力点Ｓの電圧波形の
略図である。 先ず選択されたFAMOM（MCブロツク内）が
非導通であり、従つてデイジツト線DLが充電さ
れる場合について説明する。時間t1でアドレスが
変わり充電が開始されたとする。又デイジツト線
DLの電圧ＶDLの時間t1での値は最悪条件を考慮
して０(v)とする。その時反転増幅器IVの出力電
圧Vsは電源CCの電圧ＶCC又はそれに近い値とな
つている（第３図ａ点、第４図as点に対応）、こ
の場合〔ＶS−ＶDL〕が帰還用IGFET ＱFのしき
い値電圧ＶThより充分大きいため、前記帰還用
IGFET ＱFを通して極めて大きな電流がデイジ
ツト線DLに付加される大きな容量を急速に充電
すべく流れる。そのためデイジツト線DLの電圧
ＶDLは急速上昇する。なお前記帰還用IGFET Ｑ
Fを通して流れる電流は後述する如く放電時の動
作にはほとんど関係しないことが前述の従来技術
による例の場合と異なる。そのため帰還用
IGFET ＱFの等価抵抗値ＲTは充電に必要なだけ
小さく設計することが出来る。 デイジツト線DLの電圧ＶDLが第３図ｂ点に対
応する電圧まで上昇すると、第３図より明らかな
如く、反転増幅器の出力電圧ＶSはデイジツト線
の電圧ＶDLの変化の前記反転増巾器の増巾率―Ａ
倍だけ変化する。Ａを30に設計したとすれば デ
イジツト線の電圧ＶDLが0.1(v)変化するのに応じ
て約３(v)変化することになる。かくして、デイ
ジツト線の電圧ＶDLが上昇し、第３図Ｃ点（第４
図ＣDL点、時間t3）に達すると、〔ＶS−ＶDL〕が
帰還用IGFET ＱFのしきい値電圧ＶThと等しく
なり帰還用IGFET ＱFは非導通になる。従つて
これより先デイジツト線の容量を充電する電流は
帰還抵抗ＲFを通してのみ流れることになる。帰
還抵抗ＲFは後述する如く、放電時の速度と直接
関係しておりＲFが大きいほど放電速度が大きい
点を考慮すると、充電速度のみを考えて小さくす
る事は出来ない。この点に関しては前述した従来
技術による例の負荷抵抗の場合と同様である。す
なわち、前記第３図のＣ点に対応すするデイジツ
ト線の電圧をＶDLC、反転増巾器の出力Ｓの電圧
をＶSC電源電圧をＶCC、デイジツト線の電圧ＶDL
と反転増巾器の出力電圧ＶSが等しくなつた時
（第３図ｄ点、第４図ｄS，ｄDL点）の電圧をVr
とおく。 時間が無限大であれば充電・放電時それぞれの
ＶDL，ＶSは次のようになる。 充電時 ＶDL＝ＶS＝Ｖγ ……（３―１） 放電時 ＶDLＶγ−α，ＶS＝Ｖγ＋Ａ・α
……（３―２） （ここで△ＶＳ／△ＶＤＬ＝−Ａ＝ゲイン） ＶS＝ＶDL＋ＲF・ＩON ………（３―３） （３―２）と（３―３）との式よりαを求める
と次のようになる。 α＝ＲＦ・ＩＯＮ／Ａ＋１ ……（３―４） これより
（以下IGFETと記す）を主な構成要素とした大容
量、高速度の記憶装置に関する。 IGFFETを主な構成要素とし、集積回路化した
記憶装置においては、大容量になるに従つて必然
的に増加するデイジツト線の容量を読み出し時に
充放電する必要があり、この充放電時間が読み出
し時間のうち大きな割合を占めている。従つて高
速度にして大容量の記憶装置を得るためにはデイ
ジツト線の充放電時間を短かくする必要がある。
そのためには第１にデイジツト線の容量を出来る
限り小さくする。第２に充放電時に大きな電流を
流す。第３にデイジツト線の小さな電圧変化を検
出する等の方法が考えられる。第１の方法は記憶
装置の大容量化と相反する方法であり、しかも記
憶素子自体の構造に直接に関係しているため容易
には実現出来ない。第２の方法は記憶素子の電流
を流す能力によつて制限されるゆえ記憶素子の種
類によつて実現出来ない。以上の理由により第３
の方法、つまりデイジツト線の微小電圧変化を感
度良く高速度に検出する方法が重要となる。 以下従来技術による記憶装置として浮遊ゲート
アバラシンシユ注入型絶縁ゲート電界効果トラン
ジスタ（以下FAMOSと記す）を記憶素子とした
電気的にプログラム可能な読み出し専用記憶装置
（以下EPROMと記す）を例に説明し欠点を明ら
かにする。 第１図は従来技術によるEPROMの一部回路図
である。記憶素子としてデイジツト線の第１の点
B11，B12，…B21，B22，…に並列に接続された
FAMOS，M111，M112…，M121，M122，…M211，
M212，…，前記FAMOSの制御電極に接続された
Ｘアドレス線、X1，X2，…，Ｙアドレスを指定
するＹアドレス線Y1，Y2，…，前記FAMOSの共
通ドレインと直列に接続され前記Ｙアドレス線の
うち１本をゲートに接続したＹアドレス切換え用
IGFET S11，S12，…，S21…，前記Ｙアドレス切
換え用IGFETの共通ドレインでデイジツト線の
第２の点A1，A2，…の電圧を書き込み時に書き
込み情報に応じて充分高くするべく接続された
IGFET Q11，Q21，…，及び書き込み情報線D1，
D2，…書き込み電源Ｐ、、書き込み時に電源CC
と前記書き込み電源を分離すべく挿入された
IGFET Q12，Q22，…と、同IGFET Q12，Q22，
…ゲートに接続された分離用信号線Ｒ、前記
IGFET Q12，Q22，…のそれぞれのドレインでデ
イジツト線の第３の点U1，U2…と電源CCの間に
接続される負荷抵抗として働く抵抗成分を持つた
素子ＲL1，ＲL2…，前記U1，U2，…点を入力と
した反転増幅器I1，I2，…及び前記反転増巾器の
出力O1，O2，…より構成される。本例の動作は
以下のとおりである。なお本発明と直接関係しな
い書き込み動定等に関しては説明を省略する。又
説明の都合上FAMOS，IGFETは全てＮチヤネ
ル型とし電源は正とし、さらに論理は正論理とす
る。 読み出し時、Ｘアドレス線、Ｙアドレス線の
各々１本が“１”に他が“０”、例えばX1とY1が
“１”に他が“０”になるとFAMOS M111が選択
される。そのとき同FAMOS M111に書込れてい
る情報によつて同FAMOS M111が導通するか否
かが決定される。なお読み出し時には分離用信号
線Ｒの信号は“１”であり、IGFET Q12，Q22，
…は導通しており、逆に書き込みデータ線D1，
D2，…の信号は“０”でありIGFET Q11，Q12，
…は非導通である。選択されたFAMOS M111が
導通すればデイジツト線（第１，第２，第３のデ
イジツト線を総称）に付加されている容量Cdに
たくわえられていた電荷はFAMOS M111を通し
て放電されデイジツト線の電圧は低下する。逆に
FAMOS M111が非導通であれば、デイジツト線
の容量は負荷抵抗素子ＲL1を通して充電され、デ
イジツト線の電圧は上昇する。以上の如く選択さ
れたFAMOS M111の導通、非導通に応じて変化
するデイジツト線の電圧を反転増幅器I1により増
幅する事により本記憶装置は機能する。以上が本
例の基本動作であるが、以下に述べる如く従来技
術による本例の如き構成では大容量にして高速度
のEPROMを得る事は出来ない。 一般にFAMOSに流し得る電流はFAMOSを実
用的な大きさに制限する限り数＋μＡから高々百
数＋μＡであるが、その電流をＩON、負荷抵抗素
子の等価抵抗をＲL、、デイジツト線の容量を
Cd、電源電圧をＶCC、デイジツト線の電圧をVd
とし、IGFET Q12及びIGFET S11の抵抗を無視
すれば、充電、つまりFAMOS M111が非導通の
場合、 但しデイジツト線の電圧Vdの初期値（時間ｔ＝
０）は最悪条件を考え０とした。一方放電、つま
りFAMOS M111が導通の場合、 但しデイジツト線の電圧Vdの初期は最悪条件を
考えＶCCとした。 と各々表わせる。又(1)，(2)式より逆にデイジツト
線の電圧Vdが一定値Vd*になるまでの時間を求
める事が出来、例えばＶCC＝５(V)，ＲL＝50キロ
オーム、Cd＝10ピコフアラツド、ＩON＝50マイ
クロアンペア、Vd*＝3.5(V)とすれば、 充電時間tc＝602ナノ秒 放電時間td＝458ナノ秒 となる。ＲL，Vd*の値を調整することによつて
多少は上例の値より速くする事は可能であるが電
源電圧ＶCC、デイツト線の容量Cd、FAMOSの電
流ＩONが上例程度である限り、大幅な速度の向上
は望めない。なお反転増幅器I1の動作はデイジツ
ト線の電圧Vdが前記一定値Vd*近くになつた事
を検出するもので、反転増幅器I1の性能を上げる
事によつては本例の動作速度を向上させる事は出
来ない。上述べた如く従来技術による本例は大容
量にして高速度のEPROMには適さない。 本発明の目的は前述の欠点を除去した大容量化
して有効な高速度の記憶装置を提供することにあ
る。 本発明による記憶装置は、複数の記憶素子とア
ドレス線とデイジツト線と前記記憶素子の記憶内
容に応じて変化する前記デイジツト線の電圧を検
出するための検出手段とを少はくとも含む記憶装
置において、前記記憶素子は記憶内容に応じて記
憶素子自体に電流を流し得るか否かが決定される
記憶素子であり、前記検出手段として前記デイジ
ツト線を入力とする反転増幅器を設け、同反転増
幅器の入力と出力が少なくとも読み出し期間は抵
抗成分を持つ素子を介して短絡され、さらに前記
入力の電圧に比べて出力の電圧が電源方向に一定
値以上高くなつたとき導通する如く少なくとも１
個の絶縁ゲート型電界効果トランジスタを前記デ
イジツト線と前記電源の間に接続して構成され
る。 次に本発明による一実施例を第２図、第３図お
よび第４図を参照して説明する。第２図は本発明
による実施例を示す回路図であるが、MCと表示
した部分は従来技術による記憶回路の回路図第１
図のMCと表示した部分と全く同様であるため説
明も省略する。 本発明による一実施例の構成は、マトリクス状
に接続された記憶素子としての複数個のFAMOS
とアドレス信号に対応して１個のFAMOSが選択
され、デイジツト線DLと電気的に接続される機
能ブロツクMCと前記デイジツト線DLを入力とす
る反転増幅器IV、前記デイジツト線DLと前記反
転増幅器IVの出力Ｓの間に接続された帰還抵抗
ＲFとソースを前記デイジツト線DLに、ドレイン
を電源CCに、ゲートを前記反転増幅器の出力Ｓ
に接続したエンハンスメント型の帰還用IGFET
ＱFとにより構成される。なお図及び説明は１本
の出力についてのみ述べるが、出力の本数と同じ
個数の回路が必要であることはもちろんである。 次に本発明による実施例の動作を第２図、第３
図及び第４図を参照して説明する。なお第３図は
前記反転増幅器IVの入出力特性の略図、第４図
は第２図、第３図に対応する前記デイジツト線
DLと前記反転増幅器IVの出力点Ｓの電圧波形の
略図である。 先ず選択されたFAMOM（MCブロツク内）が
非導通であり、従つてデイジツト線DLが充電さ
れる場合について説明する。時間t1でアドレスが
変わり充電が開始されたとする。又デイジツト線
DLの電圧ＶDLの時間t1での値は最悪条件を考慮
して０(v)とする。その時反転増幅器IVの出力電
圧Vsは電源CCの電圧ＶCC又はそれに近い値とな
つている（第３図ａ点、第４図as点に対応）、こ
の場合〔ＶS−ＶDL〕が帰還用IGFET ＱFのしき
い値電圧ＶThより充分大きいため、前記帰還用
IGFET ＱFを通して極めて大きな電流がデイジ
ツト線DLに付加される大きな容量を急速に充電
すべく流れる。そのためデイジツト線DLの電圧
ＶDLは急速上昇する。なお前記帰還用IGFET Ｑ
Fを通して流れる電流は後述する如く放電時の動
作にはほとんど関係しないことが前述の従来技術
による例の場合と異なる。そのため帰還用
IGFET ＱFの等価抵抗値ＲTは充電に必要なだけ
小さく設計することが出来る。 デイジツト線DLの電圧ＶDLが第３図ｂ点に対
応する電圧まで上昇すると、第３図より明らかな
如く、反転増幅器の出力電圧ＶSはデイジツト線
の電圧ＶDLの変化の前記反転増巾器の増巾率―Ａ
倍だけ変化する。Ａを30に設計したとすれば デ
イジツト線の電圧ＶDLが0.1(v)変化するのに応じ
て約３(v)変化することになる。かくして、デイ
ジツト線の電圧ＶDLが上昇し、第３図Ｃ点（第４
図ＣDL点、時間t3）に達すると、〔ＶS−ＶDL〕が
帰還用IGFET ＱFのしきい値電圧ＶThと等しく
なり帰還用IGFET ＱFは非導通になる。従つて
これより先デイジツト線の容量を充電する電流は
帰還抵抗ＲFを通してのみ流れることになる。帰
還抵抗ＲFは後述する如く、放電時の速度と直接
関係しておりＲFが大きいほど放電速度が大きい
点を考慮すると、充電速度のみを考えて小さくす
る事は出来ない。この点に関しては前述した従来
技術による例の負荷抵抗の場合と同様である。す
なわち、前記第３図のＣ点に対応すするデイジツ
ト線の電圧をＶDLC、反転増巾器の出力Ｓの電圧
をＶSC電源電圧をＶCC、デイジツト線の電圧ＶDL
と反転増巾器の出力電圧ＶSが等しくなつた時
（第３図ｄ点、第４図ｄS，ｄDL点）の電圧をVr
とおく。 時間が無限大であれば充電・放電時それぞれの
ＶDL，ＶSは次のようになる。 充電時 ＶDL＝ＶS＝Ｖγ ……（３―１） 放電時 ＶDLＶγ−α，ＶS＝Ｖγ＋Ａ・α
……（３―２） （ここで△ＶＳ／△ＶＤＬ＝−Ａ＝ゲイン） ＶS＝ＶDL＋ＲF・ＩON ………（３―３） （３―２）と（３―３）との式よりαを求める
と次のようになる。 α＝ＲＦ・ＩＯＮ／Ａ＋１ ……（３―４） これより
【表】
放電時のＶDLを本文ではＶDLC
放電時のＶSを本文ではＶSCとする。
α＝ＲＦ．ＩＯＮ／Ａ＋１＝Ｖγ−ＶDLC
ここでＶSC−ＶDLC＝ＲF・ＩONの関係をもつ
が、ＲF・ＩON＞ＶThの時トランジスタＱFが
“on”するためＶSC−ＶDLC＝ＶThになる。 以上の式より微分方程式を立て充電・放電時の
ＶSと時間の式を導き出すと（３―６），(4)式にな
る。Ｃ点に達した時間を基準にとると、 と表わせ、振幅にほぼ帰還用IGFET ＱFのしき
い値電圧ＶThとなり、時定数は単純なCRに比べ
てほぼ反転増幅器の増幅率Ａ分の１と極めて小さ
く、従つて従来技術による例での(1)式と比較して
明らかな如く極めて高速度である。 以上の如くしてデイジツト線の充電が完了する
と、デイジツト線の電圧と反転増幅器の出力の電
圧が一致した点で平衡する。 次にアドレスが変わり（第４図t5に対応）導通
するFAMOSが選択されるとFAMOSの電流ＩON
によつてデイジツト線の容量が放電され、デイジ
ツト線の電圧は低下してゆく。この場合について
は、 の如く表わせ、振幅はほぼＲF×ＩONとなり時定
数は充電の場合と同様にほぼＣｄＲＦ／Ａとなる。この 場合も前(2)式と比較して明らかな如く極めて高速
度である。 以上、デイジツト線の電圧の初期値が０(v)か
ら主として帰還用IGFET ＱFを通して充電さ
れ、さらに帰還用抵抗ＲFを通して充電され次に
FAMOSが導通し放電される過程とそれに供つて
変化する反転増幅器の出力電圧について述べたが
そのいづれの過程においても従来技術による例に
比べて著しく高速度に動作する。この点をより明
確にするため具体的に数値を設定して説明する。 デイジツト線の容量 Cd＝10ピコフアラツド 電源電圧 ＶCC５(v) 帰還用IGFET ＱFの導通時の等価抵抗 Ｒq＝２キロ(Ω) 帰還用抵抗 ＲF＝50キロ(Ω) 反転増幅器の増幅率 Ａ＝30 と仮定すれば、 帰還用IGFDT ＱFを通しての充電時間
20ナノ秒 帰還用抵抗ＲFを通しての充電時間17ナノ秒 FAMOSを通しての放電時間〜17ナノ秒 となり、従来技術による例の場合に比べて16倍〜
27倍も高速であることが判る。 以上詳述したごとく本発明による記憶装置は完
全にスタテイツクに動作するため、、タイミング
信号等は全く不要であり、しかも帰還用IGFET
の作用により反転増幅器の最も高感度の点に自動
的にバイアスされるため、デイジツト線のわずか
な電圧変動も検出される。そのため極めて高速度
に動作する記憶装置を提供出来る。なお本発明は
スタテイツク型にして大容量、高速度の記憶装置
に適しており、さらには記憶素子の導通時の電流
を大きくとれないような記憶装置、例えば
EPROMに好適である。 以上の実施例はEPROMを例にとり説明したが
記憶素子がその導通、非導通によつて動作するも
のである限り本発明は有効であり、従つて
EPROMに限るものではない。又反転増幅器の構
成については前述の説明でも省略した如く特に制
限あるものではないし、帰還用抵抗については純
抵抗である必要もなく、デイプレツシヨン型
IGFET等若干の非線型の素子であつてもよいこ
とはもちろんである。
が、ＲF・ＩON＞ＶThの時トランジスタＱFが
“on”するためＶSC−ＶDLC＝ＶThになる。 以上の式より微分方程式を立て充電・放電時の
ＶSと時間の式を導き出すと（３―６），(4)式にな
る。Ｃ点に達した時間を基準にとると、 と表わせ、振幅にほぼ帰還用IGFET ＱFのしき
い値電圧ＶThとなり、時定数は単純なCRに比べ
てほぼ反転増幅器の増幅率Ａ分の１と極めて小さ
く、従つて従来技術による例での(1)式と比較して
明らかな如く極めて高速度である。 以上の如くしてデイジツト線の充電が完了する
と、デイジツト線の電圧と反転増幅器の出力の電
圧が一致した点で平衡する。 次にアドレスが変わり（第４図t5に対応）導通
するFAMOSが選択されるとFAMOSの電流ＩON
によつてデイジツト線の容量が放電され、デイジ
ツト線の電圧は低下してゆく。この場合について
は、 の如く表わせ、振幅はほぼＲF×ＩONとなり時定
数は充電の場合と同様にほぼＣｄＲＦ／Ａとなる。この 場合も前(2)式と比較して明らかな如く極めて高速
度である。 以上、デイジツト線の電圧の初期値が０(v)か
ら主として帰還用IGFET ＱFを通して充電さ
れ、さらに帰還用抵抗ＲFを通して充電され次に
FAMOSが導通し放電される過程とそれに供つて
変化する反転増幅器の出力電圧について述べたが
そのいづれの過程においても従来技術による例に
比べて著しく高速度に動作する。この点をより明
確にするため具体的に数値を設定して説明する。 デイジツト線の容量 Cd＝10ピコフアラツド 電源電圧 ＶCC５(v) 帰還用IGFET ＱFの導通時の等価抵抗 Ｒq＝２キロ(Ω) 帰還用抵抗 ＲF＝50キロ(Ω) 反転増幅器の増幅率 Ａ＝30 と仮定すれば、 帰還用IGFDT ＱFを通しての充電時間
20ナノ秒 帰還用抵抗ＲFを通しての充電時間17ナノ秒 FAMOSを通しての放電時間〜17ナノ秒 となり、従来技術による例の場合に比べて16倍〜
27倍も高速であることが判る。 以上詳述したごとく本発明による記憶装置は完
全にスタテイツクに動作するため、、タイミング
信号等は全く不要であり、しかも帰還用IGFET
の作用により反転増幅器の最も高感度の点に自動
的にバイアスされるため、デイジツト線のわずか
な電圧変動も検出される。そのため極めて高速度
に動作する記憶装置を提供出来る。なお本発明は
スタテイツク型にして大容量、高速度の記憶装置
に適しており、さらには記憶素子の導通時の電流
を大きくとれないような記憶装置、例えば
EPROMに好適である。 以上の実施例はEPROMを例にとり説明したが
記憶素子がその導通、非導通によつて動作するも
のである限り本発明は有効であり、従つて
EPROMに限るものではない。又反転増幅器の構
成については前述の説明でも省略した如く特に制
限あるものではないし、帰還用抵抗については純
抵抗である必要もなく、デイプレツシヨン型
IGFET等若干の非線型の素子であつてもよいこ
とはもちろんである。
第１図は従来技術による記憶装置の一部回路
図、第２図は本発明による記憶装置の一実施例を
示す回路図、第３図は反転増幅器IVの入出力特
性を示す概略図、第４図は動作説明に用いる各部
の電圧波形の概略図である。 図中、Q11，Q12，S11，S12……IGFET、
M111，M112，M121，M122……FAMOS、I1……反
転増幅器、ＲL1……負荷抵抗素子である。
図、第２図は本発明による記憶装置の一実施例を
示す回路図、第３図は反転増幅器IVの入出力特
性を示す概略図、第４図は動作説明に用いる各部
の電圧波形の概略図である。 図中、Q11，Q12，S11，S12……IGFET、
M111，M112，M121，M122……FAMOS、I1……反
転増幅器、ＲL1……負荷抵抗素子である。
Claims (1)
- １ 複数の記憶素子とアドレス線とデイジツト線
と前記記憶素子の記憶内容に応じて変化する前記
デイジツト線の電圧を検出するための検出手段と
を少なくとも含む記憶装置において、前記検出手
段として前記デイジツト線に入力端が接続された
反転増幅器を備え、同反転増幅器の入力と出力が
少なくとも読み出し期間は抵抗素子を介して短絡
され、さらに前記反転増幅器の出力で制御される
少なくとも１個の電界効果トランジスタを前記デ
イジツト線と前記電源との間に接続したことを特
徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14714380A JPS5771575A (en) | 1980-10-21 | 1980-10-21 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14714380A JPS5771575A (en) | 1980-10-21 | 1980-10-21 | Memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5771575A JPS5771575A (en) | 1982-05-04 |
| JPS6126156B2 true JPS6126156B2 (ja) | 1986-06-19 |
Family
ID=15423547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14714380A Granted JPS5771575A (en) | 1980-10-21 | 1980-10-21 | Memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5771575A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60101797A (ja) * | 1983-11-07 | 1985-06-05 | Hitachi Ltd | 半導体記憶回路装置 |
| JPS60150297A (ja) * | 1984-01-13 | 1985-08-07 | Nec Corp | 記憶装置 |
| JPS6151696A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
-
1980
- 1980-10-21 JP JP14714380A patent/JPS5771575A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5771575A (en) | 1982-05-04 |
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