JPS6258495A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野〕 この発明は例えば不揮発性メモリセルを使用した半導体
記憶￥Ａ置に係り、特にメモリセルに対して所定のバイ
アスを供給するバイアス回路を改良した半導体記憶装置
に関する。

［発明の技術的背景１ 電気的にデータがプログラムでき、かつ紫外線の照射に
よりデータ消去を行なうことができる不揮発性半導体記
憶装置はＥＦＲＯＭとして良く知られている。このＥＰ
ＲＯＭで使用されるメモリセルは、一般に浮遊ゲートお
よび制御ゲートからなる二重ゲート構造を有するＭＯＳ
トランジスタで構成されている。上記浮遊ゲートはどこ
にも接続されず電気的に浮遊状態にされており、データ
の書込みはこの浮遊ゲートに電子を注入することにより
行われる。すなわち、例えばソースをアース電位に設定
し、ドレインおよび制御ゲートを高電位に設定すること
により、ドレイン近傍のチャネル領域にインパクトアイ
オナイゼーション（１ｌｌＥｌａｃｔ　１ｏｒｌｉＺａ
ｔｉｏｎ　＞を発生させ、これにより電子、正孔対を生
じさせ、このうち電子をゲート絶縁膜を介して浮遊ゲー
トに注入する。書込みが行われたメモリセルでは浮遊ゲ
ートが負極性に帯電して同値電圧が上昇するため、制御
ゲートに通常の読み出し電圧を供給してもこのメモリセ
ルはオン状態にならない。他方、書き込みが行われない
メモリセルでは閾値電圧が元の低い値のままであるため
、制御ゲートに通常の読み出し電圧を供給するとオン状
態になる。この種の記憶装置ではこのようにしてデータ
のプログラムが行われる。

そして書き込まれたデータの消去はメモリセルに紫外線
を照射することにより行わ′れる。すなわち、紫外線の
照射により、予め浮遊ゲートに蓄積されていた電子にエ
ネルギーが与えられ、この電子がゲート絶縁膜を越えて
基板や制御ゲート等に放出される。従って、消去後にメ
モリセルの閾値電圧は元の低い値に戻される。

第５図は上記のようなメモリセルを使用した従来の不揮
発性半導体記憶装置（以下、ＥＰＲＯＭと称する）の概
略的構成を示す回路図である。図において１１は上記の
ように浮遊ゲートおよび制御ゲートの二重ゲート構造を
有するＭｏＳトランジスタからなるメモリセルである。

このメモリセル１１のソースはアース電圧Ｖｓｓに接続
されている。

このメモリセル１１の制御ゲートには行線１２が接続さ
れており、行線１２の信号でこのメモリセル１１が選択
的に駆動される。上記メモリセル１１のドレインはエン
ハンスメント型の列選択用ＭＯＳトランジスタ１３を介
してデータ検出ノード１４に接続されている。上記トラ
ンジスタ１３のゲートには列デコーダの出力が供給され
る列選択Ｉ！１５が接続されており、この列選択線１５
の信号でトランジスタ１３が選択的に駆動される。上記
ノード１４と電源電圧Ｖｃｃとの間には負荷トランジス
タとして、閾値電圧がほぼＯ■近傍の値に設定されたＭ
ｏＳトランジスタ（以下、このような１ｌｌｉｉｌ圧を
持つＭＯＳトランジスタをＩ型ＭＯＳトランジスタと称
する）１６のソース、ドレイン間が挿入されている。

さらに上記ノード１４には■型のＭＯＳトランジスタ１
７のソース、ドレイン間の一端が接続されており、この
トランジスタ１７のソース、ドレイン間の他端は後述す
るセンスアンプの一方入力端子が接続された一方の入力
ノード１８に接続されている。

上記ノード１４にはデプレッション型（以下、Ｄ型と称
する）のＭｏＳトランジスタ１９およびエンハンスメン
ト型（以下、Ｅ型と称する）のＭＯＳトランジスタ２０
からなるいわゆるＥ／Ｄ型インバータ２１の入力端子が
接続されており、このインバータ２１の出力端子は上記
Ｉ型トランジスタ１６および１７それぞれのゲートに接
続されている。また上記入力ノード１８と電源電圧Ｖｃ
ｃとの間には、ゲートがＶｃｃに接続された■型のプル
アップ用ＭＯＳトランジスタ２２のソース、ドレイン間
が挿入されている。

ここで上記トランジスタ１６．１７．２２およびインバ
ータ２０からなる回路は、メモリセル１１のドレインに
電源電圧Ｖｃｃよりも低いバイアスを供給するためにノ
ード１４の電位振幅を制限するとともに、ノード１４で
制限された電位振幅をＶｃｃまで拡大して入力ノード１
８に供給するバイアス回路２３を構成している。

上記センスアンプの他方入力端子が接続されている他方
の入力ノード２４には基準電位発生回路３゜が設けられ
ている。この基準電位発生回路３ｏは上記メモリセル１
１とは異なるチャネル幅およびチャネル長を持ち浮遊ゲ
ートが中性状態（“１”レベルデータの記憶状態）にさ
れたダミーセル３１、上記列選択用ＭＯＳトランジスタ
１３と同等に構成され、ゲートがＶｏｏに接続され、常
時選択状態にされているＭｏＳトランジスタ３３および
メモリセル側のバイアス回路２３と同様に構成されてい
るバイアス回路３４とから構成されている。そしてこの
基準電位発生回路３０では、上記メモリセル１１で“１
″レベルのデータが読み出されたときにノード１８に発
生する低電位と、メモリセル１１で“０ルベルのデータ
が読み出されたときにノード１８に発生する高電位との
ほぼ中間の電位を基準電位として発生するようにダミー
セル３１のチャネル幅およびチャネル長が設定されてい
る。

センスアンプ４０は上記メモリセル１１がら読み函され
る微少な読み出し信号を検出するため、一方および他方
の入力ノード１８．２４相互間の電位差を増幅するもの
であり、Ｄ型の負荷ＭＯＳトランジスタ４１．４２、ゲ
ートが上記一方および他方の入力ノード１８．２４それ
ぞれに接続されたＩ型の駆動ＭＯＳトランジスタ４３．
４４および電流源用のＤ型ＭｏＳトランジスタ４５から
なる差動増幅回路４６およびこの差動増幅回路４６の一
対の出力が供給されるフリップフ０ツブ回路４７とから
構成されている。

そしてこのセンスアンプ４０で検出されたデータが図示
しない出力回路に供給される。

このような構成のＥＰＲＯＭにおいてメモリセ。

ル１１からデータの読み出しを行なう際、メモリセル１
１の記憶データが゛１′ルベルであればこのメモリセル
１１に電流が流れ、ノード１４の電位が低下し、これに
よりノード１８の電位はノード２４の基準電位よりも低
くなる。このときのノード１８．２４相互間の電位差が
センスアンプ４０で検知され、センスアンプ４０からは
反転信号の“Ｏ”レベルのデータが出力される。他方、
メモリセル１１の記憶データが“Ｏ″レベルあれば、上
記電流は流れず、従ってノード１４の電位は上昇し、こ
れによりノード１８の電位がノード２４の基準電位より
も高くなって、センスアンプ４０からは“１ｎレベルの
データが出力される。

ここでノード１４の電位変化がインバータ２１により増
幅され、その出力電位すなわち負荷トランジスタ１６の
ゲート電位振幅が大きくされる。このため、ノード１４
の電位が短時間で設定され、これによりデータの読み出
し速度の高速化が達成されている。

［背景技術の問題点］ 上記従来装置ではバイアス回路２３内にインバータ２１
を設けることによって、データ読み出し速度の高速化が
達成されるという利点がある反面、アース電圧Ｖｓｓの
微少な変動によりセンスアンプ４０が誤動作する恐れが
生じる。すなわち、製造工程のバラツキ等により閾値電
圧の高い不良メモリセルが発生したとき、アース電圧Ｖ
ｓｓに対する電圧マージンが低くなる。このとき微少な
アース電圧Ｖｓｓの変動によりセンスアンプ４０の出力
が連続反転する発振現象が生じる。この発振現象が生じ
ると、製品の評価は困難となる。

この対策として、バイアス回路２３全体の増幅率を小さ
くすることが考えられる。すなわち、バイアス回路２３
内のインバータ２１の増幅率を小さくすれば、センスア
ンプ４０の発振現象を押さえることができる。そして例
えば、Ｅ型の駆動ＭＯＳトランジスタ２０のチャネル幅
Ｗを小さくしてインバータ２１のβ比を小さくすること
により増幅率を下げることができる。ところが、β比を
変えてインバータ２１の増幅率を下げると、今度は次の
ような不都合が生じる。

第６図は横軸にメモリセル１１のドレイン電位ＶＤを、
縦軸にインバータ２１の出力電位Ｖｌおよびノード１８
の電位ＶＣそれぞれをとったものである。

第６図において曲線ａおよびｂはそれぞれトランジスタ
のチャネル幅Ｗを大きく設定したときのインバータ２１
の出力電位Ｖｌおよびノード１８の電位ＶＣの変化を示
し、曲線Ｃおよびｄはそれぞれトランジスタのチャネル
幅Ｗを小さく設定したときのインバータ２１の出力電位
Ｖｌおよびノード１８の電位ＶＣの変化を示す。また基
準電位発生回路３０内の前記トランジスタ２２に対応し
たトランジスタのチャネル幅Ｗを小さくする必要がある
。第６図において直線ｅおよびｅ′はそれぞれチャネル
幅Ｗを大きく設定した場合と小さく設定した場合の基準
電位発生回路３０で得られるノード２４における基準電
位を示す。

トランジスタ２０のチャネル幅Ｗを小さくすると、ノー
ド１８の電位曲ｌｉｄとノード２４の基準電位置線ｅ′
とが交差する点のドレイン電位ＶＤ２は、チャネル幅Ｗ
を大きくしたときのドレイン電位ＶＤ１よりも上昇する
。すなわち、インバータ２１の増幅率を下・げるために
トランジスタ２０のチャネル幅Ｗを小さくすると、メモ
リセル１１からのデータ読み出し時にそのドレイン電位
ＶＤが高い方にシフトする。この理由は、負荷側のＭＯ
Ｓトランジスタ１９がデプレッション型のものであり、
このトランジスタ１９は定電流源として動作するからで
ある。

すなわち、駆動側のトランジスタ２０のチャネル幅Ｗを
小さくして電流が流れにククシたにもかかわらずトラン
ジスタ１９は一定電流を流そうとするため、同じ入力電
位でも出力電位がチャネル幅Ｗを大きくした場合よりも
高くなるからである。

ところで、浮゛遊ゲートを有するメモリセル１１ではド
レインにある電位が印加されると、データの読み出し時
であっても浮遊ゲートに電子がわずがな量ではあるが注
入される。最近の記憶装置ではメモリセルの微細化によ
りゲート絶縁膜の膜厚が薄くされているので、データ読
み出し時でも、浮遊ゲートに電子が蓄積され、メモリセ
ルの誤■き込みが生じる確率が高くなり、信頼性の低下
をもたらす。従って、メモリセル１１のドレイン電位は
でき得るかぎり低くすることが望まれ、通常、電源電圧
Ｖｃｃが５ｖの場合には１．５Ｖ以下に設定する必畏が
ある。このため、従来装置において発振現象を生じさせ
ないようにするためにインバータ２１内のトランジスタ
２ｏのチャネル幅Ｗを小さくすることは、信頼性の点で
困難である。またノード１８の低電位が高（なり、ノー
ド１８の振幅が小さくなってしまう。

このように従来のＥＰＲＯＭでは読み出し速度の高速化
を図るためにバイアス回路２３にインバータ２１を設け
ており、このインバータ２１の増幅率を高くするとセン
スアンプ４０で発振が起こり易くなり、増幅率を低くし
てこの発振の発生を防止しようとするとメモリセルに誤
書き込みが発生してしまい、両者を同時に満足させるこ
とができないという欠点がある。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
ありその目的は、センスアンプが発振を起こすことなく
しかもメモリセルに対する誤書き込みを防止することが
でき、データの読み出し速度の高速化が実現できる半導
体記憶装置を提供することにある。

［発明の概要コ 上記目的を達成するためこの発明にあっては、浮遊ゲー
ト構造を有するトランジスタからなるメモリセルの電流
通路の一端を第１の電源に結合し、上記メモリセルの電
流通路の他端と第２の電源との間に負荷トランジスタの
電流通路を挿入し、それぞれ＠値電圧が０■近傍の値を
持つ駆動トランジスタおよび負荷トランジスタで信号反
転回路を構成し、この信号反転回路に上記メモリセルの
電流通路の他端の信号を入力として供給し、出力を上記
負荷トランジスタのゲートに供給するようにしている。

［発明の実施例］ 以下、口面を参照してこの発明の詳細な説明する。

第１図はこの発明に係る不揮発性半導体記憶装置ｆ　（
ＥＰＲＯＭ）の一実施例の構成を示す回路図である。こ
の実施例装置が前記第５図に示す従来装置と異なってい
る点は、バイアス回路２３内のインバータ２１がＥ／Ｄ
型のものから共に■型ＭＯＳトランジスタを用いたイン
バータ５３に置き変えられていることにある。すなわち
、このインバータ５３は２ＩＩの■型ＭＯＳトランジス
タ５１．５２のソース、ドレイン間を電源電圧Ｖｏｃと
アース電圧Ｖｓｓとの間に直列に挿入して構成されてお
り、一方のトランジスタ５１のゲートは電源電圧Ｖｃｃ
に、他方のトランジスタ５２のゲートは前記ノード１４
にそれぞれ接続され、両トランジスタ５１．５２の直列
接続点は前記Ｉ型のＭｏＳトランジスタ１６．１７それ
ぞれのゲートに接続されている。また、これに伴い、基
準電位発生回路３０のバイアス回路３４でもＥ／Ｄ型イ
ンバータが２個の■型ＭＯＳトランジスタからなるイン
バータに置き変えられている。

このような構成のＥＰＲＯＭでも、データの読み出し時
に、メモリセル１１の記憶データが“１″レベルであれ
ばメモリセル１１に電流が流れ、ノード１４の電位が低
下し１．これによりノード１８の電位がノード２４の基
準電位よりも低くなる。このときのノード１８．２４相
互藺の電位差がセンスアンプ４０で検知され、センスア
ンプ４０がらは反転信号の“０”レベルのデータが出力
される。他方、メモリセル１１の記憶データが“ＯＴル
ーベルであればノード１８の電位がノード２４の基準電
位よりも高くなって、センスアンプ４０からは゛１″レ
ベルのデータが出力される。

またノード１４の電位変化がインバータ５３により増幅
され、その出力電位の振幅が大きくされるので、ノード
１４の電位が短時間で設定され、従来装置と同様にデー
タの読み出し速度の高速化が達成されている。

さらにこの実施例装置では、アース電圧Ｖａｓの微少な
変動によるセンスアンプ４０の誤動作を防止するために
インバータ５３の増幅率が小さく設定される。この増幅
率の設定は駆動用のトランジスタ５２のチャネル幅Ｗを
小さくしてインバータ５３のβ比を小ざくすることによ
り達成されている。

第２図は横軸にメモリセル１１のドレイン電位ＶＤを、
縦軸に従来装置のインバータ２１およびこの実施例装置
のインバータ５３の出力電位ＶＩおよびそれぞれの場合
のノード１８の電位ＶＣをとったものである。第２図に
おいて曲線ＡおよびＢはそれぞれ従来装置におけるイン
バータ２１の出力電位ＶＩおよびノード１８の電位ＶＣ
の変化を示し、曲線ＣおよびＤはこの実施例装置におい
てトランジスタ５２のチャネル幅Ｗを小さく設定してイ
ンバータ５３の増幅率を低くしたときのその出力電位Ｖ
ｌおよびノード１８の電位ＶＣの変化を示す。なお、第
２図において直１１Ｅは基準電位発生回路３０で得られ
るノード２４における基準電位を示す。

ここでインバータ５３において入力電位が上昇し、トラ
ンジスタ５２に流れる電流が増加すると、トランジスタ
５１はＩ型のものが使用されているので、トランジスタ
５２における電流増加分に対応してトランジスタ５１に
流れる電流も増加する。このため、インバータ５３の出
力電位曲線Ｃは従来装置のインバータ２１における出力
電位曲線Ａの傾きをなだらかにしたものとなる。このた
め、例えばトランジスタ５２のチャネル幅Ｗを変化させ
ても、ノード１８の電位曲線りとノード２４の基準電位
置線Ｅとが交差する点のドレイン電位ＶＤの値が、従来
装置におけるノード１８の電位曲線Ｂとノード２４の基
準電位置１１Ｅとが交差する点のドレイン電位とほぼ一
致するように設定しても、ノード１８の電位変化は従来
装置よりなだらかとなる。すなわち、この実施例装置で
はインバータ５３のトランジスタ５２のチャネル幅Ｗを
小ざくして増幅率を下げても、ノード１８の電位曲線り
とノード２４の基準電位置ｌ！Ｅとが交差する点のドレ
イン電位は従来のようにシフトせず、ｖＤｌのままとな
る。この結果、メモリセル１１のドレイン電位を低く保
つことができ、誤書込みの発生を防止することができる
。しがもセンスアンプ４０の発振防止はインバータ５３
の増幅率を下げることによって達成されている。　　□
第３図はこの発明の他の実施例構成を示す回路図である
。この実施例装置では、前記インバータ５３と電源電圧
Ｖｃｃとの間に、ゲートにＶｃｃとＶｓｓとの間の所定
バイアス電圧ＶＢが供給されるＩ型のＭｏＳトランジス
タ５４のソース、ドレイン間を挿入し、バイアス電圧Ｖ
Ｂの値を変えることによりインバータ５３の出力レベル
を任意に設定するようにしたものである。

第４図はこの発明のさらに他の実施例の構成を示す回路
図である。この実施例の装置は上記第３図の実施例装置
を０ＭＯ８化（相補ＭＯＳ化）するようにしたものであ
る。この結果、前記■型のＭＯＳトランジスタ１６．１
７それぞれはＥ型でＮチャネルのＭ　ＯＳ　ｌ−ランジ
スタロ２．６３に置き変えられ、前記ｌ型のＭＯＳトラ
ンジスタ２２．５４それぞれはＥ型でＰチャネルのＭＯ
Ｓ　トランジスタ６４．６５に置き変えられている。な
お、この実施例では基準電位発生回路３０内でもＩ型の
トランジスタがヒ型でＮチャネルもしくはＰチャネルの
ＭＯＳトランジスタに置き変えられている。

［発明の効果］ 以上説明したようにこの発明によれば、センスアンプが
発振を起こすことなくしかもメモリセルに対する誤書き
込みを防止することができ、データの読み出し速度の高
速化が実現できる半導体記憶装置を提供することができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例装置の構成を示す回路図、
第２図は上記実施例装置を説明するための特性曲線図、
第３図はこの発明の他の実施例装置の構成を示す回路図
、第４図はこの発明のさらに他の実施例装置の構成を示
す回路図、第５図は従来装置の構成を示す回路図、第６
図は上記従来装置を説明するための特性曲線図である。 １１・・・メモリセル、１６・・・負荷素子（Ｉ型ＭＯ
Ｓトランジスタ）、２３・・・バイアス回路、３ｏ・・
・基準電位発生回路、４０・・・センスアンプ、５３・
・・インバータ。 出願人代理人　弁理士　鈴江武彦 第１図　３０ 第２図 第３図 第４図 １ｓ５Ｅ 第６図

Claims (1)

【特許請求の範囲】
1. 電流通路の一端が第１の電源に結合されたトランジスタ
   からなるメモリセルと、上記メモリセルの電流通路の他
   端と第２の電源との間に電流通路が挿入された負荷トラ
   ンジスタと、それぞれ閾値電圧が０Ｖ近傍の値を持つト
   ランジスタにより駆動トランジスタおよび負荷トランジ
   スタが構成され、上記メモリセルの電流通路の他端の信
   号が入力として供給され、出力が上記負荷トランジスタ
   のゲートに供給される信号反転回路とを具備したことを
   特徴とする半導体記憶装置。