Hintergrund der Erfindung
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Die vorliegend Erfindung betrifft eine
MOS-Halbleiterspeicheranordnung welche aus MOS-Transistoren besteht, und
insbesondere eine Haleiterspeicheranordnung mit einer
Redundanzfunktion und Transistoren für das Rücksetzen der
Wortleitungen.
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In einer MOS-Halbleiterspeicheranordnung (MOS-Speicher),
wie einem DRAM oder SRAM usw., ist eine Anzahl von
Speicherzellen in Form einer Matrix aus Zeilen (X) und
Spalten (Y) angeordnet, in Zeilenrichtung sind
Wortleitungen zur Anwahl der Speicherzellen in den jeweiligen Zeilen
angeordnet, und in Spaltenrichtung sind Datenleitungen für
die Übertragung der Daten der Speicherzellen in den
jeweiligen Spalten angeordüet. Während der Rücksetzperiode
werden die Wortleitungen über Wortleitungsrücksetztransistoren
auf ein Bezugspotential gelegt, wie etwa das
Massepotential. In diesem Fall werden die jeweiligen Datenleitungen
auf eine vorgegebene Spannung vorgeladen. Während der
aktiven Periode wird eine einzige Wortleitung ausgewählt, und
ihr Potential wird auf den Pegel der Versorgungsspannung
angehoben. Die übrigen Wortleitungen sind über die
Wortleitungsrücksetztransistoren mit dem Bezugspotential
verbunden.
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Es sei nun angenommen, daß in einem wie vorgenannt
aufgebauten MOS-Speicher eine defekte Spalte vorhanden ist und
daß in der defekten Spalte zwischen der Datenleitung und
der Wortleitung ein Leckstrompfad existiert. In diesem Fall
läßt sich die Funktion des MOS-Speichers aufrechterhalten,
indem die defekte Spalte durch eine vorher vorgesehene
redundante Spalte ersetzt wird. Da jedoch in diesem Fall die
Datenleitung in der defekten Spalte noch vorgeladen ist,
fließt während der Rücksetzperiode ein Strom von der
Vorladequelle durch den Leckspannungspfad, die Wortleitung und
die Rücksetztransistoren zum Bezugspotential, was zu einer
Erhöhung des Leistungsverbrauchs während der
Rücksetzperiode (Standby-Periode) führt.
Zusammenfassung der Erfindung
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Eine Aufgabe der vorliegenden Erfindung besteht darin, eine
MOS-Halbleiterspeicheranordnung zu schaffen, die in der
Lage ist, den Leistungsverbrauch zu verringern, der durch
den über einen Kurzschluß zwischen einer Wortleitung und
einer Datenleitung fließenden Strom verursacht wird, wenn
die Datenleitung durch eine redundante Datenleitung ersetzt
wird.
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Die Erfindung ist in Patentanspruch 1 definiert.
Kurzbeschreibung der Zeichnungen
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Fig. 1 ist ein Elockschaltbild, das den Hauptteil eines
konventionellen MOS-Speichers zeigt;
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Fig. 2 ist eine Darstellung, die das Problem des
Leckstrompfades in einem herkömmlichen MOS-Speicher
veranschaulicht;
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Fig. 3 zeigt das Schaltbild eines Ausführungsbeispiels der
vorliegenden Erfindung;
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Fig. 4 ist ein Zeitdiagramm, das die Wirkungsweise des in
Fig. 3 gezeigten Ausführungsbeispiels verdeutlicht;
und
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Fig. 5 zeigt das Blockschaltbild eines weiteren
Ausführungsbeispiels der vorliegenden Erfindung.
Detaillierte Beschreibung der Erfindung
Beschreibung der bekannnten Technik
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Der herkömmliche MOS-Speicher soll unter Bezugnahme auf die
Fign. 1 und 2 beschrieben werden.
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Die Speicherzellen MC sind in Matrixform in Zeilen (X) und
Spalten (Y) angeordnet. In Zeilenrichtung sind die
Wortleitungen WL1 bis WLm und in Spaltenrichtung die
Datenleitungen D1 bis Dn angeordnet. Diese Datenleitungen D1 bis Dn
sind über einen Vorladetransistor QP, an dessen
Gateelektrode das Vorladesignal P1 anliegt, mit dem Anschluß Vp
einer Vorladespannungsquelle verbunden.
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Die Wort leitungen WL1 bis WLm sind mit den entsprechenden
Zeilendekodereinheiten 1-1 bis 1-m verbunden. Die
Zeilendekodereinheit 1-1 besteht aus einen dynamischen NAND-Gate,
aus in Serie geschalteten N-Kanal-MOS-Transistoren (NMOST)
Q1 bis Q3, deren Gates die entsprechenden Adressensignale
X1 bis X3 zugeführt werden, und einem
P-Kanal-MOS-Transistor (PMOST) Q4, einem invertierten Verriegelungsglied, das
aus einem PMOST Q5 und Q6 und einem NMOST Q7 besteht, und
einem Worttreiberteil, das aus den NMOST QB und Q9 besteht.
Ein NMOST Q10 ist ein Wortleitungsrücksetztransistor,
dessen Gate mit dem Ausgangsknoten N1 des NAND-Gates verbunden
ist.
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Die übrigen Zeilendekodereinheiten besitzen denselben
Aufbau wie die Dekodereinheit 1-1, mit Ausnahme der jeweiligen
Kombinationen aus wahren und komplementären Werten der
Adressensignale X1 bis X3 für sie.
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Der Knoten N1 in jeder X-Dekodereinheit 1 liegt, solange
die entsprechende Wortleitung nicht ausgewählt ist, auf dem
Pegel der Versorgungsspannung.
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Das Drain des Transistors Q10 ist mit der Wortleitung WL
verbunden, sein Gate mit dem Knoten N1 und seine Source mit
Massepotential.
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Solange der X-Dekoder 1 die entsprechende Wortleitung nicht
ansteuert, während er im Wortleitungsauswahlmodus arbeitet
oder wenn er sich im Vorlademodus befindet, wird die
Wortleitung WL über den Transistor Q10 auf Massepotential
gehalten. Der Transistor Q10 dient hauptsächlich dazu, die
nichtausgewählten Wortleitungen Wb vor einem Schwimmen des
Potentials zu bewahren.
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Mit dem Anstieg der Integrationsdichte der
MOS-Halbleiterspeicheranordnungen nimmt die Verwendung von
Redundanzschaltungen zu. Bei einem Redundanzsystem ist es üblich,
eine Einheit, welche die defekte Zelle in einem
Speicherzellen-Feld enthält sowie die zugehörige Wortleitung und
Datenleitung umfaßt, durch eine neue Einheit zu ersetzen.
Weiterhin erzeugt die Redundanzschaltung ein Verbotssignal,
mit dem das Wortleitungstreibersignal für die zu der
defekten Zelle gehörenden Wortleitung sowie das
Aktivierungssignal des Spaltenauswahlschalters (Y) für die zu der
defekten Zelle gehörenden Datenleitung außer Betrieb gesetzt
werden und mit dem ein Treibersignal für eine redundante
Wortleitung bzw. ein Aktivierungssignal für den
Spaltenauswahlschalter (Y) einer redundanten Datenleitung aktiviert
wird.
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Obwohl in Fig. 1 die Datenleitungen D1 bis Dn für die
entsprechenden Spalten eingezeichnet sind, sei angemerkt, daß
gemäß Fig. 2, in der einige Speicherzellen ausführlicher
dargestellt sind, jede der Datenleitungen aus einem
Datenleitungspaar, wie etwa D1 und besteht, und diese
Datenleitungspaare durch entsprechende Vorladeschaltungen PC
vorgeladen werden.
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Es wird nun angenommen, daß bei einem Kurzschluß der
Datenleitung D1 mit der Wortleitung WL (dargestellt durch den
Widerstand R in Fig. 2) das Datenleitungspaar D1 und
durch ein redundantes Datenleitungspaar DR und
ersetzt wird, wie in Fig. 2 gezeigt wird.
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Wie bereits erwähnt, werden die Y-Schalter QY1 und QY1'
infolge der Erzeugung des Verbotssignals, das eine
Aktivierung des Y-Schalters unterbindet, wenn die
Redundanzschaltung verwendet werden soll, nicht aktiviert. Stattdessen
werden die Y-Redundanzschalter QYR und QYR' aktiviert.
Dadurch werden die auf dem redundanten Datenleitungspaar DR
und auftretenden Signale an die
Ein-/Ausgangsleitungen I/O und übergeben.
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Der Leseverstärker SA1 für die ausgeschlossenen
Datenleitungen D1 und D1' ist noch in Betrieb, obwohl die
Y-Schalter QY1 und QY1' nicht arbeiten. Dadurch erhalten die
Datenleitungen D1 und eine Vorladung.
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Die oben erwähnte herkömmliche
MOS-Halbleiterspeicheranordnung enthält die Wortleitungsrücksetztransistoren Q10, und
es erfolgt auch dann noch, wenn die Datenleitungen D1 und
und die Wortleitung WL kurzgeschlossen sind und
folglich die Datenleitungen D1 und durch die
redundanten Datenleitungen DR und ersetzt werden, ein
Vorladen der Datenleitungen D1 und . Deshalb fließt
über den Leckstrompfad entlang der strichpunktierten Linie
in Fig. 2 ein Leckstrom, was zu einer Erhöhung des
Leistungsverbrauchs in der Standby-Periode führt, in der das
Vorladen durchgeführt wird.
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Unter Bezugnahme auf die Fign. 3 und 4 soll jetzt ein
Ausführungsbeispiel der vorliegenden Erfindung beschrieben
werden.
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In den Fign. 3 bis 5 sind die Elemente und Teile, die denen
in Fig. 1 und 2 entsprechen, mit denselben Bezugszahlen
bezeichnet, und ihre ausführliche Beschreibung wird
weggelassen.
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Fig. 3 ist ein Schaltbild des ersten Ausführungsbeispiels
der vorliegenden Erfindung, das einen
Wortleitungstreiberteil derselben zeigt. Während bei der herkömmlichen, in
Fig. 1 gezeigten MOS-Halbleiterspeicheranordnung das
Potential des Gates des Transistors Q10 durch den Knoten N1 der
X-Dekodereinheit 1-1 angesteuert wird, erfolgt dies in
diesem Ausführungsbeispiel durch das Ausgangssignal VG des
Schalters 2-1.
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Die Gatespannung VG setzt sich aus dem Potential, das über
das Übertragungsgate QT1 vom Knoten N1 der X-Dekodereinheit
1-1 eingespeist wird, und einer mittleren Spannung VH
zusammen, die über das Übertragungsgate QT2 von einer
Generatorschaltung für ein mittleres Potential (nicht gezeigt)
eingespeist wird. VH kann zum Beispiel etwa die Hälfte der
Versorgungspannung Vcc betragen.
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Das Signal φA besitzt während der Wortleitungsauswahl High-
Pegel und während des Vorladens Low-Pegel.
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Das Übertragungsgate QT1 wird durch das Signal φA mit High-
Pegel eingeschaltet und durch dasselbe Signal mit Low-Pegel
ausgeschaltet. In gleicher Weise wird das Übertragungsgate
QT2 durch das Signal φA mit High-Pegel ausgeschaltet und
durch dasselbe Signal bei Low-Pegel eingeschaltet.
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Fig. 4 zeigt die Anderung des Potentials VG der
Gateelektrode für die Fälle, daß die X-Dekodereinheit 1-1 eine
Wortleitung auswählt und daß sie keine Wortleitung
auswählt.
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Das Potential VG des Gates steigt während der
Wortleitungsauswahl (TA) auf die Versorgungsspannung Vcc an und nimmt
während des Vorladens (TP) ein mittleres Potential VH an.
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Das Schwimmen des Potentials der nichtausgewählten
Wortleitung WL wird hauptsächlich durch die Einkopplung von
Störspannungen aus der daran angrenzenden Datenleitung und
Wortleitung in der Wortleitungsauswahlperiode verursacht,
während im Vorladevorgang im allgemeinen kein Schwimmen
des Potentals vorhanden ist.
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Deshalb wird die Funktion auch bei verringertem Stromfluß
durch den Wortleitungsrücksetztransistor Q10, bedingt durch
die Absenkung des Potentials VG seines Gates auf das
mittlere Potential VH während des Vorladevorganges, nicht
beeinträchtigt.
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Wie aus Fig. 2 zu erkennen ist, ist es bei einem Kurzschluß
R zwischen der Wortleitung WL und der Datenleitung D1
möglich, den Anstieg des Stromes in der Standby-Periode
einschließlich der Vorladeperiode zu verhindern, indem das
Gatepotential VG des Transistors Q10 während der
Vorladeoperation verringert wird.
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Fig. 5 zeigt das Schaltbild des zweiten
Ausführungsbeispiels der vorliegenden Erfindung.
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Dieses Ausführungsbeispiel unterscheidet sich von der in
Fig. 1 gezeigten herkömmlichen
MOS-Halbleiterspeicheranordnung dadurch, daß an dem Ende jeder Wortleitung, das dem
Ende entgegengesetzt ist, an dem der
Wortleitungsrücksetztransistor Q10 angeschlossen ist, ein Transistor Q11
hinzugefügt wurde. Der Transistor Q11 wird durch das an sein
Gate angelegte Vorladesignal P2 gesteuert.
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Das Vorladesignal P2 besitzt während der
Wortleitungsauswahl High-Pegel und während des Vorladevorganges Low-Pegel.
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Wenn eine Wortleitung während der Wortleitungauswahlperiode
nicht ausgewählt wurde, wird die Wortleitung WL über die
Transistoren Q10 und Q11 entladen.
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Während der Vorladeoperation ist der Transistor Q11
ausgeschaltet, weil sein Gate Low-Pegel erhält, und deshalb wird
die Wortleitung WL nur über den Transistor Q10 entladen.
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Dadurch verringert sich der Strom, der zum Entladen der
Wortleitung während des Vorladevorganges erforderlich ist,
was zum selben Effekt wie bei dem ersten
Ausführungsbeispiel führt.
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Entsprechend diesem Ausführungsbeispiel lassen sich die
Abmessungen des Wortleitungsrücksetztransistors Q10
minimieren, was für den Entwurf der Masken vorteilhaft ist.
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Wie im Vorhergehenden beschrieben wurde, ergibt die
vorliegende Erfindung, indem sie Mittel enthält, die den
Stromfluß zwischen der Wortleitung und dem Massepotentialpunkt
während des Vorladevorganges gegenüber dem Stromfluß
verringern, der auftritt, wenn die Wortleitung während der
Wortleitungsauswahlperiode nicht angewählt wird, den
Effekt, daß ein Anstieg des Leistungsverbrauchs während der
Standbyperiode in dem Fall, daß ein Kurzschluß zwischen der
Wortleitung und der Datenleitung usw. vorhanden ist,
verhindert wird.