KR920001520A - 반도체 메모리 셀 - Google Patents

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KR920001520A
KR920001520A KR1019910009417A KR910009417A KR920001520A KR 920001520 A KR920001520 A KR 920001520A KR 1019910009417 A KR1019910009417 A KR 1019910009417A KR 910009417 A KR910009417 A KR 910009417A KR 920001520 A KR920001520 A KR 920001520A
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KR
South Korea
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power supply
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fet
resistor
high power
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KR1019910009417A
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English (en)
Inventor
신수께 다까세
유따까 다나까
Original Assignee
아오이 죠이찌
가부시끼가이샤 도시바
다께다이 마사다까
도시바 마이크로 일렉트로닉스 가부시끼가이샤
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    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
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  • Engineering & Computer Science (AREA)
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Abstract

내용 없음

Description

반도체 메모리 셀
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제4도는 본 발명의 실시예에 관한 메모리 셀의 구성을 도시한 회로도.

Claims (7)

  1. 한끝이 고위 전원(VDD), 다른 끝이 제1접속점(M1)에 접속가능한 제1자항(R1), 한 끝이 고위전원, 다른 끝이 제2접속점(M2)에 가능한 제2저항(R2), 상기 제1접속점과 저위 전원(VSS)와의 사이에 접속된 제1전계효과 트랜지스터(FET)(T1), 상기 제2접속점과 저위 전원과의 사이에 접속된 제2FET(T2), 상기 제1접속점과 한쪽의 비트선(BL)과의 사이에 접속되어 워드선(WL)의 전위에 따라 도통 제어되는 제3FET(T3)및, 상기 제2접속점과 다른쪽의 비트선와의 사이에 접속되어 워드의 전위에 따라 도통 제어되는 제4FET(T4)를 구비하고, 상기 제1저항 혹은 제2저항은 그 한끝이 고위 전원에, 다른끝이 대응하는 제1혹은 제2접속점에 접속되고, 상기 제1FET는 그 게이트 단자가 제2접속점에 접속되어 1비트의 고정정보를 기억해서 이루어지는 것을 특징으로 하는 반도체 메모리 셀.
  2. 한끝이 고위 전원에, 다른끝이 제1접속점(M1)에 접속가능한 제1저항(R1), 한끝이 고위 전원에, 다른끝이 제2접속점(M2)에 접속가능한 제2저항(R2), 상기 제1접속점과 저위 전원(VSS)사이에 접속된 제1전계효과 트랜지스터(FET)(T6), 상기 제2접속점과 저위 전원과의 사이에 접속된 제2FET(T7), 상기 제1접속점과 한쪽의 비트선(BL)과의 사이에 접속되어 워드선(WL)의 전위에 따라 도통 제어되는 제3FET(T3)및, 상기 제2접속점과 다른쪽의 비트선과의 사이에 접속되어 워드선의 전위에 따라 도통 제어되는 제4FET(T4)를 구비하고, 상기 제1저항은 그 한끝이 고위 전원에, 다른끝이 제1전원에 접속되고 상기 제 2저항은 그 한끝이 고위전원에 다른끝이 제2전원에 접속되며,상기 제1 FET및 제2FET는 각각의 게이트 단자가 고위 전원 혹은 저위 전원중 어느 전원에 접속되어 각각 독립한 2비트의 정보를 기억하도록 이루어지는 것을 특징으로 하는 반도체 메모리 셀.
  3. 제1항에 있어서, 상기 제1FET 및 제2FET는 각각 임계값이 다른 것을 특징으로 하는 반도체 메모리 셀.
  4. 제1항 또는 제3항에 있어서, 상기 제1FET 및 제2FET는 각각의 게이트 단자가 접촉 구멍의 유무 혹은 금속배선의 마스터 슬라이스 방식에 따라 접속제어되는 것을 특징으로 하는 반도체 메모리 셀.
  5. 제2항에 있어서, 상기 제1FET 및 제2FET는 각각 임계값이 다른 것을 특징으로 하는 반도체 메모리 셀.
  6. 제2항 또는 제5항에 있어서, 상기 제1FET 및 제2FET는 각각의 게이트 단자가 접촉 구멍의 유무 혹은 금속배선의 마스터 슬라이스 방식에 따라 접속제어되는 것을 특징으로 하는 반도체 메모리 셀.
  7. 한끝이 고위전원(VDD)에, 다른끝이 제1접속점(M1)에 접속가능한 제1저항(R1), 한끝이 고위전원에 다른끝이 제2접속점(M2)에 접속가능한 제2저항(R2), 상기 제1접속점과 저위전원(VSS)와의 사이에 접속된 제1전계효과 트랜지스터(FET)(T1), 상기 제2접속점과 저위 전원과의 사이에 접속된 제2FET(T2), 상기 제1접속점과 한쪽의 비트선(BL)과의 사이에 접속되어 워드선(WL)의 전위에 따라 도통 제어되는 제3FET(T3)및, 상기 제2접속점과 다른쪽의 비트선와의 사이에 접속되어 워드선의 전위에 따라 도통 제어되는 제4FET(T4)를 구비하고, 상기 제1저항은 그 한끝의 고위전원에, 다른 한끝이 제1전원에 접속되고, 상기 제2저항은 그 한끝이 고위전원에 다른끝이 제2전원에 접속되며, 상기 제1FET는 그 게이트 단자가 제2접속점에 접속되고, 상기 제2FET는 그 게이트 단자가 제1접속점에 접속되어 상기 제1저항 및 제2저항은 각각 저항값이 다르며 1비트의 임의 정보를 기억해서 이루어지는 것을 특징으로 하는 반도체 메모리 셀.
    ※참고사항:최초출원 내용에 의하여 공개하는 것임.
KR1019910009417A 1990-06-08 1991-06-07 반도체 메모리 셀 KR920001520A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP14854390A JP2550207B2 (ja) 1990-06-08 1990-06-08 半導体メモリセル
JP02-148543 1990-06-08

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL116792A (en) * 1996-01-16 2000-01-31 Chip Express Israel Ltd Customizable integrated circuit device
KR100214843B1 (ko) * 1996-03-29 1999-08-02 김주용 반도체 소자 및 그의 제조방법
KR100295666B1 (ko) * 1998-10-28 2001-08-07 김영환 혼성메모리장치
US6545899B1 (en) * 2001-12-12 2003-04-08 Micron Technology, Inc. ROM embedded DRAM with bias sensing
US6785167B2 (en) * 2002-06-18 2004-08-31 Micron Technology, Inc. ROM embedded DRAM with programming
FR2877143A1 (fr) * 2004-10-25 2006-04-28 St Microelectronics Sa Cellule de memoire volatile preenregistree
GB2437989B (en) * 2006-05-09 2009-09-09 Micron Technology Inc Method, apparatus, and system for providing initial state random access memory
US7710761B2 (en) * 2007-01-12 2010-05-04 Vns Portfolio Llc CMOS SRAM/ROM unified bit cell
JP5880241B2 (ja) * 2012-04-16 2016-03-08 株式会社ソシオネクスト 半導体装置
US8964456B2 (en) * 2012-04-26 2015-02-24 Gn Resound A/S Semiconductor memory with similar RAM and ROM cells
US9691495B2 (en) * 2014-07-30 2017-06-27 Nxp Usa, Inc. Memory array with RAM and embedded ROM

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4095281A (en) * 1976-03-04 1978-06-13 Rca Corporation Random access-erasable read only memory cell
US4132904A (en) * 1977-07-28 1979-01-02 Hughes Aircraft Company Volatile/non-volatile logic latch circuit
JPS54146935A (en) * 1978-05-10 1979-11-16 Nec Corp Mask programmable read/write memory
JPS55160392A (en) * 1979-05-28 1980-12-13 Nec Corp Semiconductor memory
JPS5740797A (en) * 1980-08-21 1982-03-06 Nec Corp Semiconductor storage cell
JPS5894186A (ja) * 1981-11-30 1983-06-04 Toshiba Corp 半導体記憶装置
US4618943A (en) * 1984-01-09 1986-10-21 International Business Machines Corporation Semiconductor static read/write memory having an additional read-only capability
JPS62231492A (ja) * 1986-03-31 1987-10-12 Nec Corp 半導体記憶装置
JPS6381974A (ja) * 1986-09-26 1988-04-12 Hitachi Ltd 半導体集積回路装置の製造方法
JPS63247998A (ja) * 1987-04-02 1988-10-14 Nec Corp 半導体記憶装置
JPS6430395A (en) * 1987-07-27 1989-02-01 Nec Corp Key telephone system
JPH01119982A (ja) * 1987-10-31 1989-05-12 Toshiba Corp スタティック型ランダムアクセスメモリ
JPH03116488A (ja) * 1989-09-29 1991-05-17 Fujitsu Ltd 半導体記憶装置

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Publication number Publication date
JP2550207B2 (ja) 1996-11-06
US5311464A (en) 1994-05-10
EP0460691A3 (en) 1992-04-29
JPH0442499A (ja) 1992-02-13
DE69124010T2 (de) 1997-05-28
EP0460691A2 (en) 1991-12-11
DE69124010D1 (de) 1997-02-20
EP0460691B1 (en) 1997-01-08

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