KR920001526A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR920001526A
KR920001526A KR1019910009193A KR910009193A KR920001526A KR 920001526 A KR920001526 A KR 920001526A KR 1019910009193 A KR1019910009193 A KR 1019910009193A KR 910009193 A KR910009193 A KR 910009193A KR 920001526 A KR920001526 A KR 920001526A
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lines
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line
transistor
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요시노리 마쯔이
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세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
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    • G11C—STATIC STORES
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising

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Abstract

내용 없음

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 반도체 메모리장치의 한 부분을 도시하는 회로 다이어그램,
제2a도 내지 제2e도는 제1도에 도시된 반도체 메모리 장치의 동작 설명용 파형 다이어그램,
제3도는 제2도에 도시된 파형의 한 부분을 상세하게 도시하는 파형 다이어그램.

Claims (6)

  1. 다수의 비트 라인, 다수의 워드 라인, 각각의 상기 비트 라인과 워드 라인에 접속되는 다수의 메로미 셀, 상기 비트 라인에 대응적으로 제공되는 다수의 감지 증폭기, 제1 및 제2 I/O라인, 상기 감지 증폭기중 하나를 I/O라인에 접속시키는 감지 증폭기와 I/O라인사이에 제공된 선택회로, 상기 제1및 제2 I/O라인에 접속된 클램핑 회로를 구비하며, 클램핑 회로는 데이타 판독 동작 모드에서 활성화 되고 상기 제1및 제2I/O라인 사이의 전위차가 임계 전업 레벨을 초과할때, 상기 제1및 제2I/O라인 사이에서 전기 통로를 형성하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 클램핑 회로는 상기 제1노드와 제2노드사이에 접속되 소스-드레인 통ㄹ와 제1노드에 접속된 게이트를 갖는 제1트랜지스터와 상기 제1노드와 상기 제2노드사이에 접속된 소드-드레인 통로와 제2노드에 접속된 게이트를 갖는 제2트랜지스터와, 최소한 상기 데이타 판독 동작 모드에서 상기 제1및 제2노드르 상기 제1및 제2I/O라인에 접속시키는 수단을 포함하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 클램핑 회로는 상기 제1노드와 제2노드사이에 접속되 소스-드레인 통ㄹ와 제1노드에 접속된 게이트를 갖는 제1트랜지스터와, 상기 제1및 제2노드사이에 접속된 게이트를 갖는 제2트랜지스터와, 상기 제1및 제2노드사이에 접속된 게이트를 갖는 제2트랜지스터와, 상기 제2I/O라인과 제2노드 사이에 접속되어 상기 데이타 판독 동작 모드에서 활성화되는 제2전송 게이트를 포함하는 반도체 메모리 장치.
  4. 제ㅔ1항에 있어서, 상기 클램핑 회로는 상기 제1노드와 제2노드사이에 접속되 소스-드레인 통로와 제1노드에 접속된 게이트를 갖는 제1트랜지스터와 상기 제1노드와 상기 제2노드사이에 접속된 소드-드레인 통로와 제2노드에 접속된 게이트를 갖는 제2트랜지스터와, 상기 제1I/O라인과 제1노드사이에 접속되어 상기 데이타 판독 동작 모드에서 활성화되는 제1전송 게이트와, 상기 제2I/O라인과 제2노드사이에 접속되어 상기 데이타 판독 동작모드에서 활성화되는 제2전송 게이트를 포함하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 클램핑 회로는 상기 제1노드와 기준 전위점 사이에 접속되어 상기 데이타 기록 동작 모드에서 활성화되는 제3전송 게이트와, 상기 제2노드와 상기 기준 전위점 사이에 접속되어 상기 데이타 기록 동작 모드에서 활성화되는 제4전송 게이트를 포함하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 클램핑 회로는 상기 제1I/O라인의 전위 레벨이 소정의 전압 레벨만큼 상기 제2I/O라인의 전위 레벨보다 적을때 상기 제1 및 제2I/O라인 사이에 접속되어 그들 사이에서 전기 통로를 형성하는 제1수단과, 상기 제2I/O라인의 전위 레벨이 소정의 전압 레벨만큼 상기 제1I/O라인의 전위 레벨보다 작을때 상기 제1및 제2I/O라인사이에 접속되어 전기 통로를 형성하는 제2수단을 포함하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910009193A 1990-06-04 1991-06-04 입/출력 라인사이에서 전위차를 억제하기 위한 클램핑 회로를 구비한 반도체 메모리 장치 KR950008672B1 (ko)

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JP145716 1990-06-04

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KR950008672B1 KR950008672B1 (ko) 1995-08-04

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US5369613A (en) 1994-11-29
DE69119141D1 (de) 1996-06-05
EP0460619A3 (en) 1993-02-24
EP0460619A2 (en) 1991-12-11
KR950008672B1 (ko) 1995-08-04

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