JP2874469B2 - 半導体ダイナミックｒａｍ装置 - Google Patents
半導体ダイナミックｒａｍ装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体ダイナミックＲＡ
Ｍ装置に関し、特にビット線を電源電位の１／２の電位
にプリチャージしたのちメモリセルの記憶内容を読出す
構成の半導体ダイナミックＲＡＭ装置に関する。
Ｍ装置に関し、特にビット線を電源電位の１／２の電位
にプリチャージしたのちメモリセルの記憶内容を読出す
構成の半導体ダイナミックＲＡＭ装置に関する。
【０００２】
【従来の技術】ソース電極およびドレイン電極の一方を
ビット線にゲート電極をワード線にそれぞれ接続したス
イッチングトランジスタと、一方の電極をこのスイッチ
ングトランジスタのソース電極およびドレイン電極の他
方に接続した容量素子（以下セル容量）とから成る１ト
ランジスタ・１キャパシタ型のメモリセルを行・列両方
向に多数配列した半導体ダイナミックＲＡＭ装置におい
ては、メモリセルに印加される電圧ストレスを緩和して
信頼性を高めるため、セル容量の他方の電極（以下、セ
ル対極）を電源電圧の１／２の電位にバイアスする場合
が多い。
ビット線にゲート電極をワード線にそれぞれ接続したス
イッチングトランジスタと、一方の電極をこのスイッチ
ングトランジスタのソース電極およびドレイン電極の他
方に接続した容量素子（以下セル容量）とから成る１ト
ランジスタ・１キャパシタ型のメモリセルを行・列両方
向に多数配列した半導体ダイナミックＲＡＭ装置におい
ては、メモリセルに印加される電圧ストレスを緩和して
信頼性を高めるため、セル容量の他方の電極（以下、セ
ル対極）を電源電圧の１／２の電位にバイアスする場合
が多い。
【０００３】セル対極を電源電位の１／２の電位（以
下、中間電位）にバイアスするのに伴って、メモリセル
の記憶内容の読出し前に、ビット線は前述の中間電位に
プリチャージされる。そしてメモリセルの記憶内容が読
み出されると、そのメモリセルの属するビット線の電位
はその記憶内容に応答して中間電位よりわずかに高くな
るか低くなる。センス増幅器はこのビット線の電位を中
間電位と比較し、その差に応答して電源電位レベルまた
は接地電位レベルまで増幅する。こうしてメモリセルの
記憶内容を表わす電位レベルが確定する。このときセン
ス増幅器は、ビット線を中間電位付近から電源電位また
は接地電位まで増幅すればよいので、ビット線のプリチ
ャージ電位を電源電位に等しい値とする方式に比べ、読
出し速度が速くなる。すなわち、セル対極を中間電位に
バイアスすると共にビット線を中間電位にプリチャージ
する方式の半導体ダイナミックＲＡＭ装置は、信頼性が
高く高速読出しが可能となる。したがって、この方式を
採用する半導体ダイナミックＲＡＭ装置が多くなってき
た（例えば、１９８５ アイイーイーイー インタナシ
ョナル ソリッド ステート サーキッツ コンファレ
ンス ダイジェストオブ テクニカル ペーパーズ（１
９８５ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏ
ｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒ
ｅｎｃｅ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ
ＰＡＰＥＲＳ）２５２〜２５３頁、「ア １メカビット
シーモス デーラム ウィズ ファスト ペーシ ス
タティック コラム モード（Ａ １Ｍｂ ＣＭＯＳ
ＤＲＡＭ ｗｉｔｈ ＦａｓｔＰａｇｅ Ｓｔａｔｉｃ
Ｃｏｌｕｍｎ Ｍｏｄｅｓ）参照）。
下、中間電位）にバイアスするのに伴って、メモリセル
の記憶内容の読出し前に、ビット線は前述の中間電位に
プリチャージされる。そしてメモリセルの記憶内容が読
み出されると、そのメモリセルの属するビット線の電位
はその記憶内容に応答して中間電位よりわずかに高くな
るか低くなる。センス増幅器はこのビット線の電位を中
間電位と比較し、その差に応答して電源電位レベルまた
は接地電位レベルまで増幅する。こうしてメモリセルの
記憶内容を表わす電位レベルが確定する。このときセン
ス増幅器は、ビット線を中間電位付近から電源電位また
は接地電位まで増幅すればよいので、ビット線のプリチ
ャージ電位を電源電位に等しい値とする方式に比べ、読
出し速度が速くなる。すなわち、セル対極を中間電位に
バイアスすると共にビット線を中間電位にプリチャージ
する方式の半導体ダイナミックＲＡＭ装置は、信頼性が
高く高速読出しが可能となる。したがって、この方式を
採用する半導体ダイナミックＲＡＭ装置が多くなってき
た（例えば、１９８５ アイイーイーイー インタナシ
ョナル ソリッド ステート サーキッツ コンファレ
ンス ダイジェストオブ テクニカル ペーパーズ（１
９８５ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏ
ｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒ
ｅｎｃｅ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ
ＰＡＰＥＲＳ）２５２〜２５３頁、「ア １メカビット
シーモス デーラム ウィズ ファスト ペーシ ス
タティック コラム モード（Ａ １Ｍｂ ＣＭＯＳ
ＤＲＡＭ ｗｉｔｈ ＦａｓｔＰａｇｅ Ｓｔａｔｉｃ
Ｃｏｌｕｍｎ Ｍｏｄｅｓ）参照）。
【０００４】上述した半導体ダイナミックＲＡＭ装置の
センス増幅器は、例えば、ドレイン電極を読出し対象の
ビット線（以下、対象ビット線）に、ゲート電極を上記
対象ビット線以外のビット線（以下、対象外ビット線）
にそれぞれ接続したＮチャネル型の第１のトランジスタ
と、ドレイン電極を上記対象外ビット線にゲート電極を
上記対象ビット線にソース電極を上記第１のトランジス
タのソース電極にそれぞれ接続したＮチャネル型の第２
のトランジスタと、ドレイン電極を上記第１および第２
のトランジスタのソース電極にソース電極を接地電位点
にそれぞれ接続しゲート電極に活性化制御信号を受ける
Ｎチャネル型の第３のトランジスタと、ソース電極を電
源端子にドレイン電極を上記対象ビット線にゲート電極
を上記対象外ビット線にそれぞれ接続したＰチャネル型
の第４のトランジスタと、ソース電極を上記電源端子に
ドレイン電極を上記対象外ビット線にゲート電極を上記
対象ビット線にそれぞれ接続したＰチャネル型の第５の
トランジスタとを備える。
センス増幅器は、例えば、ドレイン電極を読出し対象の
ビット線（以下、対象ビット線）に、ゲート電極を上記
対象ビット線以外のビット線（以下、対象外ビット線）
にそれぞれ接続したＮチャネル型の第１のトランジスタ
と、ドレイン電極を上記対象外ビット線にゲート電極を
上記対象ビット線にソース電極を上記第１のトランジス
タのソース電極にそれぞれ接続したＮチャネル型の第２
のトランジスタと、ドレイン電極を上記第１および第２
のトランジスタのソース電極にソース電極を接地電位点
にそれぞれ接続しゲート電極に活性化制御信号を受ける
Ｎチャネル型の第３のトランジスタと、ソース電極を電
源端子にドレイン電極を上記対象ビット線にゲート電極
を上記対象外ビット線にそれぞれ接続したＰチャネル型
の第４のトランジスタと、ソース電極を上記電源端子に
ドレイン電極を上記対象外ビット線にゲート電極を上記
対象ビット線にそれぞれ接続したＰチャネル型の第５の
トランジスタとを備える。
【０００５】このセンス増幅器のＮチャネル型の第１，
第２および第３のトランジスタが形成されているＰ型の
基板には、これらトランジスタのしきい値電圧を高める
ために、基板電位発生回路で生成された負の電位が印加
される。またこのＰ型の基板には、上記基板電位発生回
路を含む各回路に外部からの電源を供給するための電源
端子および電源配線が絶縁膜を隔てて形成されている。
なお、前述のセル対極およびビット線に供給される中間
電位は、外部からの電源を受けて中間電位発生回路によ
って生成される。
第２および第３のトランジスタが形成されているＰ型の
基板には、これらトランジスタのしきい値電圧を高める
ために、基板電位発生回路で生成された負の電位が印加
される。またこのＰ型の基板には、上記基板電位発生回
路を含む各回路に外部からの電源を供給するための電源
端子および電源配線が絶縁膜を隔てて形成されている。
なお、前述のセル対極およびビット線に供給される中間
電位は、外部からの電源を受けて中間電位発生回路によ
って生成される。
【０００６】この半導体ダイナミックＲＡＭ装置の電源
が投入され電源電位が上昇しはじめると、前述の基板電
位発生回路の出力には時間遅れがあるので、まずこの電
源に直接接続する前述の電源端子および電源配線の基板
との寄生容量によって上記基板の電位が上昇する。基板
電位が上昇すると上記センス増幅器のＮチャネル型の第
１，第２および第３のトランジスタのしきい値電圧が低
下し、これらトランジスタが導通状態となる。この時点
になると、前述の中間電位発生回路によってセル対極お
よびビット線に中間電位が供給されるようになるので、
この中間電位による電流がビット線および上述の第１，
第２および第３のトランジスタを通して接地電位点に流
れる。この結果、これらトランジスタのチャネルから基
板へリーク電流が生じ、基板の電位は更に上昇し、上述
の中間電位による電流は更に増大する。
が投入され電源電位が上昇しはじめると、前述の基板電
位発生回路の出力には時間遅れがあるので、まずこの電
源に直接接続する前述の電源端子および電源配線の基板
との寄生容量によって上記基板の電位が上昇する。基板
電位が上昇すると上記センス増幅器のＮチャネル型の第
１，第２および第３のトランジスタのしきい値電圧が低
下し、これらトランジスタが導通状態となる。この時点
になると、前述の中間電位発生回路によってセル対極お
よびビット線に中間電位が供給されるようになるので、
この中間電位による電流がビット線および上述の第１，
第２および第３のトランジスタを通して接地電位点に流
れる。この結果、これらトランジスタのチャネルから基
板へリーク電流が生じ、基板の電位は更に上昇し、上述
の中間電位による電流は更に増大する。
【０００７】このような状態になると、これらＮチャネ
ル型のトランジスタと前述のＰチャネル型の第４および
第５のトランジスタとの間のＰＮＰＮ接合部分にラッチ
アップ現象が発生しやすくなり、このラッチアップ現象
が発生すると前述のＰＮＰＮ接合部分に電流が流れ続
け、回路が正常に動作しないだけでなく、回路素子の破
損を招く。
ル型のトランジスタと前述のＰチャネル型の第４および
第５のトランジスタとの間のＰＮＰＮ接合部分にラッチ
アップ現象が発生しやすくなり、このラッチアップ現象
が発生すると前述のＰＮＰＮ接合部分に電流が流れ続
け、回路が正常に動作しないだけでなく、回路素子の破
損を招く。
【０００８】ラッチアップ現象の発生がなければ、時間
経過と共に基板電位発生回路による負の基板電位の絶対
値が大きくなり、センス増幅器のＮチャネル型のトラン
ジスタのＰ型基板を負電位にバイアスする結果になるの
で、これらＮチャネル型のトランジスタのしきい値電圧
は正常値に戻り、これらトランジスタはオフ状態にな
る。そしてこののち、この半導体ダイナミックＲＡＭ装
置は正常な通常の動作に入ることができる。
経過と共に基板電位発生回路による負の基板電位の絶対
値が大きくなり、センス増幅器のＮチャネル型のトラン
ジスタのＰ型基板を負電位にバイアスする結果になるの
で、これらＮチャネル型のトランジスタのしきい値電圧
は正常値に戻り、これらトランジスタはオフ状態にな
る。そしてこののち、この半導体ダイナミックＲＡＭ装
置は正常な通常の動作に入ることができる。
【０００９】しかしながら、メモリ容量の増大のために
センス増幅器の数を増やすと、電源投入時の基板電位上
昇によるセンス増幅器のＮチャネル型のトランジスタに
流れる電流が増大し、それだけ消費電力が増大する。
センス増幅器の数を増やすと、電源投入時の基板電位上
昇によるセンス増幅器のＮチャネル型のトランジスタに
流れる電流が増大し、それだけ消費電力が増大する。
【００１０】
【発明が解決しようとする課題】この従来の半導体ダイ
ナミックＲＡＭ装置では、ビット線に接続するセンス増
幅器のＮチャネル型のトランジスタの基板がそのしきい
値電圧を高めるために基板電位発生回路による負の基板
電位にバイアスされ、読出し前にはビット線が中間電位
発生回路からの中間電位によってプリチャージされる構
成となっているので、上述したように、電源投入時、こ
の電源に接続する電源端子および電源配線の基板との寄
生容量によって基板の電位が上昇し、上記Ｎ型のトラン
ジスタのしきい値電圧が低下してこれらトランジスタが
導通し、中間電位発生回路を電流源としてビット線およ
びＮチャネル型のトランジスタを通して接地電位点へ電
流が流れ、この結果、基板電位は更に上昇し上記中間電
位発生回路による電流が増大し、ラッチアップ現象が発
生しやすくなるという問題点があった。
ナミックＲＡＭ装置では、ビット線に接続するセンス増
幅器のＮチャネル型のトランジスタの基板がそのしきい
値電圧を高めるために基板電位発生回路による負の基板
電位にバイアスされ、読出し前にはビット線が中間電位
発生回路からの中間電位によってプリチャージされる構
成となっているので、上述したように、電源投入時、こ
の電源に接続する電源端子および電源配線の基板との寄
生容量によって基板の電位が上昇し、上記Ｎ型のトラン
ジスタのしきい値電圧が低下してこれらトランジスタが
導通し、中間電位発生回路を電流源としてビット線およ
びＮチャネル型のトランジスタを通して接地電位点へ電
流が流れ、この結果、基板電位は更に上昇し上記中間電
位発生回路による電流が増大し、ラッチアップ現象が発
生しやすくなるという問題点があった。
【００１１】したがって本発明の目的は、電源投入時の
基板電位上昇に起因する中間電位発生回路，ビット線お
よびセンス増幅器経由の電流の増大を抑え、消費電力を
低減すると共に、ラッチアップ現象の発生を回避できる
半導体ダイナミックＲＡＭ装置を提供することにある。
基板電位上昇に起因する中間電位発生回路，ビット線お
よびセンス増幅器経由の電流の増大を抑え、消費電力を
低減すると共に、ラッチアップ現象の発生を回避できる
半導体ダイナミックＲＡＭ装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体ダイナミ
ックＲＡＭ装置は、スイッチングトランジスタと一方の
電極がこのスイッチングトランジスタのソース電極およ
びドレイン電極の一方に接続された容量素子とを各々が
含む複数のメモリセルを行および列に配列して構成した
メモリセルアレイと、前記スイッチングトランジスタの
ゲート電極に接続され前記メモリセルを前記行ごとに選
択するワード線と、前記スイッチングトランジスタのソ
ース電極およびドレイン電極の他方に接続され前記メモ
リセルとの間で書込み／読出しデータの伝達を前記列ご
とに行うビット線と、電源端子から供給された電源電位
のほぼ１／２の中間電位を発生して前記容量素子の他方
の電極に供給すると共に前記ビット線のプリチャージ用
として出力する中間電位発生回路と、所定のタイミング
で前記ビット線を前記中間電位でプリチャージするプリ
チャージ回路と、ドレイン電極が前記ビット線に接続さ
れゲート電極に基準中間電位を基板に所定の電位をそれ
ぞれ受ける第１のトランジスタとドレイン電極が前記第
１のトランジスタのソース電極にソース電極が接地電位
点にそれぞれ接続されゲート電極に活性化制御信号を受
け基板に前記第１のトランジスタと同一の電位を受ける
第２のトランジスタとを含み前記ビット線の電位変化を
増幅するセンス増幅器と、前記電源端子への電源投入に
伴いこの電源端子の電位が所定の電位に到達したのちイ
ンアクティブレベルからアクティブレベルへと変化する
電源オン検知信号を発生する電源投入検知回路と、前記
電源オン検知信号のアクティブレベルおよびインアクテ
ィブレベルに応答して前記中間電位発生回路から前記プ
リチャージ回路への前記中間電位の供給をそれぞれ継続
および停止する中間電位供給制御手段とを有している。
ックＲＡＭ装置は、スイッチングトランジスタと一方の
電極がこのスイッチングトランジスタのソース電極およ
びドレイン電極の一方に接続された容量素子とを各々が
含む複数のメモリセルを行および列に配列して構成した
メモリセルアレイと、前記スイッチングトランジスタの
ゲート電極に接続され前記メモリセルを前記行ごとに選
択するワード線と、前記スイッチングトランジスタのソ
ース電極およびドレイン電極の他方に接続され前記メモ
リセルとの間で書込み／読出しデータの伝達を前記列ご
とに行うビット線と、電源端子から供給された電源電位
のほぼ１／２の中間電位を発生して前記容量素子の他方
の電極に供給すると共に前記ビット線のプリチャージ用
として出力する中間電位発生回路と、所定のタイミング
で前記ビット線を前記中間電位でプリチャージするプリ
チャージ回路と、ドレイン電極が前記ビット線に接続さ
れゲート電極に基準中間電位を基板に所定の電位をそれ
ぞれ受ける第１のトランジスタとドレイン電極が前記第
１のトランジスタのソース電極にソース電極が接地電位
点にそれぞれ接続されゲート電極に活性化制御信号を受
け基板に前記第１のトランジスタと同一の電位を受ける
第２のトランジスタとを含み前記ビット線の電位変化を
増幅するセンス増幅器と、前記電源端子への電源投入に
伴いこの電源端子の電位が所定の電位に到達したのちイ
ンアクティブレベルからアクティブレベルへと変化する
電源オン検知信号を発生する電源投入検知回路と、前記
電源オン検知信号のアクティブレベルおよびインアクテ
ィブレベルに応答して前記中間電位発生回路から前記プ
リチャージ回路への前記中間電位の供給をそれぞれ継続
および停止する中間電位供給制御手段とを有している。
【００１３】また、前記中間電位供給制御手段が、ソー
ス電極およびドレイン電極のうちの一方が前記中間電位
発生回路の中間電位出力端に他方が前記プリチャージ回
路の中間電位入力端にそれぞれ接続されゲート電極に前
記電源オン検知信号を受ける第３のトランジスタで形成
され、前記第３のトランジスタが、前記センス増幅器の
第１および第２のトランジスタと同一導電型でかつこれ
ら第１および第２のトランジスタの基板と分離された基
板に形成され、前記第３のトランジスタの基板が接地電
位点に接続された構成を有している。
ス電極およびドレイン電極のうちの一方が前記中間電位
発生回路の中間電位出力端に他方が前記プリチャージ回
路の中間電位入力端にそれぞれ接続されゲート電極に前
記電源オン検知信号を受ける第３のトランジスタで形成
され、前記第３のトランジスタが、前記センス増幅器の
第１および第２のトランジスタと同一導電型でかつこれ
ら第１および第２のトランジスタの基板と分離された基
板に形成され、前記第３のトランジスタの基板が接地電
位点に接続された構成を有している。
【００１４】また、前記第３のトランジスタが、前記第
１および第２のトランジスタとは逆の導電型の基板に形
成された構成を有している。
１および第２のトランジスタとは逆の導電型の基板に形
成された構成を有している。
【００１５】また、前記中間電位発生回路が、前記電源
端子から供給された電源電位のほぼ１／２の中間電位を
出力する中間電位生成部と、ソース電極およびドレイン
電極の一方が前記中間電位生成部の中間電位出力端に他
方が前記容量素子の他方の電極にそれぞれ接続された第
４のトランジスタと、ソース電極およびドレイン電極の
一方が前記中間電位生成部の中間電位出力端に他方が前
記プリチャージ回路の中間電位入力端にそれぞれ接続さ
れゲート電極に電源オン検知信号を受ける第５のトラン
ジスタとで形成された中間電位供給制御手段とを含んで
構成される。
端子から供給された電源電位のほぼ１／２の中間電位を
出力する中間電位生成部と、ソース電極およびドレイン
電極の一方が前記中間電位生成部の中間電位出力端に他
方が前記容量素子の他方の電極にそれぞれ接続された第
４のトランジスタと、ソース電極およびドレイン電極の
一方が前記中間電位生成部の中間電位出力端に他方が前
記プリチャージ回路の中間電位入力端にそれぞれ接続さ
れゲート電極に電源オン検知信号を受ける第５のトラン
ジスタとで形成された中間電位供給制御手段とを含んで
構成される。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１７】図１は本発明の第１の実施例を示す一部に
ブロック図を含む回路図である。
ブロック図を含む回路図である。
【００１８】この実施例は、スイッチングトランジスタ
Ｑｓと一方の電極をこのスイッチトランジスタＱｓのソ
ース電極およびドレイン電極のうちの一方の電極に接続
した容量素子（以下セル容量）Ｃｓとをそれぞれ含むメ
モリセルＭＣ１およびＭＣ２と、これらメモリセルＭＣ
１およびＭＣ２のスイッチングトランジスタＱｓのゲー
ト電極にそれぞれ対称的に接続されこれらメモリセルの
選択のためのアドレス信号を供給するワード線ＷＬ１／
ＷＬ２と、メモリセルＭＣ１およびＭＣ２のスイッチン
グトランジスタＱｓのソース電極およびドレイン電極の
うちの他方の電極にそれぞれ対称的に接続されこれらメ
モリセルとの間で書込み／読出しデータの授受を行う一
対のビット線ＢＬ１／ＢＬ２と、電源端子に接続されこ
の端子からの電源電位Ｖｃｃのほぼ１／２の中間電位Ｈ
ＶＣを出力する中間電位生成部１１とソース電極および
ドレイン電極の一方が中間電位生成部１１の出力端に他
方がメモリセルＭＣ１およびＭＣ２のセル容量Ｃｓの他
方の電極（以下セル対極）にそれぞれ接続されゲート電
極に電源電位Ｖｃｃの供給を受けて上記セル対極への中
間電位ＨＶＣＰを生ずるトランジスタＱ１とソース電極
およびドレイン電極の一方が中間電位生成部１１の出力
端に接続されゲート電極に電源電位Ｖｃｃの供給を受け
てソース電極およびドレイン電極の他方から中間電位Ｈ
ＶＣＢを生ずるトランジスタＱ２とを含む中間電位発生
回路１と、トランジスタＱ４，Ｑ５およびＱ６を含みタ
イミングパルス源（図示してない）からのプリチャージ
制御信号ＰＲに応答して所定のタイミングでビット線Ｂ
Ｌ１／ＢＬ２を中間電位ＨＶＣＢでプリチャージするプ
リチャージ回路４と、ドレイン電極をビット線ＢＬ１に
ゲート電極をビット線ＢＬ２にそれぞれ接続されたＮチ
ャネル型トランジスタＱ７とドレイン電極をビット線Ｂ
Ｌ２にゲート電極をビット線ＢＬ１にソース電極をトラ
ンジスタＱ７のソース電極にそれぞれ接続されたＮチャ
ネル型トランジスタＱ８とドレイン電極をトランジスタ
Ｑ７およびＱ８のソース電極にソース電極を接地電位点
にそれぞれ接続されゲート電極に上記タイミングパルス
源からの活性化制御信号ＳＥを受けるＮチャネル型トラ
ンジスタＱ９とドレイン電極をビット線ＢＬ１にゲート
電極をビット線ＢＬ２にそれぞれ接続されソース電極に
電源電位Ｖｃｃの供給を受けるＰチャネル型トランジス
タＱ１０とドレイン電極をビット線ＢＬ２にゲート電極
をビット線ＢＬ１にそれぞれ接続されソース電極に電源
電位Ｖｃｃの供給を受けるＰチャネル型トランジスタＱ
１１を含みビット線ＢＬ１／ＢＬ２間の電位差を増幅す
るセンス増幅器５と、電源電位Ｖｃｃの供給を受けて負
の基板電位Ｖｓｕｂを発生しセンス増幅器５のトランジ
スタＱ７，Ｑ８およびＱ９の基板に供給する基板電位発
生回路６と、上記電源端子が電源の投入に伴い所定の電
位（例えば５．０Ｖ）に到達したのに応答してインアク
ティブレベルからアクティブレベルへと変化する電源オ
ン検知信号ＰＯＮＶを発生する電源投入検知回路２と、
ソース電極およびドレイン電極の一方を中間電位発生回
路１のトランジスタＱ２のソース電極およびドレイン電
極の他方の電極に他方の電極をプリチャージ回路４の中
間電位入力端にそれぞれ接続されゲートに電源オン検知
信号ＰＯＮＶの供給を受けるトランジスタＱ３から成り
電源オン検知信号ＰＯＮＶがアクティブレベルのときは
中間電位ＨＶＣＢをプリチャージ回路４に供給しインア
クティブレベルのときはその供給を停止する中間電位供
給制御回路３とを備える。なお、センス増幅器５が形成
されている半導体基板と中間電位発生回路１および中間
電位供給制御回路３が形成されている基板とは互いに分
離されており、後者の基板は接地電位点に接続されてい
る。
Ｑｓと一方の電極をこのスイッチトランジスタＱｓのソ
ース電極およびドレイン電極のうちの一方の電極に接続
した容量素子（以下セル容量）Ｃｓとをそれぞれ含むメ
モリセルＭＣ１およびＭＣ２と、これらメモリセルＭＣ
１およびＭＣ２のスイッチングトランジスタＱｓのゲー
ト電極にそれぞれ対称的に接続されこれらメモリセルの
選択のためのアドレス信号を供給するワード線ＷＬ１／
ＷＬ２と、メモリセルＭＣ１およびＭＣ２のスイッチン
グトランジスタＱｓのソース電極およびドレイン電極の
うちの他方の電極にそれぞれ対称的に接続されこれらメ
モリセルとの間で書込み／読出しデータの授受を行う一
対のビット線ＢＬ１／ＢＬ２と、電源端子に接続されこ
の端子からの電源電位Ｖｃｃのほぼ１／２の中間電位Ｈ
ＶＣを出力する中間電位生成部１１とソース電極および
ドレイン電極の一方が中間電位生成部１１の出力端に他
方がメモリセルＭＣ１およびＭＣ２のセル容量Ｃｓの他
方の電極（以下セル対極）にそれぞれ接続されゲート電
極に電源電位Ｖｃｃの供給を受けて上記セル対極への中
間電位ＨＶＣＰを生ずるトランジスタＱ１とソース電極
およびドレイン電極の一方が中間電位生成部１１の出力
端に接続されゲート電極に電源電位Ｖｃｃの供給を受け
てソース電極およびドレイン電極の他方から中間電位Ｈ
ＶＣＢを生ずるトランジスタＱ２とを含む中間電位発生
回路１と、トランジスタＱ４，Ｑ５およびＱ６を含みタ
イミングパルス源（図示してない）からのプリチャージ
制御信号ＰＲに応答して所定のタイミングでビット線Ｂ
Ｌ１／ＢＬ２を中間電位ＨＶＣＢでプリチャージするプ
リチャージ回路４と、ドレイン電極をビット線ＢＬ１に
ゲート電極をビット線ＢＬ２にそれぞれ接続されたＮチ
ャネル型トランジスタＱ７とドレイン電極をビット線Ｂ
Ｌ２にゲート電極をビット線ＢＬ１にソース電極をトラ
ンジスタＱ７のソース電極にそれぞれ接続されたＮチャ
ネル型トランジスタＱ８とドレイン電極をトランジスタ
Ｑ７およびＱ８のソース電極にソース電極を接地電位点
にそれぞれ接続されゲート電極に上記タイミングパルス
源からの活性化制御信号ＳＥを受けるＮチャネル型トラ
ンジスタＱ９とドレイン電極をビット線ＢＬ１にゲート
電極をビット線ＢＬ２にそれぞれ接続されソース電極に
電源電位Ｖｃｃの供給を受けるＰチャネル型トランジス
タＱ１０とドレイン電極をビット線ＢＬ２にゲート電極
をビット線ＢＬ１にそれぞれ接続されソース電極に電源
電位Ｖｃｃの供給を受けるＰチャネル型トランジスタＱ
１１を含みビット線ＢＬ１／ＢＬ２間の電位差を増幅す
るセンス増幅器５と、電源電位Ｖｃｃの供給を受けて負
の基板電位Ｖｓｕｂを発生しセンス増幅器５のトランジ
スタＱ７，Ｑ８およびＱ９の基板に供給する基板電位発
生回路６と、上記電源端子が電源の投入に伴い所定の電
位（例えば５．０Ｖ）に到達したのに応答してインアク
ティブレベルからアクティブレベルへと変化する電源オ
ン検知信号ＰＯＮＶを発生する電源投入検知回路２と、
ソース電極およびドレイン電極の一方を中間電位発生回
路１のトランジスタＱ２のソース電極およびドレイン電
極の他方の電極に他方の電極をプリチャージ回路４の中
間電位入力端にそれぞれ接続されゲートに電源オン検知
信号ＰＯＮＶの供給を受けるトランジスタＱ３から成り
電源オン検知信号ＰＯＮＶがアクティブレベルのときは
中間電位ＨＶＣＢをプリチャージ回路４に供給しインア
クティブレベルのときはその供給を停止する中間電位供
給制御回路３とを備える。なお、センス増幅器５が形成
されている半導体基板と中間電位発生回路１および中間
電位供給制御回路３が形成されている基板とは互いに分
離されており、後者の基板は接地電位点に接続されてい
る。
【００１９】電源の投入により電源端子の電位Ｖｃｃが
上昇しはじめてから、通常の安定した動作電位に達する
までの各部の電圧波形を示す図２を参照すると、基板電
位発生回路６の出力、すなわち基板電位Ｖｓｕｂの変化
は、この回路６の構成部品のしきい値電圧や順方向電
圧、これら構成部品の寄生容量等によって、電源電位Ｖ
ｃｃの上昇よりも遅れる。
上昇しはじめてから、通常の安定した動作電位に達する
までの各部の電圧波形を示す図２を参照すると、基板電
位発生回路６の出力、すなわち基板電位Ｖｓｕｂの変化
は、この回路６の構成部品のしきい値電圧や順方向電
圧、これら構成部品の寄生容量等によって、電源電位Ｖ
ｃｃの上昇よりも遅れる。
【００２０】これに対し、センス増幅器５が形成されて
いる基板の電位は、この基板上に絶縁膜を隔てて形成さ
れた電源と直接接続の電源端子および電源配線の基板と
の寄生容量によって、電源電位Ｖｃｃの上昇と同時に上
昇する。
いる基板の電位は、この基板上に絶縁膜を隔てて形成さ
れた電源と直接接続の電源端子および電源配線の基板と
の寄生容量によって、電源電位Ｖｃｃの上昇と同時に上
昇する。
【００２１】基板の電位が上昇するとセンス増幅器５の
Ｎチャネル型のトランジスタＱ７，Ｑ８およびＱ９のし
きい値電圧が低下し、これらトランジスタは導通状態と
なる。この時点では、プリチャージ回路４はビット線Ｂ
Ｌ１／ＢＬ２をプリチャージする期間にあり、また、中
間電位発生回路１の出力ＨＶＣＰ／ＨＶＣＢは、電源電
位Ｖｃｃより遅れるものの次第に上昇しはじめる。
Ｎチャネル型のトランジスタＱ７，Ｑ８およびＱ９のし
きい値電圧が低下し、これらトランジスタは導通状態と
なる。この時点では、プリチャージ回路４はビット線Ｂ
Ｌ１／ＢＬ２をプリチャージする期間にあり、また、中
間電位発生回路１の出力ＨＶＣＰ／ＨＶＣＢは、電源電
位Ｖｃｃより遅れるものの次第に上昇しはじめる。
【００２２】従来の半導体ダイナミックＲＡＭ装置にお
いては、中間電位発生回路１の出力端とプリチャージ回
路４の中間電位入力端とが直接接続されているので、中
間電位発生回路１，プリチャージ回路４，ビット線ＢＬ
１／ＢＬ２，トランジスタＱ７，Ｑ８およびＱ９を通し
て電流が流れ、この電流が基板にリークして基板の電位
は更に上昇し、ラッチアップ現象の誘因となる。
いては、中間電位発生回路１の出力端とプリチャージ回
路４の中間電位入力端とが直接接続されているので、中
間電位発生回路１，プリチャージ回路４，ビット線ＢＬ
１／ＢＬ２，トランジスタＱ７，Ｑ８およびＱ９を通し
て電流が流れ、この電流が基板にリークして基板の電位
は更に上昇し、ラッチアップ現象の誘因となる。
【００２３】これに対し本発明では、中間電位発生回路
１の出力端とプリチャージ回路４の中間電位入力端との
間に、トランジスタＱ３で形成された中間電位供給制御
回路３が挿入されており、基板電位発生回路６の出力、
すなわち基板電位Ｖｓｕｂが負の規定電位に至るまで
（例えば、電源電位Ｖｃｃが最高電位の５．０Ｖに安定
するまで）、電源オン検知信号ＰＯＮＶのインアクティ
ブレベル（低レベル）によってトランジスタＱ３をオフ
状態にし、プリチャージ回路４への中間電位ＨＶＣＢの
供給を停止するので、たとえトランジスタＱ７，Ｑ８お
よびＱ９がオン状態にあってもこれらトランジスタには
電流が流れない。したがって、センス増幅器５の基板の
電位の上昇は電源端子および電源配線の寄生容量に起因
する電源投入時のわずかな期間だけに限られるので、こ
のセンス増幅器５の基板は短時間で基板電位発生回路６
からの負の基板電位Ｖｓｕｂに追随し、トランジスタＱ
７，Ｑ８およびＱ９はオフ状態となる。すなわち、セン
ス増幅器５は正常動作状態となる。
１の出力端とプリチャージ回路４の中間電位入力端との
間に、トランジスタＱ３で形成された中間電位供給制御
回路３が挿入されており、基板電位発生回路６の出力、
すなわち基板電位Ｖｓｕｂが負の規定電位に至るまで
（例えば、電源電位Ｖｃｃが最高電位の５．０Ｖに安定
するまで）、電源オン検知信号ＰＯＮＶのインアクティ
ブレベル（低レベル）によってトランジスタＱ３をオフ
状態にし、プリチャージ回路４への中間電位ＨＶＣＢの
供給を停止するので、たとえトランジスタＱ７，Ｑ８お
よびＱ９がオン状態にあってもこれらトランジスタには
電流が流れない。したがって、センス増幅器５の基板の
電位の上昇は電源端子および電源配線の寄生容量に起因
する電源投入時のわずかな期間だけに限られるので、こ
のセンス増幅器５の基板は短時間で基板電位発生回路６
からの負の基板電位Ｖｓｕｂに追随し、トランジスタＱ
７，Ｑ８およびＱ９はオフ状態となる。すなわち、セン
ス増幅器５は正常動作状態となる。
【００２４】こののち、電源オン検知信号ＰＯＮＶがア
クティブレベル（高レベル）になり、トランジスタＱ３
をオン状態として中間電位発生回路１からの中間電位Ｈ
ＶＣＢをプリチャージ回路４へ供給し、この半導体ダイ
ナミックＲＡＭ装置は通常の動作状態に入る。
クティブレベル（高レベル）になり、トランジスタＱ３
をオン状態として中間電位発生回路１からの中間電位Ｈ
ＶＣＢをプリチャージ回路４へ供給し、この半導体ダイ
ナミックＲＡＭ装置は通常の動作状態に入る。
【００２５】こうして、電源投入時の基板の電位上昇に
起因する中間電位発生回路，ビット線およびセンス増幅
器経由の電流を低減して消費電力の低減ができ、かつラ
ッチアップ現象を抑圧することができる。
起因する中間電位発生回路，ビット線およびセンス増幅
器経由の電流を低減して消費電力の低減ができ、かつラ
ッチアップ現象を抑圧することができる。
【００２６】センス増幅器５が形成されている基板と中
間電位供給制御回路３が形成されている基板とは互いに
分離・絶縁されているのが一般的であるが、すべての回
路を同一基板上に形成しこの基板を負の電位にバイアス
する場合がある。この場合には、中間電位供給制御回路
３のトランジスタＱ３もセンス増幅器５のトランジスタ
Ｑ７，Ｑ８およびＱ９と同様に、電源投入時、オン状態
となり、中間電位ＨＶＣＢのプリチャージ回路４への供
給を停止することができなくなる（ただし、トランジス
タＱ３のオン抵抗によって、基板の電位上昇は多少緩和
される）。
間電位供給制御回路３が形成されている基板とは互いに
分離・絶縁されているのが一般的であるが、すべての回
路を同一基板上に形成しこの基板を負の電位にバイアス
する場合がある。この場合には、中間電位供給制御回路
３のトランジスタＱ３もセンス増幅器５のトランジスタ
Ｑ７，Ｑ８およびＱ９と同様に、電源投入時、オン状態
となり、中間電位ＨＶＣＢのプリチャージ回路４への供
給を停止することができなくなる（ただし、トランジス
タＱ３のオン抵抗によって、基板の電位上昇は多少緩和
される）。
【００２７】このような場合に適合した第２の実施例を
示した図３を参照すると、中間電位供給制御回路３ａの
トランジスタＱ１２をＰチャネル型トランジスタで構成
してある。この第２の実施例において、通常、Ｐチャネ
ル型トランジスタＱ１２は、センス増幅器５のＮチャネ
ル型トランジスタＱ７，Ｑ８およびＱ９等の形成されて
いるＰ型の基板に形成されたＮウェルに形成される。し
たがって、Ｐ型の基板とは無関係にＮウェルの電位を設
定できるので、電源投入時、Ｐ型の基板の電位が電源電
位Ｖｃｃの上昇に伴って上昇しても、中間電位供給制御
回路３ａのトランジスタＱ１２がオン状態となるのを防
止できる。
示した図３を参照すると、中間電位供給制御回路３ａの
トランジスタＱ１２をＰチャネル型トランジスタで構成
してある。この第２の実施例において、通常、Ｐチャネ
ル型トランジスタＱ１２は、センス増幅器５のＮチャネ
ル型トランジスタＱ７，Ｑ８およびＱ９等の形成されて
いるＰ型の基板に形成されたＮウェルに形成される。し
たがって、Ｐ型の基板とは無関係にＮウェルの電位を設
定できるので、電源投入時、Ｐ型の基板の電位が電源電
位Ｖｃｃの上昇に伴って上昇しても、中間電位供給制御
回路３ａのトランジスタＱ１２がオン状態となるのを防
止できる。
【００２８】この実施例の各部の電圧波形を示す図４を
参照すると、中間電位供給制御回路３ａのトランジスタ
Ｑ１２がＰチャネル型となっている関係上、電源投入検
知回路２ａから発生する電源オン検知信号ＰＯＮＶｂ
は、電源電位Ｖｃｃが所定の電位（例えば、最高電位の
５．０Ｖ）に達した後、インアクティブレベル（電源電
位Ｖｃｃと同一電位）から接地電位へと変化する信号に
なっている。電源電位Ｖｃｃが５．０Ｖに安定し、基板
電位Ｖｓｕｂにより基板が負にバイアスされるようにな
った時点で、この電源オン検知信号ＰＯＮＶｂに応答し
てトランジスタＱ１２がオンとなり、プリチャージ回路
４に中間電位ＨＶＣＢが供給される。以後、この半導体
ダイナミックＲＡＭ装置は通常の動作状態に入る。
参照すると、中間電位供給制御回路３ａのトランジスタ
Ｑ１２がＰチャネル型となっている関係上、電源投入検
知回路２ａから発生する電源オン検知信号ＰＯＮＶｂ
は、電源電位Ｖｃｃが所定の電位（例えば、最高電位の
５．０Ｖ）に達した後、インアクティブレベル（電源電
位Ｖｃｃと同一電位）から接地電位へと変化する信号に
なっている。電源電位Ｖｃｃが５．０Ｖに安定し、基板
電位Ｖｓｕｂにより基板が負にバイアスされるようにな
った時点で、この電源オン検知信号ＰＯＮＶｂに応答し
てトランジスタＱ１２がオンとなり、プリチャージ回路
４に中間電位ＨＶＣＢが供給される。以後、この半導体
ダイナミックＲＡＭ装置は通常の動作状態に入る。
【００２９】これら実施例において、中間電位供給制御
回路３，３ａを中間電位発生回路１の内部に組み込むこ
ともできる。
回路３，３ａを中間電位発生回路１の内部に組み込むこ
ともできる。
【００３０】すなわち、これら実施例のトランジスタＱ
２のゲート電極をＶｃｃ電位源に接続する代わりに電源
投入検知回路２の出力に接続して電源オン検知信号ＰＯ
ＮＶの供給を受け、その基板を接地電位点に接続して、
トランジスタＱ２に中間電位供給制御機能を兼ねさせる
のである。この実施例の変形はトランジスタ数を低減で
きるという利点がある。
２のゲート電極をＶｃｃ電位源に接続する代わりに電源
投入検知回路２の出力に接続して電源オン検知信号ＰＯ
ＮＶの供給を受け、その基板を接地電位点に接続して、
トランジスタＱ２に中間電位供給制御機能を兼ねさせる
のである。この実施例の変形はトランジスタ数を低減で
きるという利点がある。
【００３１】上述の実施例およびその変形においては、
センス増幅器５が、活性化制御信号ＳＥに応答してオン
／オフするトランジスタＱ９によって活性化制御される
構成となっているが、Ｐチャネル型トランジスタＱ１０
およびＱ１１のソース電極を非活性化時には中間電位に
活性化時には電源電位Ｖｃｃにする第１の活性化制御信
号（ＳＡＰ）と、Ｎチャネル型トランジスタＱ７および
Ｑ８のソース電極を非活性化時には中間電位に活性化時
には接地電位にする第２の活性化制御信号（ＳＡＮ）と
によって活性化制御されるセンス増幅器を含む半導体ダ
イナミックＲＡＭ装置に対しても本発明が適用できる。
センス増幅器５が、活性化制御信号ＳＥに応答してオン
／オフするトランジスタＱ９によって活性化制御される
構成となっているが、Ｐチャネル型トランジスタＱ１０
およびＱ１１のソース電極を非活性化時には中間電位に
活性化時には電源電位Ｖｃｃにする第１の活性化制御信
号（ＳＡＰ）と、Ｎチャネル型トランジスタＱ７および
Ｑ８のソース電極を非活性化時には中間電位に活性化時
には接地電位にする第２の活性化制御信号（ＳＡＮ）と
によって活性化制御されるセンス増幅器を含む半導体ダ
イナミックＲＡＭ装置に対しても本発明が適用できる。
【００３２】
【発明の効果】以上説明したように本発明は、電源端子
に供給された電源電位の所定電位への到達に応答してイ
ンアクティブレベルからアクティブレベルへと変化する
電源オン検知信号を発生する電源投入検知回路と、プリ
チャージ回路に対し前記電源オン検知信号がアクティブ
レベルのときは上記中間電位を供給しインアクティブレ
ベルのときはその供給を停止する中間電位供給制御手段
とを備えた構成とすることにより、電源投入後上記電源
端子が所定の電源電位に到達するまではビット線への中
間電位の供給を阻止するので、電源投入直後においてセ
ンス増幅器のＮチャネル型トランジスタのＰ型基板の電
位上昇によりこれらＮチャネルトランジスタが導通状態
となっても、これらトランジスタへの中間電位発生回路
からの電流の流入が生じないので、消費電力が低減で
き、上記Ｎチャネル型トランジスタを含むＮＰＮＰ接合
部分のラッチアップ現象の発生を抑圧することができる
効果がある。
に供給された電源電位の所定電位への到達に応答してイ
ンアクティブレベルからアクティブレベルへと変化する
電源オン検知信号を発生する電源投入検知回路と、プリ
チャージ回路に対し前記電源オン検知信号がアクティブ
レベルのときは上記中間電位を供給しインアクティブレ
ベルのときはその供給を停止する中間電位供給制御手段
とを備えた構成とすることにより、電源投入後上記電源
端子が所定の電源電位に到達するまではビット線への中
間電位の供給を阻止するので、電源投入直後においてセ
ンス増幅器のＮチャネル型トランジスタのＰ型基板の電
位上昇によりこれらＮチャネルトランジスタが導通状態
となっても、これらトランジスタへの中間電位発生回路
からの電流の流入が生じないので、消費電力が低減で
き、上記Ｎチャネル型トランジスタを含むＮＰＮＰ接合
部分のラッチアップ現象の発生を抑圧することができる
効果がある。
【図１】本発明の第１の実施例の一部にブロック図を含
む回路図である。
む回路図である。
【図２】第１の実施例の各部の電圧波形図である。
【図３】本発明の第２の実施例の一部にブロック図を含
む回路図である。
む回路図である。
【図４】第２の実施例の各部の電圧波形図である。
１ 中間電位発生回路 ２，２ａ 電源投入検知回路 ３，３ａ 中間電位供給制御回路 ４ プリチャージ回路 ５ センス増幅器 ６ 基準電位発生回路 ＢＬ１，ＢＬ２ ビット線 ＣＭ１，ＣＭ２ メモリセル Ｑ１〜Ｑ１２ トランジスタ ＷＬ１，ＷＬ２ ワード線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−138679（ＪＰ，Ａ) 特開 昭60−253090（ＪＰ，Ａ) 特開 昭62−36797（ＪＰ，Ａ) 特開 平２−122562（ＪＰ，Ａ) 特開 平３−112157（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407
Claims (5)
- 【請求項１】 スイッチングトランジスタと一方の電極
がこのスイッチングトランジスタのソース電極およびド
レイン電極の一方に接続された容量素子とを各々が含む
複数のメモリセルを行および列に配列して構成したメモ
リセルアレイと、前記スイッチングトランジスタのゲー
ト電極に接続され前記メモリセルを前記行ごとに選択す
るワード線と、前記スイッチングトランジスタのソース
電極およびドレイン電極の他方に接続され前記メモリセ
ルとの間で書込み／読出しデータの伝達を前記列ごとに
行うビット線と、電源端子から供給された電源電位のほ
ぼ１／２の中間電位を発生して前記容量素子の他方の電
極に供給すると共に前記ビット線のプリチャージ用とし
て出力する中間電位発生回路と、所定のタイミングで前
記ビット線を前記中間電位でプリチャージするプリチャ
ージ回路と、ドレイン電極が前記ビット線に接続されゲ
ート電極に基準中間電位を基板に所定の電位をそれぞれ
受ける第１のトランジスタとドレイン電極が前記第１の
トランジスタのソース電極にソース電極が接地電位点に
それぞれ接続されゲート電極に活性化制御信号を受け基
板に前記第１のトランジスタと同一の電位を受ける第２
のトランジスタとを含み前記ビット線の電位変化を増幅
するセンス増幅器と、前記電源端子への電源投入に伴い
この電源端子の電位が所定の電位に到達したのちインア
クティブレベルからアクティブレベルへと変化する電源
オン検知信号を発生する電源投入検知回路と、前記電源
オン検知信号のアクティブレベルおよびインアクティブ
レベルに応答して前記中間電位発生回路から前記プリチ
ャージ回路への前記中間電位の供給をそれぞれ継続およ
び停止する中間電位供給制御手段とを有し、前記中間電
位供給制御手段が、ソース電極およびドレイン電極のう
ちの一方が前記中間電位発生回路の中間電位出力端に他
方が前記プリチャージ回路の中間電位入力端にそれぞれ
接続されゲート電極に前記電源オン検知信号を受ける第
３のトランジスタで形成されていることを特徴とする半
導体ダイナミックＲＡＭ装置。 - 【請求項２】 前記第３のトランジスタが、前記センス
増幅器の第１および第２のトランジスタと同一導電型で
かつこれら第１および第２のトランジスタの基板と分離
された基板に形成された請求項１記載の半導体ダイナミ
ックＲＡ Ｍ装置。 - 【請求項３】 前記第３のトランジスタの基板が接地電
位点に接続された請求項２記載の半導体ダイナミックＲ
ＡＭ装置。 - 【請求項４】 前記第３のトランジスタが、前第１およ
び第２のトランジスタとは逆の導電型の基板に形成され
たトランジスタである請求項１記載の半導体ダイナミッ
クＲＡＭ装置。 - 【請求項５】 スイッチングトランジスタと一方の電極
がこのスイッチングトランジスタのソース電極およびド
レイン電極の一方に接続された容量素子とを各々が含む
複数のメモリセルを行および列に配列して構成したメモ
リセルアレイと、前記スイッチングトランジスタのゲー
ト電極に接続され前記メモリセルを前記行ごとに選択す
るワード線と、前記スイッチングトランジスタのソース
電極およびドレイン電極の他方に接続され前記メモリセ
ルとの間で書込み／読出しデータの伝達を前記列ごとに
行うビット線と、電源端子から供給された電源電位のほ
ぼ１／２の中間電位を発生して前記容量素子の他方の電
極に供給すると共に前記ビット線のプリチャージ用とし
て出力する中間電位発生回路と、所定のタイミングで前
記ビット線を前記中間電位でプリチャージするプリチャ
ージ回路と、ドレイン電極が前記ビット線に接続されゲ
ート電極に基準中間電位を基板に所定の電位をそれぞれ
受ける第１のトランジスタとドレイン電極が前記第１の
トランジスタのソース電極にソース電極が接地電位点に
それぞれ接続されゲート電極に活性化制御信号を受け基
板に前記第１のトランジスタと同一の電位を受ける第２
のトランジスタとを含み前記ビット線の電位変化を増幅
するセンス増幅器と、前記電源端子への電源投入に伴い
この電源端子の電位が所定の電位に到達したのちインア
クティブレベルからアクティブレベルへと変化する電源
オン検知信号を発生する電源投入検知回路と、前記電源
オン検知信号のアクティブレベルおよびインアクティブ
レベルに応答して前記中間電位発生回路から前記プリチ
ャージ回路への前記中間電位の供給をそれぞれ継続およ
び停止する中間電位供給制御手段とを有し、前記中間電
位発生回路が、前記電源端子から供給された電源電位の
ほぼ１／２の中間電位を出力する中間電位生成部と、ソ
ース電極およびドレイン電極の一方が前記中間電位生成
部の中間電位出力端に他方が前記容量素子の他方の電 極
にそれぞれ接続された第４のトランジスタと、ソース電
極およびドレイン電極の一方が前記中間電位生成部の中
間電位出力端に他方が前記プリチャージ回路の中間電位
入力端にそれぞれ接続されゲート電極に電源オン検知信
号を受ける第５のトランジスタとで形成された中間電位
供給制御手段とを含むことを特徴とする半導体ダイナミ
ックＲＡＭ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223694A JP2874469B2 (ja) | 1991-08-26 | 1992-08-24 | 半導体ダイナミックｒａｍ装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21254691 | 1991-08-26 | ||
| JP3-212546 | 1991-08-26 | ||
| JP4223694A JP2874469B2 (ja) | 1991-08-26 | 1992-08-24 | 半導体ダイナミックｒａｍ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0644779A JPH0644779A (ja) | 1994-02-18 |
| JP2874469B2 true JP2874469B2 (ja) | 1999-03-24 |
Family
ID=26519295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4223694A Expired - Fee Related JP2874469B2 (ja) | 1991-08-26 | 1992-08-24 | 半導体ダイナミックｒａｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874469B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3992449B2 (ja) * | 2001-03-29 | 2007-10-17 | 富士通株式会社 | 半導体記憶装置 |
| JP2004022117A (ja) | 2002-06-19 | 2004-01-22 | Renesas Technology Corp | 半導体装置 |
| KR100762905B1 (ko) * | 2006-06-30 | 2007-10-08 | 주식회사 하이닉스반도체 | 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치 |
| JP5512226B2 (ja) | 2009-10-27 | 2014-06-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
-
1992
- 1992-08-24 JP JP4223694A patent/JP2874469B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0644779A (ja) | 1994-02-18 |
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