KR100232522B1 - 반도체장치의 소자격리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체장치의 소자격리막 형성방법에 관한 것으로서 반도체기판 상의 소정 부분을 제외한 부분에 마스크층을 형성하여 활성영역 및 소자분리영역을 한정하는 공정과, 상기 마스크층을 식각 마스크로 사용하여 상기 반도체기판의 노출된 소자분리영역을 건식식각하여 수직하는 측면을 갖는 제1트렌치를 형성하는 공정과, 상기 제1트렌치 및 마스크층 측면에 측벽을 형성하는 공정과, 상기 마스크층 및 측벽을 마스크로 사용하여 제1트렌치의 노출된 바닥면을 식각하여 제2트렌치를 형성하는 공정과, 제2트렌치의 표면에 열산화방법에 의해 확산방지막을 형성하는 공정과, 상기 마스크층을 제거하는 공정과, 상기 제1 및 제2트렌치를 흐름성이 좋은 절연물질로 채우고 에치 백하여 소자격리막을 형성하는 공정을 구비한다. 따라서, 트렌치를 흐름성이 좋은 절연물질을 1번의 증착 및 에치 백하여 채울 수 있으므로 공정이 간단해지고 표면의 평탄화가 용이하다.
Description
본 발명은 반도체장치의 소자격리막 형성방법에 관한 것으로서, 특히, 소자격리영역이 증가되지 않도록 하여 활성영역이 감소되는 것을 방지할 수 있는 소자격리막 형성방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
일반적으로 반도체장치는 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 격리하였다. LOCOS 방법은 활성영역을 한정하는 산화마스크인 질화막과 반도체기판의 열적 특성이 다르기 때문에 발생하는 스트레스를 해소하기 위하여 질화막과 반도체기판 사이에 박막의 패드산화막(pad oxide)을 형성하고 산화시켜 소자격리영역으로 이용되는 필드산화막을 형성한다. 상기에서 필드산화막은 반도체기판의 수직 방향으로 성장할 뿐만 아니라 산화체(Oxidant : O2)가 패드산화막을 따라 수평 방향으로도 확산되므로 질화막의 패턴 엣지(edage) 밑으로 성장되게 되는 특징을 갖는다.
이와같이 필드산화막이 활성 영역을 잠식하는 현상을 그 형상이 새의 부리 모양과 유사하여 버즈 비트(Bird′s Beak)이라 한다. 이러한 버드 비트의 길이는 필드산화막 두께의 1/2이나 된다. 그러므로, 활성 영역의 크기가 감소되는 것을 줄이기 위하여는 버즈 비크의 길이를 최소화 하여야 한다.
버즈 비크의 길이를 줄이기 위한 방법으로 필드산화막의 두께를 감소시키는 방식이 도입되었으나 16M DRAM급 이상에서 필드산화막의 두께를 감소시키면 배선과 반도체기판 사이의 정전 용량이 증가되어 신호전달 속도가 저하되는 문제가 발생된다. 또한, 소자의 게이트로 사용되는 배선에 의해 소자 사이의 격리영역에 형성되는 기생 트랜지스터의 문턱전압(Vt)이 저하되어 소자 사이의 격리특성이 저하되는 문제점이 있다.
따라서, 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법으로는 스트레스 완충용 패드산화막의 두께를 낮추고 반도체기판과 질화막 사이에 다결정실리콘층을 개입시킨 PBLOCOS(Poly Si Buffered LOCOS), 패드산화막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS), 그리고, 반도체기판 내에 필드산화막을 형성시키는 Recessed Oxide LOCOS 기술들이 있다.
그러나, 상기 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 롤(Design Rule)등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다.
따라서, 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 트렌치 소자분리(trench isolation) 기술이 개발되었다. BOX형 소자격리기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화막을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 매립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.
제1(a)도 내지 (d)도는 종래 기술에 따른 소자격리막 형성방법을 도시하는 공정도이다.
제1(a)도를 참조하면, 반도체기판(11) 상에 CVD 방법으로 질화실리콘을 증착하여 마스크층(13)을 형성한다. 그리고, 포토리쏘그래피(photolithography) 방법으로 반도체기판(11)이 노출되도록 마스크층(13)을 선택적으로 제거하여 소자격리영역과 활성영역을 한정한다. 마스크층(13)을 마스크로 사용하여 반도체기판(11)의 노출된 소자격리영역을 소정 깊이로 건식 식각하여 트렌치(15)를 형성한다.
제1(b)도를 참조하면, 마스크층(13)을 제거한다. 그리고, 트렌치(15) 내부를 포함하는 반도체기판(11)의 표면을 열산화하여 확산방지막으로 이용되는 확산방지막(17)을 형성하고, 이 확산방지막(17) 상에 질화실리콘을 증착하여 식각종료층(19)을 형성한다. 식각종료층(19) 상에 트렌치(15)를 채우도록 BPSG(Boro Phospo Silicate Glass) 등을 증착하고 리플로우(reflow) 시킨다. 그리고, BPSG 등을 식각 종료층(19)이 노출되도록 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 에치 백하여 트렌치(21)를 소정 깊이 채우는 제1필러(filler : 21)를 형성한다.
제1(c)도를 참조하면, 식각종료층(17) 및 제1필러(21) 상에 CVD 방법으로 산화 실리콘을 증착하여 트렌치(15)를 완전히 채우는 제2필러(23)를 형성한다. 그리고, 제2필러(23) 상에 BPSG 등을 증착하고 리플로우 시켜 펼탄화층(25)을 형성한다.
제1(d)도를 참조하면, 평탄화층(25) 및 제2필러(23)를 식각종료층(19)이 노출되도록 RIE 방법이나 화학-기계적연마(Chemical Mechanical Polishing : 이하, CMP라 칭함) 방법으로 제거한다. 이때, 평탄화층(25)은 완전히 제거되고 제2필러(23)에 의해 트렌치(15)가 완전히 채워진다. 상기에서 제1 및 제2필러(21)(23)은 소자격리막(27)이 된다. 그리고, 반도체기판(11)의 트렌치(15) 외부에 형성된 식각종료층(19) 및 확산방지막(17)을 제거한다.
그러나, 상술한 종래의 반도체장치의 소자격리막 형성방법은 트랜치를 채우기 위해 2번의 증착 및 에치 백 공정을 실시하여야 하므로 공정이 복잡해지는 문제점이 있었다. 또한, 제2필러와 평탄화층을 이루는 물질의 식각 속도가 서로 다르므로 소자격리막의 표면을 평탄화하기 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 공정이 간단한 반도체장치의 소자격리막 형성방법을 제공함에 있다.
본 발명의 다른 목적은 표면의 평탄화가 용이한 반도체장치의 소자격리막 형성방법을 제공함에 있다.
제1(a)도 내지 (d)도는 종래 기술에 따른 반도체장치의 소자격리막 형성방법을 도시하는 공정도.
제2(a)도 내지 (d)도는 본 발명의 일 실시예에 따른 반도체장치의 소자격리막 형성방법을 도시하는 공정도.
제3(a)도 및 (b)도는 본 발명의 다른 실시예에 따른 반도체장치의 소자격리막 형성방법을 도시하는 공정도.
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체기판 33 : 마스크층
35 : 제1트렌치 37 : 측벽
39 : 제2트렌치 41 : 소자격리막
43 : 확산방지막
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 소자격리막 형성방법은 반도체기판 상의 소정 부분을 제외한 부분에 마스크층을 형성하여 활성영역 및 소자분리영역을 한정하는 공정과, 상기 마스크층을 식각 마스크로 사용하여 상기 반도체기판의 노출된 소자분리영역을 건식식각하여 수직하는 측면을 갖는 제1트렌치를 형성하는 공정과, 상기 제1트렌치 및 마스크층 측면에 측벽을 형성하는 공정과, 상기 마스크층 및 측벽을 마스크로 사용하여 제1트렌치의 노출된 바닥면을 식각하여 제2트렌치를 형성하는 공정과, 제2트렌치의 표면에 열산화방법에 의해 확산방지막을 형성하는 공정과, 상기 마스크층을 제거하는 공정과, 상기 제1 및 제2트렌치를 흐름성이 좋은 절연물질로 채우고 에치 백하여 소자격리막을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제2(a)도 내지 (d)도는 본 발명의 일 실시예에 따른 소자격리막 형성방법을 도시하는 공정도이다.
제2(a)도를 참조하면, 반도체기판(31) 상에 CVD 방법으로 질화실리콘을 500~1500Å 정도의 두께로 증착하여 마스크층(33)을 형성한다. 마스크층(33)이 소정 부분을 반도체기판(31)이 노출되도록 포토리쏘그래피(photolithography) 방법으로 제거하여 소자격리영역과 활성영역을 한정한다. 그리고, 마스크층(33)을 마스크로 사용하여 반도체기판(31)의 노출된 소자격리영역을 500~1500Å 정도의 깊이로 건식 식각하여 수직 측면을 갖는 제1트렌치(35)를 형성한다.
제2(b)도를 참조하면, 제1트렌치(35) 및 마스크층(33)의 측면에 300~1000Å정도 두께의 측벽(37)을 형성한다. 상기에서 측벽(37)은 마스크층(23) 및 제1트렌치(35) 내부의 표면에 산화실리콘을 CVD 방법으로 증착한 후 RIE 방법 등으로 에치백하므로써 형성된다.
제2(c)도를 참조하면, 마스크층(33) 및 측벽(37)을 마스크로 사용하여 제1트렌치(35)의 노출된 바닥면을 재차 1000~2000Å 정도의 깊이로 건식식각하여 제2트렌치(39)를 형성한다. 그리고, 마스크층(33)을 습식식각하여 제거하여 반도체기판(31)을 노출시킨다.
제2(d)도를 참조하면, 반도체기판(31)상에 제1 및 제2트렌치(35)(39)를 채우도록 USG(Undoped Silicate Glass) 등의 흐름성이 좋고 불순물이 도핑되지 않은 절연물질을 증착하고 리플로우(reflow) 시킨다. 그리고, USG를 반도체기판(31)이 노출되도록 RIE 또는 CMP 등으로 방법으로 에치 백하여 소자격리막(41)을 형성한다. 상기에서, 소자격리막(41)을 형성할 때 제1 및 제2트렌치(35)(39)의상부가 측벽(37)에 의해 원호 상태를 이루므로 USG(Undoped Silicate Glass)가 제1 및 제2트렌치(35)(39)를 용이하게 채울 수 있으며 리플로우가 용이하도록 하여 보이드(void)가 생성되는 것을 방지한다. 또한, 소자격리막(41)은 USG만을 에치백하여 형성하므로 평탄화가 용이하다.
제3(a)도 및 (b)도는 본 발명의 다른 실시예에 따른 반도체장치의 소자격리막 형성방법을 도시하는 공정도이다. 본 발명의 다른 실시예에 따른 소자격리막 형성방법은 제3(a)도 전의 공정은 제2(a)도 내지 (c)공정과 동일하므로 동일한 부분은 동일한 참조 번호를 사용한다.
제3(a)도를 참조하면, 제2(c)도 공정 후에 반도체기판(31)과 제1 및 제2트렌치(35)(39)의 표면에 확산방지막(43)을 형성한다. 상기에서, 확산방지막(43)은 반도체기판(31)과 제1 및 제2트렌치(35)(39)의 표면을 100~200Å 정도로 두께로 열산화하므로써 형성된다.
제3(b)도를 참조하면, 확산방지막(43)상에 제1 및 제2트렌치(35)(39)를 채우도록 BPSG(Boro Phospo Silicate Glass), PSG(Phospo Silicate Glass), BSG(Boro Silicate Glass) 또는 USG(Undoped Silicate Glass) 등의 흐름성이 좋은 절연물질을 증착하고 리플로우(reflow) 시킨다. 이때, 증착되는 절연물질로 BPSG(Boro Phospo Silicate Glass), PSG(Phospo Silicate Glass) 또는 BSG(Boro Silicate Glass) 등과 같이 불순물이 도핑된 물질로 증착되는 경우 확산방지막(43)은 절연물질 내에 도핑된 불순물이 반도체기판(31)으로 확산되는 것을 방지한다. 그리고, 절연물질을 반도체기판(31)이 노출되도록 RIE 또는 CMP 등으로 방법으로 에치 백하여 소자격리막(41)을 형성한다.
상술한 바와 같이 본 발명에 따른 소자격리막 형성방법은 마스크층을 이용하여 제1트레치를 형성하고, 이 제1트렌치 내의 마스크층 측면에 측벽을 형성한 후 마스크층 및 측벽을 마스크로 사용하여 제1트렌치의 노출된 바닥면에 제2트렌치를 형성한다. 그리고, 마스크층을 제거하고 반도체기판 상에 제1 및 제2트렌치를 채우도록 BPSG, PSG, BSG 또는 USG 등의 흐름성이 좋은 절연물질을 증착하고 리플로우(reflow) 시킨 후 반도체기판이 노출되도록 RIE 또는 CMP 등으로 방법으로 제거하여 소자격리막을 형성한다.
따라서, 본 발명은 트랜치를 흐름성이 좋은 절연물질을 1번의 증착 및 에치 백하여 채울 수 있으므로 공정이 간단해지고 표면의 평탄화가 용이한 잇점이 있다.
Claims (6)
- 반도체기판 상의 소정 부분을 제외한 부분에 마스크층을 형성하여 활성영역 및 소자분리영역을 한정하는 공정과, 상기 마스크층을 식각 마스크로 사용하여 상기 반도체기판의 노출된 소자분리영역을 건식식각하여 수직하는 측면을 갖는 제1트렌치를 형성하는 공정과, 상기 제1트렌치 및 마스크층 측면에 측벽을 형성하는 공정과, 상기 마스크층 및 측벽을 마스크로 사용하여 제1트렌치의 노출된 바닥면을 식각하여 제2트렌치를 형성하는 공정과, 제2트렌치의 표면에 열산화방법에 의해 확산방지막을 형성하는 공정과, 상기 마스크층을 제거하는 공정과, 상기 제1 및 제2트렌치를 흐름성이 좋은 절연물질로 채우고 에치 백하여 소자격리막을 형성하는 공정을 구비하는 반도체장치의 소자격리막 형성방법.
- 청구항 1에 있어서 상기 제1트렌치를 500~1500Å의 깊이로 형성하는 반도체장치의 소자격리막 형성방법.
- 청구항 1에 있어서 상기 측벽을 300~1000Å의 두께로 형성하는 반도체장치의 소자격리막 형성방법.
- 청구항 1에 있어서 상기 제2트렌치를 1000~2000Å의 깊이로 형성하는 반도체장치의 소자격리막 형성방법.
- 청구항 1에 있어서 상기 확산방지막을 100~200Å의 두께로 형성하는 반도체장치의 소자격리막 형성방법.
- 청구항 1에 있어서 상기 소자격리막을 BPSG(Boro Phospo Silicate Glass), PSG(Phospo Silicate Glass), BSG(Boro Silicate Glass) 또는 USG(Undoped Silicate Glass)로 형성하는 반도체장치의 소자격리막 형성방법.
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| Publication Number | Publication Date |
|---|---|
| KR19980067734A KR19980067734A (ko) | 1998-10-15 |
| KR100232522B1 true KR100232522B1 (ko) | 1999-12-01 |
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Family Applications (1)
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| KR1019970003989A KR100232522B1 (ko) | 1997-02-11 | 1997-02-11 | 반도체장치의 소자격리막 형성방법 |
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|---|---|
| KR (1) | KR100232522B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111987116A (zh) * | 2020-08-28 | 2020-11-24 | 上海华力微电子有限公司 | 背照式图像传感器及其制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58131747A (ja) * | 1982-01-29 | 1983-08-05 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58132946A (ja) * | 1982-02-03 | 1983-08-08 | Toshiba Corp | 半導体装置の製造方法 |
-
1997
- 1997-02-11 KR KR1019970003989A patent/KR100232522B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58131747A (ja) * | 1982-01-29 | 1983-08-05 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58132946A (ja) * | 1982-02-03 | 1983-08-08 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111987116A (zh) * | 2020-08-28 | 2020-11-24 | 上海华力微电子有限公司 | 背照式图像传感器及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980067734A (ko) | 1998-10-15 |
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