KR100248690B1 - 반도체 장치 제조 공정 - Google Patents

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KR100248690B1
KR100248690B1 KR1019970021245A KR19970021245A KR100248690B1 KR 100248690 B1 KR100248690 B1 KR 100248690B1 KR 1019970021245 A KR1019970021245 A KR 1019970021245A KR 19970021245 A KR19970021245 A KR 19970021245A KR 100248690 B1 KR100248690 B1 KR 100248690B1
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마사오 쿠니토우
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

반도체 판독 전용 메모리 장치는 p 채널 전계 효과 트랜지스터(Qp2)의 p형 드레인 영역(14f)에서 네스트(nested)되어 포토레지스트 마스크(17a)의 제1개구와 레벨간(inter-level) 절연층을 관통하도록 상당히 작은 제1가속 에너지 하에서 레벨간 절연층(15a)의 제1접촉 홀을 통해 붕소의 제1이온 주입으로 형성된 p형 접촉 영역(18a)과 p형 웰로 형성되고 포토레지스트 마스크의 제 2 개구와 상기 감광성 수지 마스크가 2개의 이온 주입간에 공유되도록 p형 드레인 영역에서 인(phosphorous)주입을 정지시키도록 상당히 큰 제2가속 에너지 하에서 레벨간 절연층을 통해 형성된 메모리 트랜지스터의 채널 영역(18c)을 가진다.

Description

반도체 장치 제조 공정
본 발명은 반도체 장치의 제조 처리, 특히, 반도체 판독 전용 메모리 장치 제조 공정에 관한 것이다.
제1a도 내지 제1d도는 종래 기술의 반도체 판독 전용 메모리 장치의 제조 공정을 설명한다. 종래 기술의 처리는 p형 실리콘 기판(1)의 준비로 시작되고, 두꺼운 필드 산화물 층(2a)은 상기 실리콘 기판(1)의 주 표면상에서 성장한다. 상기 두꺼운 필드 산화물층(2a)은 p형 실리콘 기판(1)의 주 표면을 복수의 활성 영역으로 분할한다.
포토레지스트 이온 주입 마스크(도시하지 않음)는 p형 실리콘 기판(1)의 주면상에서 패턴 되고, 상기 주 면의 중앙 및 우측 영역은 포토레지스트 이온 주입 마스크로 덮여진다. 인과 같은 n형 불순물은 3 배의 좌측 영역으로 이온 주입된다. 제1이온 주입, 제2이온 주입 및 제3의 이온 주입은 700KeV 내지 1000KeV의 가속 에너지하에서는 5.0 ×102cm-2내지 1.0 × 1013cm-2의 주입량으로, 300KeV 내지 400KeV의 가속 에너지하에서는 1.0 - 5.0 × 1013cm-2의 주입량으로, 500KeV 내지 100KeV의 가속 에너지하에서는 1.0 - 5.0 × 1012cm-2의 주입량으로 실행되며, 인은 n형 웰(1a)에서 형성된다. 채널 도핑은 이온 주입을 통해 p형 전계 효과 트랜지스터에 대해 적당한 값으로 조절된다. 이온 주입후에, 포토레지스트 이온 주입 마스크를 벗긴다.
새로운 포토레지스트 이온 주입 마스크(도시하지 않음)는 주 표면에서 패턴되고, 좌측 영역은 포토레지스트 이온 주입 마스크로 덮여진다. 붕소와 같은 p형 불순물은 2배 주 면의 중앙 및 우측 영역으로 이온 주입된다. 제1이온 주입과 제2이온 주입은 150KeV 내지 200KeV의 가속 에너지하에서는 1.0 - 2.0 ×1013cm-2의 주입량으로, 30KeV 내지 50KeV의 가속 에너지하에서는 1.0 × 1012cm-2내지 1.0 × 1013cm-2의 주입량으로 실행되며 붕소는 n형 웰(1b)에서 형성한다. 채널 도핑은 n채널형 전계 효과 트랜지스터와 이온 주이을 통한 n 채널형 메모리 트랜지스터에 대해 적당한 값으로 조절된다. 이온 주입후에, 포토레지스트 마스크를 벗긴다.
상기 n형/p형 웰(1a/1b)의 노출된 영역은 얇은 실리콘 산화물층이 성장하도록 열적으로 산화되며, 상기 얇은 실리콘 산화물층은 게이트 산화물층(2b)으로서 부분적으로 제공된다.
폴리사이드 구조의 멀티 레벨 전도성층은 결과로서 생기는 반도체 구조의 전체 면 위에 형성되고, 두꺼운 필드 산화물층(2a) 및 얇은 게이트 산화물층(2b)상에서 연장된다. 상기 멀티 레벨 전도성층은 0.3 미크론의 두께를 가진다. 포토레지스트 에칭 마스크(도시하지 않음)는 멀티 레벨 전도성층상에서 패턴되고, 멀티 레벨 전도성층은 상기 게이트 산화물층(2b)상에 폴리사이드 게이트 전극(3a 3b 3c)를 형성하도록 선택적으로 떨어져 에칭된다.
포토레지스트 이온 주입 마스크(도시하지 않음)는 결과로서 생기는 반도체 구조상에서 패턴되고, 주 면은 포토레지스트 이온 주입 마스크로 선택적으로 덮힌다. 인과 같은 n형 불순물은 폴리사이드 게이트 전극(3b,3c)의 자기 정렬 방법으로 70KeV 내지 100KeV의 가속 에너지하에서 2.0×1015cm-2- 3.0×1015cm-2의 주입량으로 p형 웰(1b)과 n형 웰(1a)에 선택적으로 이온 주입된다. n형 소스 및 드레인 영역(4a/4b), n형 소스 및 드레인 영역(4c) 및 n형 불순물 영역(4d)은 p형 웰(1b)과 n형 웰(1a)에 형성된다. 이온 주입후, 포토레지스트 이온 주입 마스크를 벗긴다.
포토레지스트 이온 주입 마스크(도시하지 않음)는 상기 결과의 구조에 패턴되고, 주 면은 포토레지스트 이온 주입 마스크에 선택적으로 덮힌다. 붕소 플로오르와 같은 p형 불순물은 70KeV 내지 100KeV 의 가속 에너지하에서 5.0×1015cm-2내지 6.0×1015cm-2의 주입량으로 폴리사이드 게이트 전극(3a)의 자기 정렬 방법으로 n형 웰(1a)과 p형 웰(1b)로 선택적으로 이온 주입되고. n형 웰(1a)과 p형 웰(1b)에서 p형 소스 및 드레인 영역(4e) 및 (4f)와 p형 불순물 영역(4g)을 형성한다. 상기 결과의 반도체 구조는 30분동안 섭씨 900도 내지 1000 도의 질소 대기에서 존재한다.
상기 게이트 산화물층(2b), 폴리사이드 게이트 전극(3a) 및 p형 소스 및 드레인 영역(4e/4f)은 p 채널 증진형 전계 효과 트랜지스터 Qp1, 게이트 산화물층(2b), 폴리사이드 게이트 전극(3b) 및 n형 소소 및 드레인 영역(4a/4b)를 조합하여 형성되며, 전체적으로 n 채널 증진형 전계 효과 트랜지스터 Qn1 를 구성한다. 상기 게이트 산화물층(2b), 폴리사이드 게이트 전극(3c), n형 소스/드레인 영역(4c)은 일련의 n 채널형 메모리 트랜지스터 Mn1, Mn2, Mn3를 형성한다.
졀연 물질은 화학적 증기 증착을 사용함으로써 결과적 반도체 구조의 전체 면 위에 0.4 미크론 내지 0.5 미크론으로 증착되며, 인터-레벨 절연층(5)을 형성한다. 상기 인터-레벨 절연층(5)은 30분동안 섭씨 900 도 내지 1000 도에서 질소 대기에서 다시 유출된다.
포토레지스트 에칭 마스크(도시하지 않음)는 레벨간 절연층(5)에서 패턴된다. 상기 포토레지스트 에칭 마스크는 하이드로플로오르산으로 레벨간 절연층(5)을 노출시키며, 상기 레벨간 절연층(5)은 0.25 미크론 내지 0.3 미크론 깊이만큼 등방적으로 에칭된다. 다음에, 가스 부식액으로서 가스 혼합물 및 를 사용하므로서, 레벨간 절연층(5)은 접촉홀(5a)에 게이트 산화물층(2b)으로서 제공되는 실리콘 산화물층에 부분적으로 도달할때까지 더 에칭된다. 상기 과 에칭비는 대략 200 퍼센트이다. 따라서, 상기 접촉홀(5a)은 제1a도에 도시처럼 n형 불순물 영역(4d), p형 드레인 영역(4f), n형 드레인 영역(4b), n형 소스/드레인 영역(4c) 및 p형 불순물 영역(4g)위에 형성된다. 상기 포토레지스트 에칭 마스크(도시하지 않음)를 벗긴다. 인과 같은 n형 불순물은 접촉홀(5a)을 통해 n형 불순물 영역(4d), p형 드레인 영역(4f), n형 드레인 영역(4b), 70 내지 100KeV의 가속 에너지하에 제1b도에 도시된 바와 같이, 3.0×1014cm-2내지 5.0×1014cm-2의 주입량으로 n형 소스/드레인 영역(4c) 및 p형 불순물 영역(4g)으로 이온 주입된다. 상기 인은 과중하게 도프된 n형 드레인 영역(4b), n형 소스/드레인 영역(4c) 및 n형 불순물 영역(4d)에서 n형 접촉 영역(6a)을 형성한다.
이어서 포토레지스트 이온 주입 마스크(7a)는 레벨간 절연층(5)상에서 패턴되며, 상기 p형 드레인 영역(4f) 및 p형 불순물 영역(4g)은 상기 포토레지스트 에칭 마스크(7a)의 개구에 노출된다. 붕소는 30 내지 50KeV 의 가속 에너지하에서 3.0×1015cm-2내지 5.0×1015cm-2의 도즈에서 p형 드레인 영역(4f) 및 p형 불순물 영역(4g)에 이온 주입된다. 과중하게 도프된 p형 접촉 영역(6b)은 제1c도에 도시된 바와 같이 p형 드레인 영역(4f) 및 p형 불순물 영역(4g)에서 형성된다. 상기 포토레지스트 이온 주입 마스크(7a)는 벗겨진다.
이어서 데이터 비트는 메모리 트랜지스터 Mn1 내지 Mn3 에 선택적으로 기억된다. 포토레지스터이온 주입 마스크(7b)는 레벨간 절연층(5)상에 패턴되며, 메모리 트랜지스터 Mn2/Mn3 의 폴리사이드 게이트 전극(3c)위의 개구(7c)를 가진다. 인은 700KeV 내지 1000KeV 의 가속 에너지하에서 5.0×1013내지 7.0×1013cm-2의 도즈에서 상기 메모리 트랜지스터 Mn2/Mn3 의 채널 영역으로 이온 주입된다. 따라서, 메모리 트랜지스터 Mn2 및 Mn3 는 정상적인 온 형태로 변화되고, 다른 트랜지스터 Mn1 은 정상적인 오프 형태로 남아 있는다. 따라서, 상기 데이터 비트는 메모리 트렌지스터 Mn1 내지 Mn3 로 선택적으로 기록된다.
상기 종래 기술의 처리는 복잡성의 문제에 직면한다. 상기 n형 접촉 영역(6a), p형 접촉 영역(6b) 및 데이터 기록은 각각의 이온 주입을 필요로 하며, 상기 석판 인쇄술은 2 번 반복된다. 결과로서, 종래 기술의 처리는 복잡하게 되며, 긴 시간을 필요로 한다.
그러므로 본 발명의 중요한 목적은 반도체 장치를 제조하는 간단한 공정을 제공하는 것이다.
상기 목적을 이루기 위해, 본 발명의 처리는 간단한 감광성 마스크를 사용함으로서 접촉 영역의 형성과 데이터 기록을 연속적으로 실행한다.
본 발명에 따르면, 반도체 장치 제조 공정을 제공하며, a) 제1표면부에 형성된 제1전도성 형태의 제1불순물 영역과, 그로부터 제2표면부에 형성된 제1전도성 형태에 대응하는 제2전도성 형태의 제2불순물 영역과, 그로부터 제3의 표면부에 형성된 제2전도성 형태의 제3 불순물 영역과, 상기 제1 및 제2불순물 영역이 노출되는 제1 및 제2접촉홀을 가지며 제1 및 제2, 제3불순물영역에 덮혀 있는 절연층을 포함하는 반도체 기판을 준비하는 단계와, b) 상기 절연층상의 이온 주입을 형성하고 제2, 제3불순물 영역 위의 제1, 제2개구를 가지는 단계와, c) 제1개구 및 제2접촉홀을 통해, 상기 제2불순물 영역에 서 네스트된 제2전도성 형태의 제4불순물 영역을 형성하도록 제3불순물 영역에 도달하기 위한 제1불순물을 야기하여 제1가속 에너지하의 제2불순물 영역으로 제1도판트 홀을 주입하는 단계와, d) 제2개구 및 절연층을 통해, 제3불순물 영역에서 네스트된 제1전도성 형태의 제5불순물 영역을 형성하도록 제2불순물 영역에서 정지하기 위해 제2불순물을 야기하여 제2가속 에너지하의 제3불순물 영역으로 제2불순물을 주입하는 단계와, e) 이온 주입 마스크를 제거하는 단계와 f) 제1접촉홀을 통해, 제1불순물 영역에서 네스트된 제1전도성 형태의 제6불순물 영역을 형성하도록 제2불순물 형태에서 제1전도성 형태까지 제4불순물 영역을 변화시키기 위해 상당히 작은 도즈에서 제1불순물 영역으로 제3불순물을 주입하는 단계를 구비한다.
본 발명에 따른 특징 및 장점은 첨부된 도면을 참고로 하여 아래의 설명에서 더욱 명확하게 나타난다.
제1a도 내지 제1d도는 반도체 판독 전용 메모리 장치의 종래의 제조 공정을 도시하는 단면도.
제2a도 내지 제2d도는 반도체 판독 전용 메모리 장치의 제조 공정을 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
11a : n형 웰 11b : p형 웰
12a : 필드 산화물 층 13a, 13b, 13c : 폴리사이드 게이트 전극
제2a도 내지 제2d도는 본 발명을 실현하는 반도체 장치 제조 공정을 설명한다. 본 발명에 따른 처리는 p형 실리콘 기판(11)의 준비로 시작되고 두꺼운 필드 산화물층(12a)은 실리콘 기판(11)의 주 표면상에서 선택적으로 성장한다. 상기 두꺼운 필드 산화물층(12a)은 p형 실리콘 기판(11)의 주 표면을 복수의 활성 영역으로 분할한다.
포토레지스트 이온 주입 마스크(도시하지 않음)는 p형 실리콘 기판(11)의 주표면상에서 패턴 되고, 상기 주표면의 중앙 및 우측 영역은 포토레지스트 이온 주입 마스크로 덮힌다. 인과 같은 n형 불순물은 3 배의 좌측 영역으로 주입된다. 제1이온 주입, 제2, 제3의 이온 주입은 700 내지 1000KeV의 가속 에너지하에서 5×1012내지10×1013cm-2의 주입량, 300 내지 400KeV의 가속 에너지하에서는 1.0-5×1013cm-2의 주입량, 50 내지 100KeV 의 가속 에너지하에서는 1-5×1012cm-2의 주입량으로 실행되고, 인은 n형 웰(11a)을 형성한다. 채널 도핑 레벨은 이온 주입을 통해 p 채널형 전계 효과 트랜지스터에 대해 적당한 값으로 조절된다. 이온 주입후에, 포토레지스트 이온 주입 마스크를 벗긴다.
새로운 포토레지스트 이온 주입 마스크(도시하지 않음)는 주 표면에서 패턴되고, 좌측 영역은 포토레지스트 이온 주입 마스크로 덮힌다. 붕소와 같은 p형 불순물은 2배의 주 표면의 중앙 및 우측 영역으로 이온 주입된다. 상기 제1이온 주입과 제2이온 주입은 150 내지 200KeV 의 가속 에너지하에서는 1-2.0×1013cm-2의 주입량 30 내지 50KeV 의 가속 에너지하에서는 1×101cm-2내지1×1013cm-2의 주입량으로 실행되고, 붕소는 p형 웰(11b)을 형성한다. 채널 도핑 레벨은 이온 주입을 통해 n 채널 전계 효과 트랜지스터 및 n 채널 형 메모리 트랜지스터에 대해 적당한 값으로 조절된다. 이온 주입후에, 포토레지스트 이온 주입 마스크를 벗긴다.
n형/p형 웰(11a/11b)의 노출된 영역은 얇은 실리콘 산화물층을 성장하도록 열적으로 산화되고 얇은 실리콘 산화물층은 게이트 산화물층(12b)으로서 부분적으로 제공된다.
상기 폴리사이드 구조의 멀티 레벨 전도성 층은 결과의 반도체 구조 전 표면에 걸쳐 형성되며, 두꺼운 필드 산화물층(12a)과 얇은 게이트 산화물층(12b)에 연장된다. 상기 멀티 레벨 전도성 층은 0.3 미크론의 두께를 가진다. 포토레지스트 에칭 마스크(도시하지 않음)는 멀티 레벨 전도성층에 패턴되고, 멀티 레벨 전도성 층은 게이트 산화물층(12b)상에 폴리사이드 게이트 전극(13a, 13b, 13c)을 형성하도록 떨어져 선택적으로 에칭된다.
포토레지스트 이온 주입 마스크(도시하지 않음)는 결과의 반도체 구조상에 패턴되고, 주 표면은 포토레지스트 이온 주입 마스크로 선택적으로 덮힌다. 인과 같은 n형 불순물은 폴리사이드 게이트 전극(13b, 13c)과 함께 자기 정렬 방법으로 70 내지 100KeV 의 가속 에너지하에서 5×1015내지6×1015cm-2의 주입량으로 p형 웰(11b) 및 n형 웰(11a)으로 선택적으로 이온 주입된다. n형 소스 및 드레인 영역(14a/14b), n형 소스 및 드레인 영역(14c) 및 n형 불순물 영역(14d)은 p형 웰(11b)과 n형 웰(11a)에 형성된다. 이온 주입후에, 상기 포토레지스트 이온 주입 마스크를 벗긴다.
포토레지스트 이온 주입 마스크(도시하지 않음)는 결과의 구조상에 패턴되고, 주 표면은 포토레지스트 이온 주입 마스크로 선택적으로 덮힌다. 붕소 플로우르와 같은 p형 불순물은 70 내지 100KeV 의 가속 에너지하에서 3×1015내지5×1015cm-2의 주입량으로 폴리사이드 게이트 전극(13a)과 함께 장기 정렬 방법으로 n형 웰(11a) 및 p형 웰(11b)으로 선택적으로 이온 주입되고. n형 웰(11a)과 p형 웰(11b)에서 p형 소스 및 드레인 영역(14e, 14f)와 p형 불순물 영역(14g)을 형성된다. 상기 결과의 반도체 구조는 30분동안 섭씨 900 도 내지 1000 도의 질소 대기에 존재하고 상기 이온 주입된 불순물이 활성된다.
상기 게이트 산화물층(12b), 상기 폴리사이드 게이트 전극(13a) 및 p형 소스 및 드레인 영역(14e/14f)은 p 채널 증진형 전계 효과 트랜지스터 Qp11, 게이트 산화물층 (12b), 폴리사이드 게이트 전극(13b), n형 소소 및 드레인 영역(14a/14b)을 조합하여 형성되며, 전체적으로 n 채널 증진형 전계 효과 트랜지스터 Qn11 를 구성한다. 상기 게이트 산화물층(12b), 폴리사이드 게이트 전극(13c) 및 n형 소스/드레인 영역(14c)은 일련의 n 채널형 메모리 트랜지스터 Mn11, Mn12 및 Mn13 를 형성한다.
절연 물질은 화학적 증기 증착을 사용함으로써 결과의 반도체 구조의 전체 면상에 0.4 내지 0.5 미크론으로 증착되고, 레벨간 절연층(15a)을 형성한다. 상기 레벨간 절연층(15a)은 30분 동안 섭씨 900 도 내지 1000 도에서 질소 대기에서 다시 유출된다.
포토레지스트 에칭 마스크(도시하지 않음)는 레벨간 절연층(15a)상에서 패턴된다. 상기 포토레지스트 에칭 마스크는 하이드로플로우르산에 대해 레벨간 절연층 (15a)을 선택적으로 노출하고, 상기 레벨간 절연층(15a)은 0.25 내지 0.3 미크론의 깊이만큼 등방적으로 에칭된다. 다음에, 가스 부식물로서 가스 혼합물 CHF3및 O2를 사용함으로써, 상기 레벨간 절연층(15a)은 접촉홀(15b)에 게이트 산화물층(12b)으로서 부분적으로 제공되는 실리콘 산화물층에 도달할때까지 더 에칭된다. 상기 과 에칭 비는 대략 200 퍼센트이다. 따라서, 상기 접촉홀(15b)은 제2a도에 도시된 바와 같이, n형 불순물 영역(14d), p형 드레인 영역(14f), n형 드레인 영역(14b), n형 소스/드레인 영역(14c) 및 p형 불순물 영역(14g)위에 형성된다. 상기 포토레지스트 에칭 마스크(도시하지 않음)는 벗겨진다.
포토레지스트 이온 주입 마스크(도시하지 않음)는 사진 석판 기술을 사용함으로서 레벨간 절연층(15a)상에서 페턴되고, p형 드레인 영역(14f), p형 불순물 영역 (14g) 및 p형 불순물로 도프된 메모리 트렌지스터 Mn12 및 Mn13 의 채널 영역상에 개구를 가진다.
포토레지스트 이온 주입 마스크를 사용함으로서, 붕소와 같은 p형 불순물은 30 내지 50KeV 의 가속 에너지하에서 3×1015내지5×1015cm-2의 주입량으로 이온 주입되고 p형 드레인 영역(14f)과 p형 불순물 영역(14g)내에 p형 접촉 영역(18a)을 형성한다. 붕소가 메모리트랜지스터 Mn12/Mn13 위의 레벨간 절연층(15a)에 관통함으로서, 상기 가속 에너지하의 투과 범위는 0.1 미크론 정도로 이루어지며, 메모리 트랜지스터 Mn12 및 Mn13 의 채널 영역에 도달하지 않는다. 상기 레벨간 절연층(15a)의 표면부는 제2b도에 도시된 바와 같이 주로 붕소(18b)로 도프된다.
동일한 포토레지스트 이온 주입 마스크(17a)를 사용함으로서, 인과, 같은 n형 불순물은 800 내지 1000KeV 의 가속 에너지하에서 5×1013내지7×1013cm-2의 주입량으로 이온 주입된다. 상기 가속 에너지는 인이 메모리 트랜지스터 Mn12/Mn13 의 채널 영역에 도달하는데 충분히 크다. 800KeV 내지 1000KeV 의 투과 범위는 0.8 내지 1 미크론 정도이다. 결과적으로, 상기 메모리 트랜지스터 Mn12/Mn13 의 채널 영역은 인(18c)으로 도프되고, 데이터 비트들은 상기 메모리 트랜지스터 Mn12/Mn13 의 채널 영역을 제2c도에 도시된 n형으로 변화시키므로써 메모리 트랜지스터 Mn12/Mn13 에 기록된다. 그러므로, 상기 포토레지스터 이온 주입 마스크(17a)는 메모리 트랜지스터 Mn11 로부터 인을 억제하며, 데이터 비트들은 메모리 트랜지스터 Mn 내지 Mn13 로 선택적으로 기록된다. 상기 인(18a)은 p형 드레인 영역(14f) 및 p형 웰(11b)을 통해 n형 웰(11a) 및 p형 실리콘 기판(11)으로 관통한다. 그러므로, 상기 인들은 n형 웰 (11a) 및 p형 실리콘 기판(11)의 도판트 집중을 주로 변화시킨다. 상기 포토레지스트 디스크(17a)가 벗겨진다.
따라서, 투과 범위는 붕소와 인사이에서 변화되고, 포토레지스트 마스크(17a)는 데이터 기록용 이온 주입과 p형 접촉 영역(18a)용 이온 주입사이에서 공유된다. 이는 처리 순서를 간단하게 한다.
인과 같은 n형 불순물은 30 내지 50KeV의 가속 에너지하에서 3×1014내지5×1014cm-2의 주입량으로 접촉홀(15b)을 통해 이온 주입되고, 제2d도에 도시된 바와 같이, n형 불순물영역(14d), n형 드레인 영역(14b) 및 n형 소스 1드레인 영역(14c)에서 n형 접촉 영역(18e)을 형성한다. 인이 p형 불순물 영역(14g)과 p형 드레인 영역(14f)로 이온 주입되기 때문에, 인은 그곳에 이미 주입된 붕소보다 상당히 작고, 이들 영역(14g, 14f)의 전도성 형태를 변화시키지 않는다.
이 예에서, n형 불순물 영역/n형 드레인 영역/n형 소스/드레인 영역 (14d/14b/14c), p형 드레인 영역/p형 불순물 영역(14f/14g) 및 p형 웰(11b)은 제1, 제2, 제3불순물 영역으로서 제공되고, p형 접촉영역(18a), n형 채널 영역(18c) 및 n형 접촉 영역(18e)은 제4, 제5, 제6불순물 영역으로서 제공된다.
앞서 설명한 바로부터 알 수 있겠지만 가속 에너지는 p형 접촉 영역(18a)용 이온 주입과 데이터 기록용 이온 주입 사이에서 변화되고, 이런 이유로, 상기 포토레지스트 이온 주입 마스크(17a)는 2 개의 이온 주입 사이에서 공유된다. 2 개의 포토레지스트 이온 주입 마스크 7a/7b 가 종래 기술 처리용으로 요구될지라도, 본 발명에 따른 처리는 하나의 포토레지스트 이온 주입 마스크(17a)일때만 요구되고, 본 발명에 따른 처리는 종래 기술의 처리보다 더욱 적어진다.
본 발명의 특정 실시예가 도시되고 기술되었을지라도, 당업자가 본 발명의 사상과 범주를 이탈함이 없이 여러 변형 및 수정을 할 수 있음은 자명한 일이다.
예로, 제2d도에 도시된 이온 주입은 포토레지스트 이온 주입 마스크(17a)(제2b도를 보라)용 패턴 단계와 접촉홀(15b)의 형성(제2a도를 보라)간에서 실행된다.
더욱이 p-타입 접촉 영역(18a)을 위한 이온 주입이 데이터 기록을 위한 이온 주입 이후 실행될 수 있다.

Claims (6)

  1. a) 제1표면부에 형성된 제1전도성 형태(n-형)의 제1불순물 영역 (14d/14b/14c)과, 그로부터 제2표면부에 형성된 제1전도성 형태(p형)에 대향되는 제2전도성 형태의 제2불순물 영역(14f/14g)과, 그로부터 제3의 표면부에 형성된 제2전도성 형태의 제3불순물 영역(11b)과, 상기 제1, 제2, 제3불순물 영역으로 덮히고 상기 제1 및 제2불순물 영역이 노출되는 제1 및 제2접촉홀(15b)을 가지는 절연층(15a)을 포함하는 반도체 기판(11)을 준비하는 단계와, b) 상기 제2, 제3, 제1의 불순물 영역에서 네스트된 제4, 제5, 제6의 불순물 영역(18a; 18c; 18e)을 형성하는 단계를 구비하는 반도체 장치 제조공정에 있어서, 상기 단계 b)는 b-1) 상기 절연층상에 이온 주입 마스크(17a)를 형성하고 각각 제2, 제3불순물 영역 위에 제1 및 제2개구를 가지는 단계와, b-2) 상기 제1개구 및 제2접촉홀을 통해 상기 제2불순물 영역에서 네스트된 제2전도성 형태의 제4불순물 영역(18a)을 형성하도록 상당히 작은 가속 에너지하에서 제1불순물이 제3불순물 영역에 도달하도록 상기 제1불순물을 제2불순물 영역에 주입하는 단계와, b-3) 상기 제2개구와 절연층을 통해 상기 제3불순물 영역에서 네스트된 제1전도성 형태의 제5불순물 영역(18c)을 형성하도록 상당히 큰 제2가속 에너지하에서 제2불순물이 제2불순물 영역에서 정지되도록 상기 제2불순물을 제3불순물 영역에 주입하는 단계와, b-4) 상기 이온 주입 마스크를 제거하는 단계와, b-5) 상기 제1접촉홀을 통해 제1불순물 영역에서 네스트된 제1전도성 형태의 제6불순물 영역(18e)을 형성하도록 상기 제2전도성 형태에서 제1전도성 형태까지 제4의 불순물 영역을 변화시키도록 매우 작은 주입량으로 제3불순물을 제1불순물 영역으로 주입하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 공정.
  2. 제항에 있어서, 상기 단계 b-5)는 단계 a)와 단계 b-1)사이에서 실행되는 것을 특징으로 하는 반도체 장치 제조 공정.
  3. 제1항에 있어서, 상기 단계 b-3)은 단계 b-2)전에 실행되는 것을 특징으로 하는 반도체 장치 제조 공정.
  4. 제1항에 있어서, 상기 제1불순물 영역은 n형 웰의 n형 접촉 영역, 제1전계 효과 트랜지스터용 n형 소스 및 드레인 영역, 메모리 트랜지스터용 n형 소스 및 드레인 영역중 적어도 하나이며, 상기 제2불순물 영역은 제2전계 효과 트랜지스터의 p형 소스 및 드레인 영역과 p형 웰의 p형 접촉 영역중 적어도 하나이며, 상기 제3불순물 영역은 상기 메모리 트랜지스터의 p형 채널 영역인 것을 특징으로 하는 반도체 장치 제조공정.
  5. 제4항에 있어서, 상기 메모리 트랜지스터는 채널 전도성 형태로 데이터 비트를 기억하는 판독 전용 메모리 셀(Mn11/Mn12/Mn13)을 제공하는 것을 특징으로 하는 반도체 장치 제조 공정.
  6. 제4항에 있어서, 상기 제1불순물, 제2불순물 및 제3불순물은 붕소, 인, 인인 것을 특징으로 하는 반도체 장치 제조 공정.
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