KR100361513B1 - 반도체장치의 이중 웰 및 그 격리방법 - Google Patents

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Abstract

본 발명은 반도체장치의 이중 웰 및 그 격리방법에 관한 것으로서, 특히, 각각 다른 도전형의 소자를 제조하기 위한 이중 웰을 형성한 다음 이들의 격리를 트렌치형 소자격리막을 형성하고 그 하단에 별도의 산화막 또는 질화막으로 절연막을 추가로 형성하여 서로 다른 도전형의 졍션 사이의 격리특성을 강화하고 래치-업 현상을 방지하여 트랜지스터 등의 소자동작특성의 신뢰성을 개선하도록 한 반도체장치의 격리특성강화 이중 웰 및 그 격리방법에 관한 것이다. 본 발명에 따른 반도체장치의 이중 웰은 반도체 기판의 활성영역에 서로 인접하여 형성된 제 1 도전형 웰 및 제 2 도전형 웰과, 소정 깊이와 폭을 가지며 상기 제 1 도전형 웰과 상기 제 2 도전형 웰의 경계부에 상기 기판의 표면으로부터 형성된 상부 절연막과, 상기 상부 절연막에서 연장되어 상기 경계부의 하단 끝까지 형성된 하부 절연막을 포함하여 이루어진다. 본 발명에 따른 반도체장치의 이중 웰 격리방법은 반도체 기판의 활성영역에 인접하여 형성된 제 1 도전형 웰과 제 2 도전형 웰의 경계부의 상부 소정 부분을 소정 깊이와 폭을 갖도록 제거하여 트렌치를 형성하고 상기 경계부의 나머지를 잔류시키는 단계와, 잔류한 상기 경계부에 하부 절연막을 형성하는 단계와, 상기 트렌치를 절연물질로 매립하여 상부 절연막을 형성하는 단계를 포함하여 이루어진다.

Description

반도체장치의 이중 웰 및 그 격리방법{Twin wells in semiconductor devices and isolation method thereof}
본 발명은 반도체장치의 이중 웰 및 그 격리방법에 관한 것으로서, 특히, 각각 다른 도전형의 소자를 제조하기 위한 이중 웰을 형성한 다음 이들의 격리를 트렌치형 소자격리막을 형성하고 그 하단에 별도의 산화막 또는 질화막으로 절연막을 추가로 형성하여 서로 다른 도전형의 졍션 사이의 격리특성을 강화하고 래치-업 현상을 방지하여 트랜지스터 등의 소자동작특성의 신뢰성을 개선하도록 한 반도체장치의 격리특성강화 이중 웰 및 그 격리방법에 관한 것이다.
일반적으로 CMOS 소자등의 반도체장치를 형성하기 위하여 각각 다른 도전형의 웰을 형성하여 소자를 제조하게 된다.
그러나, 반도체소자의 크기가 더욱 미세해짐에 따라 단위 트랜지스터의 크기도 작아지므로 소자격리막을 사이에 둔 CMOS 구조의 n 웰과 p 웰 사이의 격리특성이 더욱 중요한 문제가 된다.
최근의 기술 동향에 따르면, 소자가 형성되는 웰의 졍션 깊이는 깊어지고 그 폭은 점점 좁아지는 경향이다. 따라서, 웰간의 거리 감소는 채널길이가 짧은 트랜지스터의 래치-업을 야기하고 이러한 현상은 트랜지스터의 신뢰성을 저하시킨다.
이와 같은 서로 다른 도전형의 웰들을 형성하기 위하여 복수의 포토마스크공정으로 각각 다른 도전형의 이온주입을 반도체기판에 실시하게 된다. 예를 들면, 제 1 포토마스킹 공정으로 제 1 이온주입 마스크를 형성한 다음 n형 이온주입으로 이온주입 마스크로 보호되지 않는 부위의 반도체기판 소정 부위에 n형 웰을 형성하고, 제 1 이온주입 마스크를 제거한 다음 제 2 포토마스킹 공정으로 제 2 이온주입 마스크를 형성한 다음 p형 이온주입을 반도체기판에 실시하여 p형 웰을 형성하게 된다.
도 1은 종래 기술에 따라 형성된 반도체장치의 이중 웰 단면도이다.
도 1을 참조하면, 반도체기판인 실리콘기판(10)에 p 웰(11)과 n 웰(12)이 서로 접합을 이루며 형성되어 있다. 이러한 p 웰(11)은 PMOS 영역(P1)에 속하고 n 웰(12)은 NMOS 영역(N1)에 속한다.
이러한 pn 접합부를 중심으로 소정 깊이와 폭을 갖는 트렌치형 소자격리막(13)이 p 웰(11)과 n 웰(12) 사이의 기판(10) 부위에 형성되어 있다.
p 웰(11)에는 게이트절연막(140), 게이트(150), n형 불순물로 도핑된 소스/드레인(170)으로 이루어진 NMOS 트랜지스터가 형성되어 있고, n 웰(12)에는 게이트절연막(141), 게이트(151), n형 불순물로 도핑된 소스/드레인(171)으로 이루어진 PMOS 트랜지스터가 형성되어 있다.
이러한 구조의 CMOS 소자가 형성되는 구조에 있어서, p 웰(11)과 n 웰(12)의 격리를 위하여 PGI(profile grooved isolation) 방법으로 접합 경계부에 산화막으로 이루어진 소자격리막(13)이 형성되어 있다.
또한, 도시되지는 않았지만, 더욱 깊어진 p 웰(11)과 n 웰(12)의 pn 접합부의 격리특성을 강화하기 위하여 이온주입 공정을 추가한다.
그러나, 이와 같은 종래 기술에 따라 형성된 구조에서는 NMOS 트랜지스터의 소스(170)에 인가되는 Vss 전압과 p 웰(11)에 인가되는 Vdd 전압사이에 저저항 경로(low resistance path)가 형성되어 과도전류가 흐르게 된다. 따라서, 회로 동작을 일시 정지시키거나 소자가 파괴되는 래치-업 현상이 발생하는 문제점이 있다.
따라서, 본 발명의 목적은 각각 다른 도전형의 소자를 제조하기 위한 이중 웰을 형성한 다음 이들의 격리를 트렌치형 소자격리막을 형성하고 그 하단에 별도의 산화막 또는 질화막으로 절연막을 추가로 형성하여 서로 다른 도전형의 정션 사이의 격리특성을 강화하고 래치-업 현상을 방지하여 트랜지스터 등의 소자동작특성의 신뢰성을 개선하도록 한 반도체장치의 격리특성강화 이중 웰 및 그 격리방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 이중 웰은 반도체 기판의 활성영역에 서로 인접하여 형성된 제 1 도전형 웰 및 제 2 도전형 웰과, 소정 깊이와 폭을 가지며 상기 제 1 도전형 웰과 상기 제 2 도전형 웰의 경계부에 상기 기판의 표면으로부터 형성된 상부 절연막과, 상기 상부 절연막에서 연장되어 상기 경계부의 하단 끝까지 형성된 하부 절연막을 포함하여 이루어진다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 이중 웰 격리방법은 반도체 기판의 활성영역에 인접하여 형성된 제 1 도전형 웰과 제 2 도전형 웰의 경계부의 상부 소정 부분을 소정 깊이와 폭을 갖도록 제거하여 트렌치를 형성하고 상기 경계부의 나머지를 잔류시키는 단계와, 잔류한 상기 경계부에 하부 절연막을 형성하는 단계와, 상기 트렌치를 절연물질로 매립하여 상부 절연막을 형성하는 단계를 포함하여 이루어진다.
도 1은 종래 기술에 따라 형성된 반도체장치의 이중 웰 단면도
도 2는 본 발명에 따라 형성된 반도체장치의 이중 웰 단면도
도 3a 내지 도 3c는 본 발명에 따른 반도체장치의 이중 웰 격리방법을 도시한 공정단면도
본 발명에서는 격리특성이 강화되어 래치-업 등을 방지할 수 있는 반도체장치의 이중 웰을 이웃한 p 웰과 n 웰의 접합부를 제거하기 위하여 접합 부위에 질소 또는 산소 이온주입으로 산화막을 형성한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 따라 형성된 반도체장치의 이중 웰 단면도이다.
도 2를 참조하면, 반도체기판인 실리콘기판(20)에 p 웰(21)과 n 웰(22)이 소정의 절연막들(231,230)에 의하여 서로 격리되어 있다. 이러한 p 웰(21)은 PMOS 영역 (P2)에 속하고 n 웰(22)은 NMOS 영역(N2)에 속한다.
이러한 p 웰(21)과 n 웰(22)의 경계부위에는 소정 깊이와 폭을 갖는 트렌치형 소자격리막(231)이 형성되어 있고, 또한, 소자격리막(231)의 저부에 추가절연막(230)이형성되어 있다.
즉, 이러한 구조의 CMOS 소자가 형성되는 구조에 있어서, p 웰(21)과 n 웰(22)의 격리를 위하여 PGI(profile grooved isolation) 방법으로 접합 경계부에 산화막으로 이루어진 소자격리막(231)이 형성되어 있다.
이때, 추가절연막(230)은 질소와 산소 이온주입과 이온주입된 산소 및 질소를 실리콘과 반응시켜 산화막 및 질화막으로 형성하며, 이온주입된 질소는 산소의 측면확산을 방지하고 웰의 도핑 프로파일을 일정하게 유지시키는 역할을 한다. 만약 도핑 프로파일이 왜곡되면 웰의 접합부에서 누설전류가 발생하여 소자의 특성을 저하시키게 된다.
p 웰(21)에는 게이트절연막(240), 게이트(250), n형 불순물로 도핑된 소스/드레인(270)으로 이루어진 NMOS 트랜지스터가 형성되어 있고, n 웰(22)에는 게이트절연막(241), 게이트(251), n형 불순물로 도핑된 소스/드레인(271)으로 이루어진 PMOS 트랜지스터가 형성되어 있다.
따라서, 본 발명에 따른 구조에서는 pn 접합부를 이용하는 웰격리방법 대신 pn 졍션 경계부에 추가절연막(230)을 형성하므로서 래치-업 특성을 최소화하여 소자의 고집적화에 기여한다.
도 3a 내지 도 3c는 본 발명에 따른 반도체장치의 이중 웰 격리방법을 도시한 공정단면도이다.
도 3a를 참조하면, 활성영역과 소자격리영역이 정의된 제 1 도전형 실리콘 기판인 p형의 반도체기판(30)의 활성영역에 소정의 이온주입 및 열공정으로 p 웰(31)과 n웰(32)을 형성한다.
그리고, p 웰(31)과 n 웰(32)의 접합부(JNC) 상부를 노출시키는 마스크층(도시안함)을 형성한다. 이때, 마스크층은 포토레지스트와 상기 부위를 노출시키기 위한 노광마스크를 이용한 노광 및 현상으로 형성한다.
그 다음, 마스크층으로 보호되지 않는 p 웰(31)과 n 웰(32)의 상부를 소정 깊이와 폭으로 제거하여 트렌치를 형성한다. 이때, p 웰(31)과 n 웰(32)의 경계부 하부는 여전히 pn 접합부(JNC)가 존재한다.
그리고, 트렌치 저부 하단에 잔류한 pn 접합부(JNC) 상부 표면을 노출시키는 개구부(W)를 갖는 이온주입 마스크층(33)을 형성한다. 이때, 이온주입 마스크층(33)은 포토레지스트를 이용하는 사진공정으로 형성하거나, 별도의 희생층을 형성한 후 포토리쏘그래피로 희생층의 소정부위를 제거하여 상기 개구부(W)를 형성할 수 있다.
도 3b를 참조하면, 개구부(W)를 통하여 기판의 노출된 pn 접합부에 추가절연막 형성용 이온주입을 실시하여 추가절연막 형성용 이온매몰층(34)을 형성한다. 이때, 이온주입은 산소와 질소를 주입하며 Rp(range of projection)값을 변화시키면서 노출부위의 기판에 적정량을 갖도록 농도를 정한다.
산소 이온주입을 실시하는 이유는 후속 공정에서 열처리를 실시하여 웰의 실리콘과 산소를 반응시켜 산화막을 형성하기 위해서이고, 함께 주입된 질소이온은 산소의 측면 확산을 방지하고 웰의 도핑 프로파일을 일정하게 유지하기 위해서이다. 만약, 웰의 도핑 프로파일이 왜곡되면 웰 정션에서 누설전류가 발생하기 때문이다.
도 3c를 참조하면, 이온주입 마스크를 제거하여 트렌치(T)를 포함하는 p 웰(31)과n 웰(32)의 표면을 노출시킨다.
그리고, 추가절연막 형성용 이온매몰층에 주입된 산소이온과 질소이온을 활성화시켜 산화막과 질화막으로 이루어진 추가절연막(340)을 형성한다. 따라서, 본 발명의 실시예에서는, 종래 기술에서 서로 다른 도전형의 웰간의 pn 접합부에 의한 웰 격리 대신, 산화막과 질화막을 형성하여 웰 사이의 격리를 상부는 소자격리막으로 격리하고 하부는 추가절연막(340)으로 소자격리를 확보한다.
그 다음, 트렌치(T) 내부 표면이 완전히 노출된 기판(30) 상에 산화막 등으로 절연막을 증착한 후, 기판 표면이 노출되도록 평탄화공정을 실시하여 소자격리막(도시안함)을 형성하여, p 웰(31)과 n 웰(32)의 소자격리를 소자격리막과 그 하부에 형성된 추가절연막(340)으로 이중 웰의 격리를 더욱 강화한다.
따라서, 본 발명의 반도체 장치의 이중 웰 및 그 격리방법에 의하면, pn 접합부에 소자격리막을 형성하고, 그 하부 즉, pn 정션부에 절연막을 형성하므로 웰 격리 특성 강화시키므로 종래에 비해 래치-업 현상을 개선시킬 수 있는 효과가 있습니다.따라서, 소자의 신뢰성을 향상시킬 수 있다.또한, 웰 격리 특성이 강화되므로 소자의 집적도를 향상시킬 수 있다.

Claims (5)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 제 1 도전형 웰과 제 2 도전형 웰이 형성된 기판에 있어서,
    상기 제 1 도전형 웰과 제 2 도전형 웰의 경계면을 소정깊이와 폭을 갖도록 제거하여 트랜치을 형성하는 단계와;
    상기 결과물 상부에 상기 트랜치내의 경계면이 소정부분 노출되도록 개구부를 갖는 이온주입 마스크를 형성하는 단계와;
    상기 개구부를 통해 상기 경계면에 산소이온과 질소이온을 주입하여 이온매몰층을 형성하는 단계와;
    상기 이온매몰층을 활성화시켜 하부 절연막을 형성하는 단계와;
    상기 이온주입 마스크를 제거한 후, 상기 트랜치에 절연물질을 매립하여 상부 절연막을 형성하는 단계를 포함하여 이루어진 것이 특징인 반도체장치의 이중 웰 격리방법.
  5. 삭제
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* Cited by examiner, † Cited by third party
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