JPH0290684A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH0290684A JPH0290684A JP63242902A JP24290288A JPH0290684A JP H0290684 A JPH0290684 A JP H0290684A JP 63242902 A JP63242902 A JP 63242902A JP 24290288 A JP24290288 A JP 24290288A JP H0290684 A JPH0290684 A JP H0290684A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000009792 diffusion process Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 11
- 239000002131 composite material Substances 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 238000002844 melting Methods 0.000 claims description 2
- 230000008018 melting Effects 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 abstract description 4
- 230000009191 jumping Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、不揮発性半導体メモリに係り、特に二層電極
構造を有する紫外線消去型再書込み可能な読出し専用メ
モリ（以下、Ｅ ＰＲＯＭと略記する）におけるメモリ
セルトランジスタの構造に関する。
構造を有する紫外線消去型再書込み可能な読出し専用メ
モリ（以下、Ｅ ＰＲＯＭと略記する）におけるメモリ
セルトランジスタの構造に関する。
（従来の技術）
従来の二層ポリシリコン電極構造を有するＥＦＲＯＭに
おけるメモリセルトランジスタの構造を第２図（ａ）乃
至（ｃ）に示している。即ち、２０はＰ型半導体基板、
２１は第１ゲート絶縁膜、２２は第１ゲート電極（ポリ
シリコンからなる浮遊ゲート電極）、２３は第２ゲート
絶縁膜、２４は第２ゲート電極（ポリシリコンからなる
制御ゲート電極）、２５はドレイン領域あるいはソース
領域用の高濃度のＮ＋不純物拡散層領域、２６は層間絶
縁膜、２７は金属配線（通常はアルミニウム配線） ２
７′は金属配線２７と拡散層領域２５とのコンタクト部
である。
おけるメモリセルトランジスタの構造を第２図（ａ）乃
至（ｃ）に示している。即ち、２０はＰ型半導体基板、
２１は第１ゲート絶縁膜、２２は第１ゲート電極（ポリ
シリコンからなる浮遊ゲート電極）、２３は第２ゲート
絶縁膜、２４は第２ゲート電極（ポリシリコンからなる
制御ゲート電極）、２５はドレイン領域あるいはソース
領域用の高濃度のＮ＋不純物拡散層領域、２６は層間絶
縁膜、２７は金属配線（通常はアルミニウム配線） ２
７′は金属配線２７と拡散層領域２５とのコンタクト部
である。
上記メモリセルトランジスタに対する情報の書込みは、
ドレインと制御ゲート電極２４に高電圧を印加してアバ
ランシェ・ブレークダウンを起こさせ、電子を浮遊ゲー
ト電極２２に注入する。このメモリセルのソース領域・
ドレイン領域間の導通、非導通の制御は制御ゲート電極
２４に電圧を印加して行うが、その時のトランジスタの
閾値電圧は浮遊ゲート電極２２の電子の蓄積状況によっ
て大きく異なる。Ｎチャネル素子の場合、電子が浮遊ゲ
ート電極２２に注入されていなければ閾値電圧は低く、
電子が浮遊ゲート電極２２に注入されて荷電状態にあれ
ば閾値電圧は高い。そこで、データの“１”０“を浮遊
ゲート電極２２の電荷の有無に対応させ、制御ゲート電
極２４に一定電圧を印加した時のコンダクタンスの差と
して認識することが可能になる。
ドレインと制御ゲート電極２４に高電圧を印加してアバ
ランシェ・ブレークダウンを起こさせ、電子を浮遊ゲー
ト電極２２に注入する。このメモリセルのソース領域・
ドレイン領域間の導通、非導通の制御は制御ゲート電極
２４に電圧を印加して行うが、その時のトランジスタの
閾値電圧は浮遊ゲート電極２２の電子の蓄積状況によっ
て大きく異なる。Ｎチャネル素子の場合、電子が浮遊ゲ
ート電極２２に注入されていなければ閾値電圧は低く、
電子が浮遊ゲート電極２２に注入されて荷電状態にあれ
ば閾値電圧は高い。そこで、データの“１”０“を浮遊
ゲート電極２２の電荷の有無に対応させ、制御ゲート電
極２４に一定電圧を印加した時のコンダクタンスの差と
して認識することが可能になる。
一方、情報の消去は、ＥＦＲＯＭに紫外線２８を照射し
て浮遊ゲート電極２２に蓄積されている電子にエネルギ
を与え、第１ゲート絶縁膜２１および第２ゲート絶縁膜
２３の障壁を飛び越えさせて、基板２０の拡散層領域２
５および制御ゲート電極２４へ放出させることにより行
う。この場合、従来のＥＦＲＯＭでは、浮遊ゲート絶縁
膜２２と拡散層領域２５とが接近している領域は、金属
配線２７により覆われていることから照射された紫外線
２８が入り難いので、電子の大半は第２ゲート絶縁膜２
３の障壁を飛び越えて制御ゲート電極２４へ放出される
。
て浮遊ゲート電極２２に蓄積されている電子にエネルギ
を与え、第１ゲート絶縁膜２１および第２ゲート絶縁膜
２３の障壁を飛び越えさせて、基板２０の拡散層領域２
５および制御ゲート電極２４へ放出させることにより行
う。この場合、従来のＥＦＲＯＭでは、浮遊ゲート絶縁
膜２２と拡散層領域２５とが接近している領域は、金属
配線２７により覆われていることから照射された紫外線
２８が入り難いので、電子の大半は第２ゲート絶縁膜２
３の障壁を飛び越えて制御ゲート電極２４へ放出される
。
ところで、第２ゲート絶縁膜２３としては、ポリシリコ
ン熱酸化膜が用いられていたが、このポリシリコン熱酸
化膜ではメモリの大容二化に伴って必要となる絶縁膜の
薄膜化に際して耐圧が十分に得られないので、最近では
、例えばシリコン熱酸化膜／シリコン窒化膜／シリコン
熱酸化膜が三層に積層されてなる三層絶縁膜等の複合膜
が用いられるようになってきた。
ン熱酸化膜が用いられていたが、このポリシリコン熱酸
化膜ではメモリの大容二化に伴って必要となる絶縁膜の
薄膜化に際して耐圧が十分に得られないので、最近では
、例えばシリコン熱酸化膜／シリコン窒化膜／シリコン
熱酸化膜が三層に積層されてなる三層絶縁膜等の複合膜
が用いられるようになってきた。
しかし、第２ゲート絶縁膜２３として複合膜を用いると
、前記情報の消去に際して、前記したように電子の放出
の大半を受は持つ浮遊ゲート電極２２から制御ゲート電
極２４への経路で電子が通過し難くなるので、消去速度
が低下してしまう。
、前記情報の消去に際して、前記したように電子の放出
の大半を受は持つ浮遊ゲート電極２２から制御ゲート電
極２４への経路で電子が通過し難くなるので、消去速度
が低下してしまう。
（発明が解決しようとする課題）
本発明は、上記したように二層電極構造を有するメモリ
セルトランジスタの浮遊ゲート電極や制御ゲート電極間
の絶縁膜として耐圧性の良い複合膜が用いられると、情
報の消去に際して消去速度が低下してしまうという問題
点を解決すべくなされたもので、浮遊ゲート電極・制御
ゲート電極間の絶縁膜として耐圧性の良い複合膜が用い
られた場合でも、情報の消去に際して消去速度が改善さ
れる不揮発性半導体メモリを提供することを目的とする
。
セルトランジスタの浮遊ゲート電極や制御ゲート電極間
の絶縁膜として耐圧性の良い複合膜が用いられると、情
報の消去に際して消去速度が低下してしまうという問題
点を解決すべくなされたもので、浮遊ゲート電極・制御
ゲート電極間の絶縁膜として耐圧性の良い複合膜が用い
られた場合でも、情報の消去に際して消去速度が改善さ
れる不揮発性半導体メモリを提供することを目的とする
。
［発明の構成］
（課題を解決するための手段）
本発明は、二層電極構造を有する紫外線消去型再書込み
可能な不揮発性半導体メモリにおいて、メモリセルトラ
ンジスタにおける浮遊ゲート電極と半導体基板の拡散層
領域とが接近している領域の少なくとも一部が上方の金
属配線層により覆われていないことを特徴とする。
可能な不揮発性半導体メモリにおいて、メモリセルトラ
ンジスタにおける浮遊ゲート電極と半導体基板の拡散層
領域とが接近している領域の少なくとも一部が上方の金
属配線層により覆われていないことを特徴とする。
（作用）
情報の消去に際して照射された紫外線が、浮遊ゲート電
極と半導体基板の拡散層領域とが接近している領域の少
なくとも一部に直接に入るようになり、浮遊ゲート電極
・拡散層領域間のゲート絶縁膜の障壁を飛び越えて拡散
層領域側へ放出される電子の数が増えるので、消去速度
が改善される。従って、浮遊ゲート電極・制御ゲート電
極間の絶縁膜として耐圧性の良い複合膜が用いられた場
合でも、情報の消去に際して消去速度の低下が抑制され
る。
極と半導体基板の拡散層領域とが接近している領域の少
なくとも一部に直接に入るようになり、浮遊ゲート電極
・拡散層領域間のゲート絶縁膜の障壁を飛び越えて拡散
層領域側へ放出される電子の数が増えるので、消去速度
が改善される。従って、浮遊ゲート電極・制御ゲート電
極間の絶縁膜として耐圧性の良い複合膜が用いられた場
合でも、情報の消去に際して消去速度の低下が抑制され
る。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（ａ）乃至（Ｃ）は、二層ポリシリコン電極構造
を有するＥＦＲＯＭにおけるメモリセルトランジスタの
構造を示している。即ち、１はＰ型半導体基板、２は半
導体基板１の表面上に選択的に形成された素子分離領域
、３は素子領域の表面上の一部に形成された第１ゲート
絶縁膜、４は上記第１ゲート絶縁膜３上に形成された第
１ゲート電極（ポリシリコンからなる浮遊ゲート電極）
、５は第１ゲートｍ極４上に形成された第２ゲート絶縁
膜、６は第２ゲート絶縁膜５上に形成された第２ゲート
電極（ポリシリコンからなる制御ゲート電極であり、ワ
ード線の一部である）、７は素子領域の表面の一部（第
１ゲート絶縁膜３下の両側部分）に形成されたドレイン
領域あるいはソース領域用の高濃度のＮ＋不純物拡散層
領域、８は半導体基板１上に形成された層間絶縁膜、９
は層間絶縁膜８上にパターニング形成された金属配線（
通常はアルミニウム配線）であり、層間絶縁膜８に形成
されたコンタクトホールを介してドレイン領域あるいは
ソース領域７に接続（コンタクト部を９′で表わす）さ
れており、ビット線である。
を有するＥＦＲＯＭにおけるメモリセルトランジスタの
構造を示している。即ち、１はＰ型半導体基板、２は半
導体基板１の表面上に選択的に形成された素子分離領域
、３は素子領域の表面上の一部に形成された第１ゲート
絶縁膜、４は上記第１ゲート絶縁膜３上に形成された第
１ゲート電極（ポリシリコンからなる浮遊ゲート電極）
、５は第１ゲートｍ極４上に形成された第２ゲート絶縁
膜、６は第２ゲート絶縁膜５上に形成された第２ゲート
電極（ポリシリコンからなる制御ゲート電極であり、ワ
ード線の一部である）、７は素子領域の表面の一部（第
１ゲート絶縁膜３下の両側部分）に形成されたドレイン
領域あるいはソース領域用の高濃度のＮ＋不純物拡散層
領域、８は半導体基板１上に形成された層間絶縁膜、９
は層間絶縁膜８上にパターニング形成された金属配線（
通常はアルミニウム配線）であり、層間絶縁膜８に形成
されたコンタクトホールを介してドレイン領域あるいは
ソース領域７に接続（コンタクト部を９′で表わす）さ
れており、ビット線である。
この場合、金属配！！１９は、浮遊ゲート電極４と半導
体基板１の拡散層領域７とが接近している領域の少なく
とも一部１０を覆わないように位置をずらして設けられ
ている。
体基板１の拡散層領域７とが接近している領域の少なく
とも一部１０を覆わないように位置をずらして設けられ
ている。
なお、第２ゲート絶縁膜５としては、ポリシリコン熱酸
化膜、あるいは、メモリの大容量化に伴って必要となる
絶縁膜の薄膜化に際して耐圧が十分に得られる複合膜が
用いられる。この複合膜は、シリコン熱酸化膜と堆積膜
とが積層されたものであり、上記堆積膜はシリコン窒化
膜あるいは高融点金属酸化膜が用いられる。また、上記
複合膜は、例えばシリコン熱酸化膜／シリコン窒化膜／
シリコン熱酸化膜が三層に積層されてなる三層絶縁膜で
もよく、要するに、少なくとも一層のシリコン熱酸化膜
を含むものであればよい。
化膜、あるいは、メモリの大容量化に伴って必要となる
絶縁膜の薄膜化に際して耐圧が十分に得られる複合膜が
用いられる。この複合膜は、シリコン熱酸化膜と堆積膜
とが積層されたものであり、上記堆積膜はシリコン窒化
膜あるいは高融点金属酸化膜が用いられる。また、上記
複合膜は、例えばシリコン熱酸化膜／シリコン窒化膜／
シリコン熱酸化膜が三層に積層されてなる三層絶縁膜で
もよく、要するに、少なくとも一層のシリコン熱酸化膜
を含むものであればよい。
上記メモリセルトランジスタに対する情報の書込みは、
前述した従来の方法と同様である。また、情報の消去も
、前述した従来の方法と同様であるが、情報の消去に際
して照射された紫外線２８が、浮遊ゲート電極４と半導
体基板１の拡散層領域７とが接近している領域の少なく
とも一部１０に直接に入るようになり、浮遊ゲート電極
４・拡散層領域７間のゲート絶縁膜３の障壁を飛び越え
て拡散層領域７側へ放出される電子の数が増えるので、
消去速度が改善される。
前述した従来の方法と同様である。また、情報の消去も
、前述した従来の方法と同様であるが、情報の消去に際
して照射された紫外線２８が、浮遊ゲート電極４と半導
体基板１の拡散層領域７とが接近している領域の少なく
とも一部１０に直接に入るようになり、浮遊ゲート電極
４・拡散層領域７間のゲート絶縁膜３の障壁を飛び越え
て拡散層領域７側へ放出される電子の数が増えるので、
消去速度が改善される。
従って、浮遊ゲート電極４・制御ゲート電極６間の絶縁
膜５として耐圧性の良い複合膜、あるいは、前記ポリシ
リコン熱酸化膜よりも光電流を通し難い絶縁膜が用いら
れた場合、情報の消去に際して電子の放出の大半を受は
持つ浮遊ゲート電極４から制御ゲート電極６への経路で
電子が通過し難くなるとしても、上記したように浮遊ゲ
ート電極４から拡散層領域７への経路で放出される電子
の数が増えるので、消去速度の低下が最少限に抑制され
る。
膜５として耐圧性の良い複合膜、あるいは、前記ポリシ
リコン熱酸化膜よりも光電流を通し難い絶縁膜が用いら
れた場合、情報の消去に際して電子の放出の大半を受は
持つ浮遊ゲート電極４から制御ゲート電極６への経路で
電子が通過し難くなるとしても、上記したように浮遊ゲ
ート電極４から拡散層領域７への経路で放出される電子
の数が増えるので、消去速度の低下が最少限に抑制され
る。
なお、制御ゲート電極６は、シリサイドとポリシリコン
との積層構造であってもよい。また、メモリセルトラン
ジスタは、ライト・ドープド・ドレイン（ＬＤＤ）構造
であってもよい。
との積層構造であってもよい。また、メモリセルトラン
ジスタは、ライト・ドープド・ドレイン（ＬＤＤ）構造
であってもよい。
［発明の効果］
上述したように本発明の不揮発性半導体メモリによれば
、メモリセルトランジスタの浮遊ゲート電極・制御ゲー
ト電極間の絶縁膜として耐圧性の良い複合膜、あるいは
、ポリシリコン熱酸化膜よりも光電流を通し難い絶縁膜
が用いられた場合でも、情報の消去に際して消去速度が
改善されるので、大容量のＥＰＲＯＭに適用して極めて
有効である。
、メモリセルトランジスタの浮遊ゲート電極・制御ゲー
ト電極間の絶縁膜として耐圧性の良い複合膜、あるいは
、ポリシリコン熱酸化膜よりも光電流を通し難い絶縁膜
が用いられた場合でも、情報の消去に際して消去速度が
改善されるので、大容量のＥＰＲＯＭに適用して極めて
有効である。
第１図（ａ）は本発明の不揮発性半導体メモリにおける
メモリセルトランジスタの一実施例を示す平面パターン
図、第１図（ｂ）は同図（ａ）のＢ−Ｂ線に沿う断面図
、第１図（ｃ）は同図（ａ）のＣ−Ｃ線に沿う断面図、
第２図（ａ）は従来の不揮発性半導体メモリにおけるメ
モリセルトランジスタを示す平面パターン図、第２図（
ｂ）は同図（ａ）のＢ−Ｂ線に沿う断面図、第２図（Ｃ
）は同図（’ａ）のＣ−Ｃ線に沿う断面図である。 １・・・Ｐ型半導体基板、２・・・素子分離領域、３・
・・第１ゲート絶縁膜、４・・・第１ゲート電極（浮遊
ゲート電極） ５・・・ＴＳ２ゲート絶縁膜、６・・・
第２ゲート電極（制御ゲート電極）、７・・・ドレイン
領域あるいはソース領域用の高濃度のＮ＋ 不純物領域、 ８・・・層間絶縁膜、 ９・・・金属配線 （通常はアルミニウム配線） ０・・・浮遊ゲー ト 電極と拡散層領域との接近領域の一部。
メモリセルトランジスタの一実施例を示す平面パターン
図、第１図（ｂ）は同図（ａ）のＢ−Ｂ線に沿う断面図
、第１図（ｃ）は同図（ａ）のＣ−Ｃ線に沿う断面図、
第２図（ａ）は従来の不揮発性半導体メモリにおけるメ
モリセルトランジスタを示す平面パターン図、第２図（
ｂ）は同図（ａ）のＢ−Ｂ線に沿う断面図、第２図（Ｃ
）は同図（’ａ）のＣ−Ｃ線に沿う断面図である。 １・・・Ｐ型半導体基板、２・・・素子分離領域、３・
・・第１ゲート絶縁膜、４・・・第１ゲート電極（浮遊
ゲート電極） ５・・・ＴＳ２ゲート絶縁膜、６・・・
第２ゲート電極（制御ゲート電極）、７・・・ドレイン
領域あるいはソース領域用の高濃度のＮ＋ 不純物領域、 ８・・・層間絶縁膜、 ９・・・金属配線 （通常はアルミニウム配線） ０・・・浮遊ゲー ト 電極と拡散層領域との接近領域の一部。
Claims (4)
- （１）二層電極構造を有する紫外線消去型再書込み可能
な不揮発性半導体メモリにおいて、メモリセルトランジ
スタにおける浮遊ゲート電極と半導体基板の拡散層領域
とが接近している領域の少なくとも一部が上方の金属配
線層により覆われていないことを特徴とする不揮発性半
導体メモリ。 - （２）前記メモリセルトランジスタの二層電極間の絶縁
膜はシリコン熱酸化膜と堆積膜とが積層された複合膜で
あることを特徴とする請求項１記載の不揮発性半導体メ
モリ。 - （３）前記堆積膜はシリコン窒化膜であることを特徴と
する請求項２記載の不揮発性半導体メモリ。 - （４）前記堆積膜は高融点金属酸化膜であることを特徴
とする請求項２記載の不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242902A JPH0290684A (ja) | 1988-09-28 | 1988-09-28 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242902A JPH0290684A (ja) | 1988-09-28 | 1988-09-28 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290684A true JPH0290684A (ja) | 1990-03-30 |
Family
ID=17095917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242902A Pending JPH0290684A (ja) | 1988-09-28 | 1988-09-28 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290684A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04314366A (ja) * | 1991-04-12 | 1992-11-05 | Nec Yamagata Ltd | 半導体集積回路装置 |
| US6400608B1 (en) * | 2001-04-25 | 2002-06-04 | Advanced Micro Devices, Inc. | Accurate verify apparatus and method for NOR flash memory cells in the presence of high column leakage |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60233861A (ja) * | 1984-05-04 | 1985-11-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS61127177A (ja) * | 1984-11-27 | 1986-06-14 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS61212068A (ja) * | 1985-03-16 | 1986-09-20 | Sony Corp | 半導体装置 |
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-
1988
- 1988-09-28 JP JP63242902A patent/JPH0290684A/ja active Pending
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