JPH0258238A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH0258238A JPH0258238A JP20990788A JP20990788A JPH0258238A JP H0258238 A JPH0258238 A JP H0258238A JP 20990788 A JP20990788 A JP 20990788A JP 20990788 A JP20990788 A JP 20990788A JP H0258238 A JPH0258238 A JP H0258238A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- layer
- insulating films
- semiconductor substrate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 10
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 10
- 238000000206 photolithography Methods 0.000 claims abstract description 10
- 238000005468 ion implantation Methods 0.000 claims abstract description 8
- 150000002500 ions Chemical class 0.000 claims abstract description 7
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 6
- 230000001681 protective effect Effects 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims description 32
- 239000002344 surface layer Substances 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に間し、特に
デュアルゲート絶縁型の電界効果トランジスタの製造方
法に関する。
デュアルゲート絶縁型の電界効果トランジスタの製造方
法に関する。
デュアルゲート絶縁型の電界効果トランジスタにおいて
、しきい値の設定が重要である。
、しきい値の設定が重要である。
第２図（ａ）〜（ｆ）は従来の電界効果トランジスタの
製造方法の一例を説明するための工程順に示した半導体
チップの断面図である。
製造方法の一例を説明するための工程順に示した半導体
チップの断面図である。
まず、第２図（ａ）に示すように、ｐ型シリコン基板１
の上に厚さ約８０ｎｍのシリコン酸化膜２及び厚さ約１
５０ｎｍのシリコン窒化膜３積層体を成長させる。
の上に厚さ約８０ｎｍのシリコン酸化膜２及び厚さ約１
５０ｎｍのシリコン窒化膜３積層体を成長させる。
次に第２図（ｂ）に示すように、第１ゲート領域及び第
２ゲート領域以外のシリコン窒化Ｍ３及びシリコン酸化
［２を除去し、露出させたｐ型シリコン基板１の表面の
下層にｎ型拡散層５を形成する。
２ゲート領域以外のシリコン窒化Ｍ３及びシリコン酸化
［２を除去し、露出させたｐ型シリコン基板１の表面の
下層にｎ型拡散層５を形成する。
次に第２図（Ｃ）に示すように、第１ゲート領域及び第
２ゲート領域のシリコン窒化膜３を残したまま熱酸化し
シリコン酸化膜２．を形成する。
２ゲート領域のシリコン窒化膜３を残したまま熱酸化し
シリコン酸化膜２．を形成する。
次に第２図（ｄ）に示すように、シリコン窒化膜３を除
去する。
去する。
次に第２図（ｅ）に示すように、ホトリソグラフィ技術
により第２ゲート領域以外のシリコン酸化膜２，２．の
表面を対イオン注入性保護膜としてホトレジスト層６．
で覆い、Ｅ＝３０ｋｅＶ、φ＝Ｉ Ｘ １０ ”ｃｍ−
２のボロンイオン注入Ｂを行い、ｐ＋不純物層８．を形
成する。
により第２ゲート領域以外のシリコン酸化膜２，２．の
表面を対イオン注入性保護膜としてホトレジスト層６．
で覆い、Ｅ＝３０ｋｅＶ、φ＝Ｉ Ｘ １０ ”ｃｍ−
２のボロンイオン注入Ｂを行い、ｐ＋不純物層８．を形
成する。
さらに、第２図（ｆ）に示すように、第１ゲート領域以
外をホトレジスト層６ｂで覆い、同様にリンイオン注入
ｐを行ないｐ−不純物層８ｂを形成した。
外をホトレジスト層６ｂで覆い、同様にリンイオン注入
ｐを行ないｐ−不純物層８ｂを形成した。
第１図及び第２ゲートのしきい値は、ρ−不純物層８ｂ
及びｐ４不純物層８．の表面濃度に対して異った値に設
定される。
及びｐ４不純物層８．の表面濃度に対して異った値に設
定される。
上述した従来の電界効果トランジスタの製造方法は、二
つの異るしきい値を設定するために第１ゲートのしきい
値制御工程と、第２ゲートのしきい値制御工程とにそれ
ぞれ独立したホトリソグラフィ工程を要するので、工程
が長く複雑であるという欠点があった。
つの異るしきい値を設定するために第１ゲートのしきい
値制御工程と、第２ゲートのしきい値制御工程とにそれ
ぞれ独立したホトリソグラフィ工程を要するので、工程
が長く複雑であるという欠点があった。
本発明の目的は、ホトリソグラフィ工程の簡単な電界効
果トランジスタの製造方法を提供することにある。
果トランジスタの製造方法を提供することにある。
本発明の電界効果トランジスタの製造方法は、（Ａ）
一導電型の半導体基板の一主面に第１及び第２の絶縁
膜の積層体を形成する工程、 （Ｂ） 前記積層体の表面がらイオンを注入して、前
記一導電型の半導体基板の表面下層に一導電型の高又は
低濃度不純物層を形成する工程、 （Ｃ） ホトリソグラフィ技術により第１及び第２の
ゲート形成領域を除いて前記一導電型の半導体基板の表
面を露出し、該半導体基板の表面下層に前記高又は低濃
度不純物層よりも深く逆導電型の散層を形成する工程、 （Ｄ＞ 前記半導体基板の露出表面に前記第１の絶縁
膜と同一の絶縁膜を形成し、前記第２の絶縁膜を除去す
る工程、 （Ｅ） 前記半導体チップの表面を耐イオン注入性保
護膜で覆い、ホトリソグラフィ技術により前記第１また
は第２のゲート形成領域に対応する開口部を設けて前記
−導電型の高又は低濃度不純物層と異る濃度の不純物層
を形成する工程、 を含んで構成されている。
一導電型の半導体基板の一主面に第１及び第２の絶縁
膜の積層体を形成する工程、 （Ｂ） 前記積層体の表面がらイオンを注入して、前
記一導電型の半導体基板の表面下層に一導電型の高又は
低濃度不純物層を形成する工程、 （Ｃ） ホトリソグラフィ技術により第１及び第２の
ゲート形成領域を除いて前記一導電型の半導体基板の表
面を露出し、該半導体基板の表面下層に前記高又は低濃
度不純物層よりも深く逆導電型の散層を形成する工程、 （Ｄ＞ 前記半導体基板の露出表面に前記第１の絶縁
膜と同一の絶縁膜を形成し、前記第２の絶縁膜を除去す
る工程、 （Ｅ） 前記半導体チップの表面を耐イオン注入性保
護膜で覆い、ホトリソグラフィ技術により前記第１また
は第２のゲート形成領域に対応する開口部を設けて前記
−導電型の高又は低濃度不純物層と異る濃度の不純物層
を形成する工程、 を含んで構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
第１図（ａ）に示すように、従来と同一工程でρ型シリ
コン基板１の表面に厚さ８０ｎｍのシリコン酸化Ｈ２と
厚さ１５０ｎｍのシリコン窒化膜３の積層体を形成した
後、第１ゲートのしきい値を設定する目的で、Ｅ ＝
３０ ｋｅＶ、φ＝１×１０”Ｃ１１−２のボロンイオ
ン注入Ｂを行い、ｐ型シリコン基板１の表面下にｐ＋型
不純物層４を形成する。
コン基板１の表面に厚さ８０ｎｍのシリコン酸化Ｈ２と
厚さ１５０ｎｍのシリコン窒化膜３の積層体を形成した
後、第１ゲートのしきい値を設定する目的で、Ｅ ＝
３０ ｋｅＶ、φ＝１×１０”Ｃ１１−２のボロンイオ
ン注入Ｂを行い、ｐ型シリコン基板１の表面下にｐ＋型
不純物層４を形成する。
次に従来と同様に第１図（ｂ）に示すように、第１及び
第２ゲート領域以外の積層体を除去してｐ型シリコン基
板１を露出して表面下層にｐ＋型不純物層を打消して深
くｎ型拡散層５を形成する。
第２ゲート領域以外の積層体を除去してｐ型シリコン基
板１を露出して表面下層にｐ＋型不純物層を打消して深
くｎ型拡散層５を形成する。
次に従来と同様に第１図（ｃ）及び（ｄ）に示すように
、熱酸化してシリコン酸化膜２３を形成した後、シリコ
ン窒化膜３を除去する。
、熱酸化してシリコン酸化膜２３を形成した後、シリコ
ン窒化膜３を除去する。
次に、第１図（ｅ）に示すように、従来と同様にシリコ
ン酸化Ｊｌｉ２，２．の表面をホトレジスト層６で覆い
ホトリソグラフィ技術により第２のゲート領域に対応し
て開孔部９を設けて、Ｅ３０ ｋｅＶ 、φ＝ Ｉ Ｘ
１０ ”ｃｓ−２のボロンイオン注入を行いｐ＋中型
不純物層７を形成する。
ン酸化Ｊｌｉ２，２．の表面をホトレジスト層６で覆い
ホトリソグラフィ技術により第２のゲート領域に対応し
て開孔部９を設けて、Ｅ３０ ｋｅＶ 、φ＝ Ｉ Ｘ
１０ ”ｃｓ−２のボロンイオン注入を行いｐ＋中型
不純物層７を形成する。
従って、対イオン注入性保護膜としてのホトレジスト層
６の形成工程が一度で、第１及び第２のゲートのしきい
値は、ｐ＋不純物層４及びｐ＋不純物層７の表面濃度に
対応して異った値に設定される。
６の形成工程が一度で、第１及び第２のゲートのしきい
値は、ｐ＋不純物層４及びｐ＋不純物層７の表面濃度に
対応して異った値に設定される。
本実施例では、第１のゲート領域に２１型不純物層４．
第２のゲート領域にｐ＋士型不純物屑７を形成したが、
ホトレジスト層６の開孔部を第１のゲート領域に対応し
てもよい。
第２のゲート領域にｐ＋士型不純物屑７を形成したが、
ホトレジスト層６の開孔部を第１のゲート領域に対応し
てもよい。
また、第１図（ａ）のイオンにリン、（ｅ）にボロンを
用いてもよい。
用いてもよい。
以上説明したように本発明は、第１導電型半導体基板上
に第１絶縁膜を成長させ、さらにその上に第２絶縁膜を
成長させた後、半導体チップ表面から第１ゲートあるい
は第２ゲートのしきい値の制御を目的とするイオン注入
を行なうことにより、第１ゲート又は第２ゲートのしき
い値制御に要するホトリングラフイエ程が１回ですみ、
製造工程の簡単化ができる効果がある。
に第１絶縁膜を成長させ、さらにその上に第２絶縁膜を
成長させた後、半導体チップ表面から第１ゲートあるい
は第２ゲートのしきい値の制御を目的とするイオン注入
を行なうことにより、第１ゲート又は第２ゲートのしき
い値制御に要するホトリングラフイエ程が１回ですみ、
製造工程の簡単化ができる効果がある。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｆ）は従来の電界効果トランジスタの製造方法の
一例を説明するための工程順に示した半導体チップの断
面図である。 ｌ・・・ｐ型シリコン基板、２，２．・・・シリコン酸
化膜、３・・・シリコン窒化膜、４・・・ｐ＋型不純物
層、５・・・ｎ型拡散層、６・・・ホトレジスト層、７
・・・ｐ＋＋型不純物層、９・・・第２のゲート開孔部
、Ｂ・・・ボロンイオン注入。 番 ↓ ３ ：／リコ：／９ピ預之代理人
弁理士 内 原 晋 牛 ｌ 図 第 図 ５リコ：／窒化わ（ 第 図
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｆ）は従来の電界効果トランジスタの製造方法の
一例を説明するための工程順に示した半導体チップの断
面図である。 ｌ・・・ｐ型シリコン基板、２，２．・・・シリコン酸
化膜、３・・・シリコン窒化膜、４・・・ｐ＋型不純物
層、５・・・ｎ型拡散層、６・・・ホトレジスト層、７
・・・ｐ＋＋型不純物層、９・・・第２のゲート開孔部
、Ｂ・・・ボロンイオン注入。 番 ↓ ３ ：／リコ：／９ピ預之代理人
弁理士 内 原 晋 牛 ｌ 図 第 図 ５リコ：／窒化わ（ 第 図
Claims (1)
- 【特許請求の範囲】 （Ａ）一導電型の半導体基板の一主面に第１び第２の絶
縁膜の積層体を形成する工 程、 （Ｂ）前記積層体の表面からイオンを注入して、前記一
導電型の半導体基板の表面下 層に一導電型の高又は低濃度不純物層を 形成する工程、 （Ｃ）ホトリソグラフィ技術により第１及び第２のゲー
ト形成領域を除いて前記一導 電型の半導体基板の表面を露出し、該半 導体基板の表面下層に前記高又は低濃度 不純物層よりも深く逆導電型の散層を形 成する工程、 （Ｄ）前記半導体基板の露出表面に前記第１の絶縁膜と
同一の絶縁膜を形成し、前記 第２の絶縁膜を除去する工程、 （Ｅ）前記半導体チップの表面を耐イオン注入性保護膜
で覆い、ホトリソグラフィ技 術により前記第１または第２のゲート形 成領域に対応する開口部を設けて前記一 導電型の高又は低濃度不純物層と異る濃 度の不純物層を形成する工程、 を含むことを特徴とする電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20990788A JPH0258238A (ja) | 1988-08-23 | 1988-08-23 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20990788A JPH0258238A (ja) | 1988-08-23 | 1988-08-23 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258238A true JPH0258238A (ja) | 1990-02-27 |
Family
ID=16580628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20990788A Pending JPH0258238A (ja) | 1988-08-23 | 1988-08-23 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258238A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004253541A (ja) * | 2003-02-19 | 2004-09-09 | Ricoh Co Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567479A (en) * | 1979-06-29 | 1981-01-26 | Toshiba Corp | Field-effect type semiconductor device |
| JPS62199065A (ja) * | 1986-02-27 | 1987-09-02 | Nec Corp | 半導体装置およびその製造方法 |
-
1988
- 1988-08-23 JP JP20990788A patent/JPH0258238A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567479A (en) * | 1979-06-29 | 1981-01-26 | Toshiba Corp | Field-effect type semiconductor device |
| JPS62199065A (ja) * | 1986-02-27 | 1987-09-02 | Nec Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004253541A (ja) * | 2003-02-19 | 2004-09-09 | Ricoh Co Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62174966A (ja) | 半導体装置の製造方法 | |
| JPH07183393A (ja) | 半導体装置の製造方法 | |
| JPH01140761A (ja) | 半導体装置 | |
| JPH08274268A (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JPS61242064A (ja) | 相補型半導体装置の製造方法 | |
| JPH0258238A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0272661A (ja) | 半導体装置の製造方法 | |
| JPS6050063B2 (ja) | 相補型ｍｏｓ半導体装置及びその製造方法 | |
| JP3051445B2 (ja) | 半導体薄膜トランジスタおよびその製造方法 | |
| JPH03262154A (ja) | ＢｉＣＭＯＳ型半導体集積回路の製造方法 | |
| JPS6244862B2 (ja) | ||
| JPH0212960A (ja) | 半導体装置の製造方法 | |
| JPH09223747A (ja) | 半導体装置の製造方法 | |
| JPS62188359A (ja) | 相補型ｍｏｓ半導体装置の製造方法 | |
| JPS6142171A (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JPH039558A (ja) | Ｃｍｏｓ型半導体装置の製造方法 | |
| JP2820284B2 (ja) | 半導体装置の製造方法 | |
| JPH02305437A (ja) | 半導体装置の製造方法 | |
| JPH02189965A (ja) | 半導体装置の製造方法 | |
| JPH03257846A (ja) | 半導体装置の製造方法 | |
| JPH03262155A (ja) | 半導体装置の製造方法 | |
| JPS6284548A (ja) | 相補型ｍｏｓ半導体装置の製造方法 | |
| JPS59124767A (ja) | 半導体・集積回路装置の製造方法 | |
| JPH0418752A (ja) | 半導体装置の製造方法 | |
| JP2002313943A (ja) | 半導体装置およびその製造方法 |