JPH08148564A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08148564A JPH08148564A JP28775494A JP28775494A JPH08148564A JP H08148564 A JPH08148564 A JP H08148564A JP 28775494 A JP28775494 A JP 28775494A JP 28775494 A JP28775494 A JP 28775494A JP H08148564 A JPH08148564 A JP H08148564A
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- Japan
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- interlayer film
- forming
- semiconductor substrate
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 層間膜に接続孔を形成する場合に、接続孔の
開口時に半導体基板に加わるダメージを低減でき、か
つ、ＬＯＣＯＳのバーズビークの保護も可能であって、
信頼性の高い半導体装置を得ることができる半導体装置
の製造方法を提供する。 【構成】 半導体基板１０上に層間膜３を形成し、エッ
チングにより該層間膜に上層配線層とのコンタクトをと
る接続孔２を形成する工程を備える半導体装置の製造方
法において、半導体基板上にエッチングストッパ層４
を形成し、その上に層間膜を形成する。半導体基板上
に窒化シリコン層４を形成し、その上に酸化シリコンに
より層間膜を形成する。
開口時に半導体基板に加わるダメージを低減でき、か
つ、ＬＯＣＯＳのバーズビークの保護も可能であって、
信頼性の高い半導体装置を得ることができる半導体装置
の製造方法を提供する。 【構成】 半導体基板１０上に層間膜３を形成し、エッ
チングにより該層間膜に上層配線層とのコンタクトをと
る接続孔２を形成する工程を備える半導体装置の製造方
法において、半導体基板上にエッチングストッパ層４
を形成し、その上に層間膜を形成する。半導体基板上
に窒化シリコン層４を形成し、その上に酸化シリコンに
より層間膜を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。特に、半導体基板上に層間膜を形成し、エッ
チングにより該層間膜に上層配線層と半導体基板の拡散
層や半導体基板上の電極とのコンタクトをとる接続孔を
形成する工程を備える半導体装置の製造方法に関するも
のである。
に関する。特に、半導体基板上に層間膜を形成し、エッ
チングにより該層間膜に上層配線層と半導体基板の拡散
層や半導体基板上の電極とのコンタクトをとる接続孔を
形成する工程を備える半導体装置の製造方法に関するも
のである。
【０００２】
【従来の技術及びその問題点】従来より、半導体基板上
に層間膜を形成し、エッチングにより該層間膜に上層配
線層とのコンタクトをとる接続孔を形成する工程が行わ
れている。例えばこれは、半導体基板のＰｏｌｙ−Ｓｉ
（例えばゲートを構成するＰｏｌｙ−Ｓｉ）または半導
体基板の拡散層等と上層配線である例えば第１層Ａｌ配
線層との間のコンタクトを取る際に用いられている。こ
のような場合には、配線層である第１層Ａｌ配線層の下
層に該当する層間膜（例えばＢＰＳＧ膜）を形成した後
に、ここに一般にレジストをマスクにコンタクトＲＩＥ
により開口を行う。この時、次のような問題が生じる。
に層間膜を形成し、エッチングにより該層間膜に上層配
線層とのコンタクトをとる接続孔を形成する工程が行わ
れている。例えばこれは、半導体基板のＰｏｌｙ−Ｓｉ
（例えばゲートを構成するＰｏｌｙ−Ｓｉ）または半導
体基板の拡散層等と上層配線である例えば第１層Ａｌ配
線層との間のコンタクトを取る際に用いられている。こ
のような場合には、配線層である第１層Ａｌ配線層の下
層に該当する層間膜（例えばＢＰＳＧ膜）を形成した後
に、ここに一般にレジストをマスクにコンタクトＲＩＥ
により開口を行う。この時、次のような問題が生じる。
【０００３】チップ面内で、下地パターン配置の凹凸
により、コンタクトの深さが深い所と浅い所が発生す
る。例えば図３に示すように、半導体基板１０のＬＯＣ
ＯＳ領域５上にゲート（Ｐｏｌｙ−Ｓｉ）６が形成され
ている部分の層間膜３（図中、符号３１で示す部分）は
厚くなり、ここに開口される場合深いコンタクト１が形
成され、それ以外の部分（図中、符号３２で示す部分）
の層間膜３に開口されたものは浅いコンタクト２とな
る。かかるコンタクト開口の場合、深いコンタクト１を
開口するためには、浅いコンタクト２にかなりのオーバ
ーエッチングが加わり、ダメージが入ってしまう。即ち
図３で言えば、符号７で示す部分に、オーバーエッチン
グによるダメージが生ずる。このようなダメージが入る
ことにより、コンタクト抵抗が高くなる。
により、コンタクトの深さが深い所と浅い所が発生す
る。例えば図３に示すように、半導体基板１０のＬＯＣ
ＯＳ領域５上にゲート（Ｐｏｌｙ−Ｓｉ）６が形成され
ている部分の層間膜３（図中、符号３１で示す部分）は
厚くなり、ここに開口される場合深いコンタクト１が形
成され、それ以外の部分（図中、符号３２で示す部分）
の層間膜３に開口されたものは浅いコンタクト２とな
る。かかるコンタクト開口の場合、深いコンタクト１を
開口するためには、浅いコンタクト２にかなりのオーバ
ーエッチングが加わり、ダメージが入ってしまう。即ち
図３で言えば、符号７で示す部分に、オーバーエッチン
グによるダメージが生ずる。このようなダメージが入る
ことにより、コンタクト抵抗が高くなる。
【０００４】アライメント（Ａｌｉｍｅｎｔ）ずれが
生じた場合、例えば図４に示すようにアライメントずれ
Ｉが生じて、層間膜３に開口したコンタクト１ａが、Ｌ
ＯＣＯＳ５のエッジにかかって形成された場合、図４に
符号８で略示するように素子分離のために用いているＬ
ＯＣＯＳ５のエッジがＲＩＥされてしまう。このように
ＬＯＣＯＳエッジのバーズビークがエッチングされる
と、この部分でコンタクト配線部とウェル間がショート
してしまい、リークが生じてしまう。図４中、符号９で
拡散層を示す。
生じた場合、例えば図４に示すようにアライメントずれ
Ｉが生じて、層間膜３に開口したコンタクト１ａが、Ｌ
ＯＣＯＳ５のエッジにかかって形成された場合、図４に
符号８で略示するように素子分離のために用いているＬ
ＯＣＯＳ５のエッジがＲＩＥされてしまう。このように
ＬＯＣＯＳエッジのバーズビークがエッチングされる
と、この部分でコンタクト配線部とウェル間がショート
してしまい、リークが生じてしまう。図４中、符号９で
拡散層を示す。
【０００５】このように、従来技術では、オーバーエッ
チングによるダメージのおそれがあり、また、ＬＯＣＯ
Ｓバーズビーク部分がエッチングされるという問題があ
った。よって、このようなオーバーエッチングによるダ
メージの低減と、ＬＯＣＯＳバーズビークの保護の手段
が求められていた。
チングによるダメージのおそれがあり、また、ＬＯＣＯ
Ｓバーズビーク部分がエッチングされるという問題があ
った。よって、このようなオーバーエッチングによるダ
メージの低減と、ＬＯＣＯＳバーズビークの保護の手段
が求められていた。
【０００６】
【発明の目的】本発明は、上記従来技術の問題点を解決
して、接続孔の開口時に半導体基板に加わるダメージを
低減でき、かつ、ＬＯＣＯＳのバーズビークの保護も可
能であって、もって信頼性の高い半導体装置を得ること
ができる半導体装置の製造方法を提供することを目的と
する。
して、接続孔の開口時に半導体基板に加わるダメージを
低減でき、かつ、ＬＯＣＯＳのバーズビークの保護も可
能であって、もって信頼性の高い半導体装置を得ること
ができる半導体装置の製造方法を提供することを目的と
する。
【０００７】
【目的を達成するための手段】本出願の請求項１の発明
は、半導体基板上に層間膜を形成し、エッチングにより
該層間膜に上層配線層とのコンタクトをとる接続孔を形
成する工程を備える半導体装置の製造方法において、半
導体基板上にエッチングストッパ層を形成し、その上に
層間膜を形成することを特徴とする半導体装置の製造方
法であって、これにより上記目的を達成するものであ
る。
は、半導体基板上に層間膜を形成し、エッチングにより
該層間膜に上層配線層とのコンタクトをとる接続孔を形
成する工程を備える半導体装置の製造方法において、半
導体基板上にエッチングストッパ層を形成し、その上に
層間膜を形成することを特徴とする半導体装置の製造方
法であって、これにより上記目的を達成するものであ
る。
【０００８】本出願の請求項２の発明は、半導体基板上
に層間膜を形成し、エッチングにより該層間膜に上層配
線層とのコンタクトをとる接続孔を形成する工程を備え
る半導体装置の製造方法において、半導体基板上に窒化
シリコン層を形成し、その上に酸化シリコンにより層間
膜を形成することを特徴とする半導体装置の製造方法で
あって、これにより上記目的を達成するものである。
に層間膜を形成し、エッチングにより該層間膜に上層配
線層とのコンタクトをとる接続孔を形成する工程を備え
る半導体装置の製造方法において、半導体基板上に窒化
シリコン層を形成し、その上に酸化シリコンにより層間
膜を形成することを特徴とする半導体装置の製造方法で
あって、これにより上記目的を達成するものである。
【０００９】
【作用】本発明によれば、半導体基板上にエッチングス
トッパ層を形成し、その上に層間膜を形成するので、半
導体基板上の層間膜にエッチングにより上層配線層との
コンタクトをとる接続孔を形成する工程においても、下
地半導体基板はエッチングストッパ層により保護される
ので、半導体基板がオーバーエッチングにさらされても
ダメージを受けない。また、アライメントずれにより半
導体基板のＬＯＣＯＳにコンタクトがかかっても、この
ＬＯＣＯＳはエッチングストッパ層により保護されるこ
とになり、よってＬＯＣＯＳのバーズビークのエッチン
グなどは生じず、ショートのおそれも解消される。
トッパ層を形成し、その上に層間膜を形成するので、半
導体基板上の層間膜にエッチングにより上層配線層との
コンタクトをとる接続孔を形成する工程においても、下
地半導体基板はエッチングストッパ層により保護される
ので、半導体基板がオーバーエッチングにさらされても
ダメージを受けない。また、アライメントずれにより半
導体基板のＬＯＣＯＳにコンタクトがかかっても、この
ＬＯＣＯＳはエッチングストッパ層により保護されるこ
とになり、よってＬＯＣＯＳのバーズビークのエッチン
グなどは生じず、ショートのおそれも解消される。
【００１０】また、半導体基板上に窒化シリコン層を形
成し、その上にＳｉＯ2 等の酸化シリコンにより層間膜
を形成する発明については、やはり酸化シリコンにコン
タクトを開口する際に、窒化シリコン層が下地を保護す
る役割を果たし、上記と同様の作用が呈される。
成し、その上にＳｉＯ2 等の酸化シリコンにより層間膜
を形成する発明については、やはり酸化シリコンにコン
タクトを開口する際に、窒化シリコン層が下地を保護す
る役割を果たし、上記と同様の作用が呈される。
【００１１】
【実施例】以下本発明の実施例について詳述する。但し
当然のことではあるが、本発明は以下の実施例により限
定を受けるものではない。
当然のことではあるが、本発明は以下の実施例により限
定を受けるものではない。
【００１２】実施例１ この実施例は、本発明を、下地半導体基板の拡散層と、
上層配線である第１層Ａｌ配線とのコンタクトをとる接
続孔を形成する工程を有する半導体装置の製造の場合に
適用したものである。
上層配線である第１層Ａｌ配線とのコンタクトをとる接
続孔を形成する工程を有する半導体装置の製造の場合に
適用したものである。
【００１３】図１を参照する。本実施例は、図１に示す
ように、半導体基板１０（ここではＳｉ基板）上に層間
膜３（ここではＢＰＳＧ膜）を形成し、エッチングによ
り該層間膜３に上層配線層（ここでは第１層Ａｌ配線
層）とのコンタクトをとる接続孔１，２を形成する工程
を備える半導体装置を製造する際、半導体基板１０上に
エッチングストッパ層４を形成し、その上に層間膜３を
形成する構成とする。
ように、半導体基板１０（ここではＳｉ基板）上に層間
膜３（ここではＢＰＳＧ膜）を形成し、エッチングによ
り該層間膜３に上層配線層（ここでは第１層Ａｌ配線
層）とのコンタクトをとる接続孔１，２を形成する工程
を備える半導体装置を製造する際、半導体基板１０上に
エッチングストッパ層４を形成し、その上に層間膜３を
形成する構成とする。
【００１４】本実施例では具体的には、半導体基板１０
上に窒化シリコン層（エッチングストッパ層４）を形成
し、その上に酸化シリコン特にＳｉＯ2 、より具体的に
は不純物含有シリケートガラスであるＢＰＳＧにより層
間膜３を形成するようにした。
上に窒化シリコン層（エッチングストッパ層４）を形成
し、その上に酸化シリコン特にＳｉＯ2 、より具体的に
は不純物含有シリケートガラスであるＢＰＳＧにより層
間膜３を形成するようにした。
【００１５】本実施例では、半導体基板１０上にエッチ
ングストッパ層４を形成し、その上に層間膜３を形成
し、その後エッチングにより該層間膜３に上層配線層と
のコンタクトをとる接続孔１，２を形成し（第１ステッ
プ。図１は第１ステップ終了後の構造を示す）、然る後
接続孔１，２底部のエッチングストッパ層４を除去する
（第２ステップ）構成とした。
ングストッパ層４を形成し、その上に層間膜３を形成
し、その後エッチングにより該層間膜３に上層配線層と
のコンタクトをとる接続孔１，２を形成し（第１ステッ
プ。図１は第１ステップ終了後の構造を示す）、然る後
接続孔１，２底部のエッチングストッパ層４を除去する
（第２ステップ）構成とした。
【００１６】更に詳しくは、本実施例は、第１層Ａｌ配
線層とのコンタクトをとる接続孔形成時において、第１
層Ａｌ配線層の下層の層間膜３（ここではＢＰＳＧ）を
ＣＶＤする前に、エッチングストッパ層４として、Ｓｉ
Ｎ層をＣＶＤする。この後に層間膜３をＣＶＤする。こ
の時、図１に示すように、下地のゲートをなすＰｏｌｙ
−Ｓｉ６及びＬＯＣＯＳ５のパターンにより、層間膜３
に厚い部分３１と薄い部分３２が生じる。
線層とのコンタクトをとる接続孔形成時において、第１
層Ａｌ配線層の下層の層間膜３（ここではＢＰＳＧ）を
ＣＶＤする前に、エッチングストッパ層４として、Ｓｉ
Ｎ層をＣＶＤする。この後に層間膜３をＣＶＤする。こ
の時、図１に示すように、下地のゲートをなすＰｏｌｙ
−Ｓｉ６及びＬＯＣＯＳ５のパターンにより、層間膜３
に厚い部分３１と薄い部分３２が生じる。
【００１７】この後に、フォトリソグラフィによりレジ
ストのパターニングを行い、これをマスクにＲＩＥを行
う。この時、深い部分の接続孔１を開口させるために
は、浅い部分の接続孔２の下に多くのオーバーエッチン
グが加わることになるが、ＳｉＮ層がＳｉＯ2 系膜のエ
ッチングに使用されている例えばＣＨＦ6 （またはＣＨ
Ｆ3 ）系ガスに対して選択性をもっているため、エッチ
ングストッパ層４として機能してこれにより保護されて
ＲＩＥがストップし、Ｓｉ基板１０に加わるダメージを
除去することができる。これを第１ステップのＲＩＥと
する。
ストのパターニングを行い、これをマスクにＲＩＥを行
う。この時、深い部分の接続孔１を開口させるために
は、浅い部分の接続孔２の下に多くのオーバーエッチン
グが加わることになるが、ＳｉＮ層がＳｉＯ2 系膜のエ
ッチングに使用されている例えばＣＨＦ6 （またはＣＨ
Ｆ3 ）系ガスに対して選択性をもっているため、エッチ
ングストッパ層４として機能してこれにより保護されて
ＲＩＥがストップし、Ｓｉ基板１０に加わるダメージを
除去することができる。これを第１ステップのＲＩＥと
する。
【００１８】次に、ＳｉＮ層のＲＩＥを行い、コンタク
ト部を開口する。このこの時点で開口部に残っているＳ
ｉＮ層（エッチングストッパ層４）は膜厚が均一である
ため、各接続孔１，２においてはオーバーエッチングに
よる基板のダメージはほとんど加わらないことになる。
ト部を開口する。このこの時点で開口部に残っているＳ
ｉＮ層（エッチングストッパ層４）は膜厚が均一である
ため、各接続孔１，２においてはオーバーエッチングに
よる基板のダメージはほとんど加わらないことになる。
【００１９】さらにＳｉＮ層とＳｉＯ2 系膜のエッチン
グの選択性から、図２に示すように、アライメントずれ
例えば図２に符号ＩＩａ，ＩＩｂで示すアライメントず
れによりコンタクト開口部１ａ，１ｂとＬＯＣＯＳバー
ズビークの重なりが生じた場合にも、ＬＯＣＯＳ５はエ
ッチングされず、バーズビークカット部からのジャンク
ションが発生する危険性を防ぐことができる（図２の符
号８′で示す部分参照）。図２中、符号９は拡散層を示
す。
グの選択性から、図２に示すように、アライメントずれ
例えば図２に符号ＩＩａ，ＩＩｂで示すアライメントず
れによりコンタクト開口部１ａ，１ｂとＬＯＣＯＳバー
ズビークの重なりが生じた場合にも、ＬＯＣＯＳ５はエ
ッチングされず、バーズビークカット部からのジャンク
ションが発生する危険性を防ぐことができる（図２の符
号８′で示す部分参照）。図２中、符号９は拡散層を示
す。
【００２０】なお、本実施例においては、ＳｉＮ膜の形
成は、ＬＰ−ＣＶＤ装置を用い、ＳｉＨ4 −ＮＨ3 また
はＳｉＨ2 Ｃｌ2 −ＮＨ3 系ガスにより、５０〜１００
ｎｍ程度の膜厚で形成する。
成は、ＬＰ−ＣＶＤ装置を用い、ＳｉＨ4 −ＮＨ3 また
はＳｉＨ2 Ｃｌ2 −ＮＨ3 系ガスにより、５０〜１００
ｎｍ程度の膜厚で形成する。
【００２１】第１層Ａｌコンタクトの配線は、Ａｌ等の
上層配線と例えば拡散層とのコンタクトを取るという意
味で、コンタクト部分のメタルはＡｌとは限らず、Ｗ
（例えばＷプラグ）やＰｏｌｙ−Ｓｉ等の場合もある。
その他、任意の配線形成材料を、上層配線層として用い
ることができる。
上層配線と例えば拡散層とのコンタクトを取るという意
味で、コンタクト部分のメタルはＡｌとは限らず、Ｗ
（例えばＷプラグ）やＰｏｌｙ−Ｓｉ等の場合もある。
その他、任意の配線形成材料を、上層配線層として用い
ることができる。
【００２２】また、ここではＳｉＮ層を例として示した
が、この膜は配線層（第１層Ａｌ配線等）の下層の層間
膜（ＢＰＳＧ等）と高選択比が得られる膜であれば、そ
れを選択できる。また層間膜の材料も、その他ＡｓＳ
Ｇ、ＣＶＤ−ＳｉＯ2 等、任意に選択できる。
が、この膜は配線層（第１層Ａｌ配線等）の下層の層間
膜（ＢＰＳＧ等）と高選択比が得られる膜であれば、そ
れを選択できる。また層間膜の材料も、その他ＡｓＳ
Ｇ、ＣＶＤ−ＳｉＯ2 等、任意に選択できる。
【００２３】上記のように本実施例では、第１層Ａｌ配
線層の下層の層間膜形成前（ＢＰＳＧ形成ＣＶＤ前）に
ＳｉＮ層を堆積し、その上に層間膜を形成する。またそ
の後の第１層ＡｌコンタクトのＲＩＥをＳｉＯ2 系膜Ｒ
ＩＥとＳｉＮ膜ＲＩＥの２段階で行う。このようにした
ので、下地層間膜（例えばＢＰＳＧ）に下地パターン
（ＬＯＣＯＳとＰｏｌｙ−Ｓｉ等）の粗密により、段差
が生じた場合にも、第１層ＡｌコンタクトＲＩＥ時にＳ
ｉＮがエッチングストッパーとなり、層間膜厚が薄い部
分のコンタクト開口部の基板に加わるダメージを除去す
ることができる。
線層の下層の層間膜形成前（ＢＰＳＧ形成ＣＶＤ前）に
ＳｉＮ層を堆積し、その上に層間膜を形成する。またそ
の後の第１層ＡｌコンタクトのＲＩＥをＳｉＯ2 系膜Ｒ
ＩＥとＳｉＮ膜ＲＩＥの２段階で行う。このようにした
ので、下地層間膜（例えばＢＰＳＧ）に下地パターン
（ＬＯＣＯＳとＰｏｌｙ−Ｓｉ等）の粗密により、段差
が生じた場合にも、第１層ＡｌコンタクトＲＩＥ時にＳ
ｉＮがエッチングストッパーとなり、層間膜厚が薄い部
分のコンタクト開口部の基板に加わるダメージを除去す
ることができる。
【００２４】また本実施例によれば、第１層Ａｌコンタ
クトＲＩＥ時に、Ｓｉ基板に加わるダメージを低減する
ことができ、ＳｉＯ2 系膜とＳｉＮ層のエッチングの選
択性から、ＬＯＣＯＳのバーズビークの保護が可能とな
る。
クトＲＩＥ時に、Ｓｉ基板に加わるダメージを低減する
ことができ、ＳｉＯ2 系膜とＳｉＮ層のエッチングの選
択性から、ＬＯＣＯＳのバーズビークの保護が可能とな
る。
【００２５】更に、ＢＰＳＧ膜の下にＳｉＮ層を堆積す
ることにより、ＢＰＳＧ膜から基板への水分をブロック
することができ、しきい値（Ｖｔｈ）のシフトを抑制す
ることができる。
ることにより、ＢＰＳＧ膜から基板への水分をブロック
することができ、しきい値（Ｖｔｈ）のシフトを抑制す
ることができる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
接続孔の開口時に半導体基板に加わるダメージを低減で
き、かつ、ＬＯＣＯＳのバーズビークの保護も可能であ
って、もって信頼性の高い半導体装置を得ることができ
る半導体装置の製造方法を提供することができた。
接続孔の開口時に半導体基板に加わるダメージを低減で
き、かつ、ＬＯＣＯＳのバーズビークの保護も可能であ
って、もって信頼性の高い半導体装置を得ることができ
る半導体装置の製造方法を提供することができた。
【図１】実施例１の説明図である。
【図２】実施例１の説明図である。
【図３】従来技術及びその問題点を示す図である。
【図４】従来技術及びその問題点を示す図である。
１ 接続孔（深いコンタクト孔） ２ 接続孔（浅いコンタクト孔） ３ 層間膜 ４ エッチングストッパ層（ＳｉＮ層） ５ ＬＯＣＯＳ １０ 半導体基板（Ｓｉ基板）
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｍ
Claims (2)
- 【請求項１】半導体基板上に層間膜を形成し、エッチン
グにより該層間膜に上層配線層とのコンタクトをとる接
続孔を形成する工程を備える半導体装置の製造方法にお
いて、 半導体基板上にエッチングストッパ層を形成し、その上
に層間膜を形成することを特徴とする半導体装置の製造
方法。 - 【請求項２】半導体基板上に層間膜を形成し、エッチン
グにより該層間膜に上層配線層とのコンタクトをとる接
続孔を形成する工程を備える半導体装置の製造方法にお
いて、 半導体基板上に窒化シリコン層を形成し、その上に酸化
シリコンにより層間膜を形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28775494A JPH08148564A (ja) | 1994-11-22 | 1994-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28775494A JPH08148564A (ja) | 1994-11-22 | 1994-11-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148564A true JPH08148564A (ja) | 1996-06-07 |
Family
ID=17721331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28775494A Pending JPH08148564A (ja) | 1994-11-22 | 1994-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148564A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474546B1 (ko) * | 1999-12-24 | 2005-03-08 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| JP2008160129A (ja) * | 1997-04-10 | 2008-07-10 | Elpida Memory Inc | 半導体集積回路装置およびその製造方法 |
| JP2008244490A (ja) * | 1999-01-08 | 2008-10-09 | Toshiba Corp | 半導体装置の製造方法 |
| JP2009065176A (ja) * | 2008-10-02 | 2009-03-26 | Renesas Technology Corp | 半導体装置及びその製造方法 |
-
1994
- 1994-11-22 JP JP28775494A patent/JPH08148564A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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