JP2956147B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2956147B2 JP2956147B2 JP18206790A JP18206790A JP2956147B2 JP 2956147 B2 JP2956147 B2 JP 2956147B2 JP 18206790 A JP18206790 A JP 18206790A JP 18206790 A JP18206790 A JP 18206790A JP 2956147 B2 JP2956147 B2 JP 2956147B2
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- Japan
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- ldd
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- gate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特にｎチャンネル絶縁ゲート型
電界効果トランジスタ（以下n MOS−FETという）に係わ
る。
電界効果トランジスタ（以下n MOS−FETという）に係わ
る。
本発明は、半導体装置、特にn MOS−FET、更に特にｎ
型ソース／ドレイン領域のゲート側にｎ型の低不純物濃
度領域が設けられて成る半導体装置において、その低不
純物濃度が、表面濃度が１×1019〜３×1019/cm3のAs拡
散によって構成する。
型ソース／ドレイン領域のゲート側にｎ型の低不純物濃
度領域が設けられて成る半導体装置において、その低不
純物濃度が、表面濃度が１×1019〜３×1019/cm3のAs拡
散によって構成する。
このようにすることによって、ショートチャンネル効
果を抑制してゲート長が充分小さく、ゲート部端部のソ
ース／ドレイン領域の電界強度を低め、ゲート絶縁層へ
のホットキャリアの注入を抑制し、更にソース／ドレイ
ンの低不純物濃度領域での表面の空乏化を回避して信頼
性の向上、長寿命化をはかる。
果を抑制してゲート長が充分小さく、ゲート部端部のソ
ース／ドレイン領域の電界強度を低め、ゲート絶縁層へ
のホットキャリアの注入を抑制し、更にソース／ドレイ
ンの低不純物濃度領域での表面の空乏化を回避して信頼
性の向上、長寿命化をはかる。
MOS−FETにおいて、ショートチャンネル化すなわち短
ゲート長化が進められるに伴うソース及びドレイン間の
間隔の縮小化によって、一定のソース及びドレイン間電
圧下でのソース及びドレイン間の電界強度が強められ、
これによってエレクトロンが高エネルギー化され、この
高エネルギーのいわゆるホットエレクトロンがゲート部
のゲート絶縁層内に入り込むとか、このホットエレクト
ロンがSi原子に衝撃していわゆるインパクトイオン化を
生じ、これによって更に発生したエレクトロンがゲート
絶縁層を破壊させて特性の劣化を来す。
ゲート長化が進められるに伴うソース及びドレイン間の
間隔の縮小化によって、一定のソース及びドレイン間電
圧下でのソース及びドレイン間の電界強度が強められ、
これによってエレクトロンが高エネルギー化され、この
高エネルギーのいわゆるホットエレクトロンがゲート部
のゲート絶縁層内に入り込むとか、このホットエレクト
ロンがSi原子に衝撃していわゆるインパクトイオン化を
生じ、これによって更に発生したエレクトロンがゲート
絶縁層を破壊させて特性の劣化を来す。
これに対し、第１図にその略線的断面図を示すよう
に、シリコン半導体基体（１）の一主面に、例えばSiO2
ゲート絶縁層（２）を介してゲート電極（３）が形成さ
れて成るゲートを挟んでｎ型のソース／ドレイン領域
（４）が設けられ、これらソース／ドレイン領域（４）
の互いの対向部、すなわちゲート側にｎ型の低不純物濃
度領域（５）、いわゆるLDDが設けられたｎチャンネルL
DD型のMOS−FETによる半導体装置がある。この種のn MO
S−FETでは、ソース・ドレイン間の印加電圧Vd例えば5V
によって、特にドレイン動作側におけるソース／ドレイ
ン領域（５）のゲート側端部での強くなる電界をLDDに
よって弱めて、ソース／ドレイン間の電界によって高エ
ネルギー化されたいわゆるホットエレクトロンの発生の
抑制、ないしはそのエネルギーの低減化をはかって、こ
のホットエレクトロンのゲート絶縁層（２）への飛び込
み量の低減化をはかると共に、このホットエレクトロン
によるインパクト・イオン化の低減化をはかって上述し
た特性の劣化を回避する効果を得ている。この種のソー
ス／ドレイン領域（４）の低不純物濃度領域（５）すな
わちLDDは、一般にりんのイオンP+の打ち込みにより、
その熱処理（アニール）後のりん（Ｐ）の拡散によるLD
Dの不純物濃度は、その電界強度を緩和させるという機
能等から鑑みて、通常その表面濃度において、３×1018
/cm3程度が適当であるとされている（例えばIEDM（イン
ターナショナル・エレクトロン・デバイス・ミーティン
グ）1985年246頁参照）。
に、シリコン半導体基体（１）の一主面に、例えばSiO2
ゲート絶縁層（２）を介してゲート電極（３）が形成さ
れて成るゲートを挟んでｎ型のソース／ドレイン領域
（４）が設けられ、これらソース／ドレイン領域（４）
の互いの対向部、すなわちゲート側にｎ型の低不純物濃
度領域（５）、いわゆるLDDが設けられたｎチャンネルL
DD型のMOS−FETによる半導体装置がある。この種のn MO
S−FETでは、ソース・ドレイン間の印加電圧Vd例えば5V
によって、特にドレイン動作側におけるソース／ドレイ
ン領域（５）のゲート側端部での強くなる電界をLDDに
よって弱めて、ソース／ドレイン間の電界によって高エ
ネルギー化されたいわゆるホットエレクトロンの発生の
抑制、ないしはそのエネルギーの低減化をはかって、こ
のホットエレクトロンのゲート絶縁層（２）への飛び込
み量の低減化をはかると共に、このホットエレクトロン
によるインパクト・イオン化の低減化をはかって上述し
た特性の劣化を回避する効果を得ている。この種のソー
ス／ドレイン領域（４）の低不純物濃度領域（５）すな
わちLDDは、一般にりんのイオンP+の打ち込みにより、
その熱処理（アニール）後のりん（Ｐ）の拡散によるLD
Dの不純物濃度は、その電界強度を緩和させるという機
能等から鑑みて、通常その表面濃度において、３×1018
/cm3程度が適当であるとされている（例えばIEDM（イン
ターナショナル・エレクトロン・デバイス・ミーティン
グ）1985年246頁参照）。
ところが、実際上上述のしたLDD型のn MOS−FETによ
ってもホットキャリアの問題、したがって寿命、信頼性
において必ずしも満足できるものではない。
ってもホットキャリアの問題、したがって寿命、信頼性
において必ずしも満足できるものではない。
本発明は、LDD型n MOS−FET特にLDDを有するMOS−FET
において、よりホットキャリアの注入による問題の解決
をはかり、長寿命化、高信頼性化をはかるものである。
において、よりホットキャリアの注入による問題の解決
をはかり、長寿命化、高信頼性化をはかるものである。
本発明は、第１図にその一例の断面図を示すように、
ｎ型ソース／ドレイン領域（４）のゲート側にｎ型の低
不純物濃度領域（５）が設けられて成る半導体装置にお
いて、その低不純物濃度領域（５）（以下LDDという）A
sドープによる表面濃度が１×1019〜３×1019/cm3のAs
拡散によって構成する。
ｎ型ソース／ドレイン領域（４）のゲート側にｎ型の低
不純物濃度領域（５）が設けられて成る半導体装置にお
いて、その低不純物濃度領域（５）（以下LDDという）A
sドープによる表面濃度が１×1019〜３×1019/cm3のAs
拡散によって構成する。
このような構成によるn MOS−FETは、LDD（５）が拡
散係数の小さいAsがドープされた領域としたことによ
り、ゲート長Lgを小さく、例えば0.3〜0.4μｍ程度にし
ても短チャンネル効果を充分抑制できる。
散係数の小さいAsがドープされた領域としたことによ
り、ゲート長Lgを小さく、例えば0.3〜0.4μｍ程度にし
ても短チャンネル効果を充分抑制できる。
また本発明装置によれば、その寿命改善がはかられ
る。第２図は、As拡散層によるLDD（５）を有するn MOS
−FETのLDDを形成するAsイオン注入ドーズ量とn MOS−F
ETのドレイン電流Vd＝5Vとしたときの寿命との関係を測
定した結果を示す。ここに寿命とは、ΔIds/Idso（Idso
はドレイン電流の初期値、ΔIdsはドレイン電流の変化
量）が10％以上となった時点を寿命とした。この第２図
から明らかなようにAsドーズ量が５×1013〜10×1013/c
m2程度であるとき、寿命が最も長くかつその値がほぼ飽
和している。このときの５×1013〜10×1013/cm2のドー
ズ量としたときのLDDの熱処理後、すなわちイオン注入A
sの拡散後の表面濃度は１×1019〜３×1019/cm3に相当
するものである。つまり、本発明装置においては、LDD
のAsの表面濃度を１×1019〜３×1019/cm3としたことに
より、長寿命化がはかれるものである。
る。第２図は、As拡散層によるLDD（５）を有するn MOS
−FETのLDDを形成するAsイオン注入ドーズ量とn MOS−F
ETのドレイン電流Vd＝5Vとしたときの寿命との関係を測
定した結果を示す。ここに寿命とは、ΔIds/Idso（Idso
はドレイン電流の初期値、ΔIdsはドレイン電流の変化
量）が10％以上となった時点を寿命とした。この第２図
から明らかなようにAsドーズ量が５×1013〜10×1013/c
m2程度であるとき、寿命が最も長くかつその値がほぼ飽
和している。このときの５×1013〜10×1013/cm2のドー
ズ量としたときのLDDの熱処理後、すなわちイオン注入A
sの拡散後の表面濃度は１×1019〜３×1019/cm3に相当
するものである。つまり、本発明装置においては、LDD
のAsの表面濃度を１×1019〜３×1019/cm3としたことに
より、長寿命化がはかれるものである。
このように長寿命化がはかられるのは次の理由による
ものと思われる。すなわち、LDD構造としたMOS−FET
は、前述したようにホットエレクトロンのエネルギーの
低下、したがってホットエレクトロンによるイパンクト
イオン化の低減化をはかるものではあるものの、LDD内
でイオンインパクト化が多少なりとも発生すると、これ
によって発生した電子がこのLDD上に被着された絶縁層
中に蓄えられ、この蓄積された電荷による電界が逆にLD
D表面に影響を与え、この表面近傍が空乏化されて高抵
抗化された中間領域が形成され、電流を流れにくくし
て、特性劣化を来し、更にこの中間領域での高抵抗化に
よって大きな電圧降下、すなわちその両端の電位差、し
たがって電界強度が高められることによって寿命の低下
を来す。
ものと思われる。すなわち、LDD構造としたMOS−FET
は、前述したようにホットエレクトロンのエネルギーの
低下、したがってホットエレクトロンによるイパンクト
イオン化の低減化をはかるものではあるものの、LDD内
でイオンインパクト化が多少なりとも発生すると、これ
によって発生した電子がこのLDD上に被着された絶縁層
中に蓄えられ、この蓄積された電荷による電界が逆にLD
D表面に影響を与え、この表面近傍が空乏化されて高抵
抗化された中間領域が形成され、電流を流れにくくし
て、特性劣化を来し、更にこの中間領域での高抵抗化に
よって大きな電圧降下、すなわちその両端の電位差、し
たがって電界強度が高められることによって寿命の低下
を来す。
ところが本発明では、LDD表面を比較的高濃度の１×1
019〜３×1019/cm3としたことによって、この空乏化が
生じにくくなることにより、特性の改善、長寿命化がは
かられるものと思われる。
019〜３×1019/cm3としたことによって、この空乏化が
生じにくくなることにより、特性の改善、長寿命化がは
かられるものと思われる。
第１図を参照して本発明装置の一例を詳細に説明す
る。
る。
半導体基体（１）、すなわちシリコン基体上に例えば
表面熱酸化による数100Åの厚さのゲート絶縁層（２）
を形成し、これの上に低比抵抗の例えば多結晶シリコン
より成るゲート電極（３）を所要のパターンに周知の方
法によって形成する。次にこのゲート電極（３）をマス
クに特にAs+を例えば７×1013/cm2のドーズ量で、40keV
のエネルギーをもってイオン注入する。
表面熱酸化による数100Åの厚さのゲート絶縁層（２）
を形成し、これの上に低比抵抗の例えば多結晶シリコン
より成るゲート電極（３）を所要のパターンに周知の方
法によって形成する。次にこのゲート電極（３）をマス
クに特にAs+を例えば７×1013/cm2のドーズ量で、40keV
のエネルギーをもってイオン注入する。
その後ゲート電極（３）の側面に絶縁層によるサイド
ウォール（６）を形成する。このサイドウォール（６）
は周知の方法、すなわちゲート電極（３）上に全面的に
SiO2等の絶縁層をCVDC、異方性を有するRIE（反応性イ
オンエッチング）によってその表面からエッチバックし
てゲート電極（３）の側面にSiO2によるサイドウォール
（６）を形成する。そしてこのサイドウォール（６）を
含めてゲート電極（３）をマスクに、ｎ型不純物の例え
ば砒素（As）を高濃度にイオン注入する。その後熱処理
を行ってイオン注入されたAsの活性化及び拡散を行う。
このようにすると、As拡散による表面濃度が、1.9×10
19/cm3のLDD（５）とその外側に高不純物のソース／ド
レイン領域（４）が形成される。このような構成におい
て、Lg＝0.35μｍとし、ドレイン電圧Vd＝5V、ゲート電
圧Vg＝2.5VとしたときのLDDドース量と寿命の関係を測
定した結果が前述した第２図である。
ウォール（６）を形成する。このサイドウォール（６）
は周知の方法、すなわちゲート電極（３）上に全面的に
SiO2等の絶縁層をCVDC、異方性を有するRIE（反応性イ
オンエッチング）によってその表面からエッチバックし
てゲート電極（３）の側面にSiO2によるサイドウォール
（６）を形成する。そしてこのサイドウォール（６）を
含めてゲート電極（３）をマスクに、ｎ型不純物の例え
ば砒素（As）を高濃度にイオン注入する。その後熱処理
を行ってイオン注入されたAsの活性化及び拡散を行う。
このようにすると、As拡散による表面濃度が、1.9×10
19/cm3のLDD（５）とその外側に高不純物のソース／ド
レイン領域（４）が形成される。このような構成におい
て、Lg＝0.35μｍとし、ドレイン電圧Vd＝5V、ゲート電
圧Vg＝2.5VとしたときのLDDドース量と寿命の関係を測
定した結果が前述した第２図である。
第３図は、LDD（５）の表面濃度を、1.9×1019/cm3と
したMOS−FETの、そのドレイン電圧Vdを変化させること
によってサブストレイト電流を変えて、その寿命を測定
した結果を示す。このサブストレイト電流は、インパク
ト・イオン化によって発生したホール電流であり、イン
パクト・イオン化の発生に対応している。このVdを変化
させることによって得た各サブストレイト電流に対する
寿命によって実線で示す直線性にすぐれたサブストレイ
ト電流−寿命特性が得られる。そして、今、この直線を
外挿してVd＝3.3Vとしたときのサブストレイト電流１
（μA/μｍ）に対応する寿命を読みとると、１×108に
も及ぶことが分る。したがって昨今のVd＝3.3V化に向け
てのn MOS−FETとして長寿命化を達成できるものであ
る。
したMOS−FETの、そのドレイン電圧Vdを変化させること
によってサブストレイト電流を変えて、その寿命を測定
した結果を示す。このサブストレイト電流は、インパク
ト・イオン化によって発生したホール電流であり、イン
パクト・イオン化の発生に対応している。このVdを変化
させることによって得た各サブストレイト電流に対する
寿命によって実線で示す直線性にすぐれたサブストレイ
ト電流−寿命特性が得られる。そして、今、この直線を
外挿してVd＝3.3Vとしたときのサブストレイト電流１
（μA/μｍ）に対応する寿命を読みとると、１×108に
も及ぶことが分る。したがって昨今のVd＝3.3V化に向け
てのn MOS−FETとして長寿命化を達成できるものであ
る。
上述したように本発明によれば、LDD（５）が拡散係
数の小さいAsの拡散による領域としたことによってゲー
ト長Lgを0.4−0.3μｍ、例えば0.35μｍとした場合で
も、従来のようにりん（Ｐ）による場合のように、その
拡散が大となってショートチャンネル効果を生じるよう
な不都合が回避される。
数の小さいAsの拡散による領域としたことによってゲー
ト長Lgを0.4−0.3μｍ、例えば0.35μｍとした場合で
も、従来のようにりん（Ｐ）による場合のように、その
拡散が大となってショートチャンネル効果を生じるよう
な不都合が回避される。
更にAsドープによるLDD（５）／表面濃度の選定によ
って前述したこれの表面の空乏化を抑制でき、LDD構成
と相俟って、よりホットエレクトロンの発生、インパク
トイオン化を抑制できることによって、高信頼性、長寿
命化をはかることができるものである。
って前述したこれの表面の空乏化を抑制でき、LDD構成
と相俟って、よりホットエレクトロンの発生、インパク
トイオン化を抑制できることによって、高信頼性、長寿
命化をはかることができるものである。
第１図は本発明を適用する半導体装置の一例の断面図、
第２図はLDDドーズ量−寿命の測定結果を示す図、第３
図はサブストレイト電流−寿命の測定結果を示す図であ
る。 （１）は半導体基体、（２）はゲート絶縁量、（３）は
ゲート電極、（４）はソース／ドレイン領域、（５）は
低濃度ソース／ドレイン領域すなわちLDDである。
第２図はLDDドーズ量−寿命の測定結果を示す図、第３
図はサブストレイト電流−寿命の測定結果を示す図であ
る。 （１）は半導体基体、（２）はゲート絶縁量、（３）は
ゲート電極、（４）はソース／ドレイン領域、（５）は
低濃度ソース／ドレイン領域すなわちLDDである。
Claims (1)
- 【請求項１】ｎ型ソース／ドレイン領域のゲート側にｎ
型の低不純物濃度領域が設けられて成る半導体装置にお
いて、 上記低不純物濃度領域がAsドープにより表面濃度が１×
1019〜３×1019/cm3のAs拡散によって構成されたことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18206790A JP2956147B2 (ja) | 1990-07-10 | 1990-07-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18206790A JP2956147B2 (ja) | 1990-07-10 | 1990-07-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0468538A JPH0468538A (ja) | 1992-03-04 |
| JP2956147B2 true JP2956147B2 (ja) | 1999-10-04 |
Family
ID=16111774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18206790A Expired - Lifetime JP2956147B2 (ja) | 1990-07-10 | 1990-07-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956147B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW468273B (en) * | 1997-04-10 | 2001-12-11 | Hitachi Ltd | Semiconductor integrated circuit device and method for manufacturing the same |
-
1990
- 1990-07-10 JP JP18206790A patent/JP2956147B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0468538A (ja) | 1992-03-04 |
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Legal Events
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|---|---|---|---|
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