CN113658921B - 半导体结构的制造方法和半导体结构 - Google Patents
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Abstract
本申请实施例涉及半导体领域，提供一种半导体结构的制造方法和半导体结构，至少可以提高半导体结构的外围区的可靠性。半导体结构的制造方法包括：在所述外围区形成PMOS器件；在所述阵列区形成NMOS器件；形成位于所述PMOS器件上的第一钝化层；形成位于所述NMOS器件上的第二钝化层；所述第一钝化层和所述第二钝化层内具有氢元素，所述第一钝化层内的氢含量小于所述第二钝化层内的氢含量；形成所述第一钝化层和所述第二钝化层后进行退火处理。
Description
技术领域
本申请实施例涉及半导体领域，特别涉及一种半导体结构的制造方法和半导体结构。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是一种广泛应用于计算机系统的半导体存储器。DRAM中主要包括阵列区和外围区，其中，阵列区主要由晶体管和电容两类元件组成，晶体管用于对电容充电或放电，而电容内存储电荷的多少用来代表一个二进制比特(bit)；外围区内主要用于形成电路。
然而，DRAM中外围区的可靠性较差，从而会降低DRAM的性能。因此，亟需一种半导体结构的制造方法来提高DRAM中外围区的可靠性。
发明内容
本申请实施例提供一种半导体结构到的制造方法和半导体结构，至少有利于提高DRAM中外围区的可靠性。
根据本申请一些实施例，本申请实施例一方面提供一种半导体结构的制造方法，包括：在所述外围区形成PMOS器件；在所述阵列区形成NMOS器件；形成位于所述PMOS器件上的第一钝化层；形成位于所述NMOS器件上的第二钝化层；所述第一钝化层和所述第二钝化层内具有氢元素，所述第一钝化层内的氢含量小于所述第二钝化层内的氢含量；形成所述第一钝化层和所述第二钝化层后进行退火处理。
根据本申请一些实施例，本申请实施例另一方面还提供一种半导体结构，包括：PMOS器件，所述PMOS器件位于所述外围区内；NMOS器件，所述NMOS器件位于所述阵列区内；第一钝化层，所述第一钝化层位于所述PMOS器件上；第二钝化层，所述第二钝化层位于所述NMOS器件上；所述第一钝化层和所述第二钝化层内具有氢元素，且所述第一钝化层内的氢含量小于所述第二钝化层内的氢含量。
本申请实施例提供的技术方案至少具有以下优点：在外围区和阵列区采用不同的钝化层工艺，使得第一钝化层的氢含量小于第二钝化层的氢含量。因此，第一钝化层中扩散至PMOS器件的氢原子较少，第二钝化层中扩散至NMOS器件的氢原子较多。如此，既可以有效修复NMOS器件中的硅悬挂键，也可以降低外围区内过多的氢原子对PMOS器件可靠性的影响。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1-图12为本申请一实施例提供的半导体结构的制造方法中各步骤对应的结构示意图；
图13-图15为本申请另一实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，DRAM中外围区的可靠性较差。经分析发现，主要原因在于：为解决阵列区的栅诱导漏极泄漏电流(gate-induced drain leakage，GIDL)的问题，DRAM的制造中通常会引入与氢相关的工艺，氢原子能够修复阵列区晶体管中的硅悬挂键，从而降低界面态和局部电场，缓解GIDL漏电问题。但是氢相关的材料和工艺也会影响外围区的可靠性，尤其是负偏置温度不稳定性(Negative-bias temperature instability，NBTI)。这是因为Si-H键在一定的温度和电压条件下发生断键，形成电荷捕获中心，最终导致器件的退化。
本申请实施提供一种半导体结构的制造方法，包括：形成位于外围区的PMOS器件上的第一钝化层；形成位于阵列区的NMOS器件上的第二钝化层；第一钝化层内的氢含量小于第二钝化层内的氢含量。即，采用不同的工艺分别形成第一钝化层和第二钝化层，使得第一钝化层内具有较少的氢原子，使得第二钝化层内具有较多的氢原子；在退火处理的过程中，第二钝化层内较多的氢原子扩散至阵列区的NMOS器件内，从而降低GIDL的程度；第一钝化层内扩散至PMOS器件内的氢原子较少，从而缓解NBTI问题。如此，可以提高外围区的可靠性。
下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图1至图12为本申请一实施例提供的半导体结构制造方法中各步骤对应的结构示意图。以下将结合附图进行具体说明。
参考图1，在外围区1形成PMOS器件100，在阵列区2形成NMOS器件200。PMOS器件用于构成外围区100的电路；NMOS器件200用于控制后续在阵列区2形成的电容的充电或放电。以下将对PMOS器件100和NMOS器件200的形成步骤进行详细说明。
提供基底400。基底400的材料可以为硅或锗，外围区1的基底400内具有N型掺杂离子；阵列区2的基底400可以包括层叠设置的第一基底401和第二基底402，其中，第一基底401内具有N型掺杂离子，第二基底402内具有P型掺杂离子。其中，N型掺杂离子可以为磷或砷，P型掺杂离子可以为硼或镓。
在外围区1的基底400上形成第一栅介质层104，第一栅介质层104的材料可以为氧化硅、氧化铪或氧化锆。
在外围区1的基底400上形成第一栅极101，第一栅极101还覆盖第一栅介质层104。第一栅极101的材料可以为多晶硅，此外，还可以对多晶硅进行硼离子的掺杂处理，硼离子可以调节第一栅极101的导电性能。进一步地，可以采用离子注入的方法掺杂硼离子。在离子注入前，还需在基底400上形成光罩，光罩露出被第一栅极101。
在一些实施例中，还可以对第一栅极1进行氟离子的掺杂处理，氟可以占据硅的悬挂键，而且Si-F键比Si-H键能更强，不容易发生断键，能有效提高PMOS器件100的可靠性。进一步地，氟离子的掺杂处理可以与硼离子的掺杂处理使用同一光罩，如此，能够简化生产工艺，还不会影响阵列区2中NMOS器件200的性能。
氟离子注入剂量的范围为1.5E14 ions/cm2～5E14 ions/cm2。当氟离子注入剂量在上述范围内时，能够进一步减少第一栅极101中硅的悬挂键，同时也不会影响第一栅极101的性能。
在外围区1的基底400内形成第一源极102和第一漏极103，第一源极102和第一漏极103分别位于第一栅极101两侧；第一栅极101、第一源极102和第一漏极103构成PMOS器件100。在一些实施例中，可以通过对基底400进行离子注入以形成第一源极102和第一漏极103。第一源极102和第一漏极103的掺杂离子类型相同，二者均为P型掺杂离子，比如可以为硼或镓。
在阵列区2的基底400内形成第二源极202、第二栅极201和第二漏极203，第二栅极201位于第二源极203和第二漏极203之间；第二栅极201、第二源极202和第二漏极203构成NMOS器件200。在一些实施例中，基底400内还可以具有两个NMOS器件200，且两个NMOS器件200共用一个第二源极203或一个第二漏极203，两个NMOS器件200各自具有一个第二栅极201。
第二源极202和第二漏极203的掺杂离子类型相同，且二者均为N型离子，比如可以为磷或砷。第二源极202和第二漏极203可以通过离子注入的方法形成。第二栅极201的材料可以为钨或多晶硅。第二栅极201的侧壁还覆盖有第二栅介质层204，第二栅介质层204的材料可以为氧化硅、氧化铪或氧化锆。
继续参考图1，在一些实施例中，形成覆盖NMOS器件200和PMOS器件100的介质层300。后续形成覆盖介质层300的第一钝化层110(参考图3)和第二钝化层210(参考图3)。介质层300的材料为绝缘材料，比如可以为氧化硅或碳化硅。形成介质层300的方法可以为化学气相沉积工艺。在一些实施例中，位于外围区1的介质层300的顶面与位于阵列区2的介质层300的顶面齐平。
在其他实施例中，也可以不形成介质层300，而直接形成覆盖PMOS器件100的第一钝化层110和覆盖NMOS器件200的第二钝化层210。
参考图1-图12，形成位于PMOS器件100上的第一钝化层110；形成位于NMOS器件200上的第二钝化层210；第一钝化层110和第二钝化层210还位于介质层300上。第一钝化层110和第二钝化层210内具有氢元素，第一钝化层110内的氢含量小于第二钝化层210内的氢含量。如此，在后续退火处理过程中，第一钝化层110内扩散至PMOS器件100的氢原子较少，能够降低NBTI程度；第二钝化层210内扩散至NMOS器件200的氢原子较多，能够降低GIDL程度。
第一钝化层110和第二钝化层210的形成步骤可以包括如下三种示例。
示例一：参考图1，在NMOS器件200和PMOS器件100上形成初始第一钝化层111。初始第一钝化层111还位于介质层300上。初始第一钝化层111的材料可以为氮化硅或氮氧化硅。
形成初始第一钝化层111的方法可以为高密度等离子体化学气相沉积工艺(HighDensity Plasma-Chemical Vapor Deposition，HDP-CVD)。HDP-CVD是一种利用电感耦合等离子体源的化学气相沉积工艺，HDP-CVD能够在较低的沉积温度下产生较高的等离子体密度和质量。此外，利用HDP-CVD形成的初始第一钝化层111中的氢含量较小。
高密度等离子体化学气相沉积工艺的工艺参数包括：射频功率1000W-1300W，比如可以为1100W、1150W或1230W；温度50℃-170℃，比如可以为60℃、80℃或150℃；腔室气压1mTorr-5mTorr，比如可以为2mTorr、3mTorr或4mTorr。当HDP-CVD的工艺参数在上述范围内时，能够较大程度地降低初始第一钝化层111中的氢含量。
当第一钝化层110的材料为氮化硅时，相应的，高密度等离子体化学气相沉积工艺的反应气体包括Si2Cl6和NH3。由于反应气体中只有NH3具有氢元素，因此，通过上述反应气体形成的初始第一钝化层111中的氢含量较小。
参考图2，去除位于NMOS器件200上的初始第一钝化层111，剩余的初始第一钝化层111作为第一钝化层110。第一钝化层110的材料可以为氮化硅或氮氧化硅。去除部分初始第一钝化层111的方法可以为干法刻蚀。
继续参考图2，在NMOS器件200和第一钝化层110上形成初始第二钝化层211。初始第二钝化层211还位于介质层300上。由于第一钝化层110的顶面高于介质层300的顶面，因此，位于第一钝化层110上的初始第二钝化层211高于位于介质层300上的初始第二钝化层211，即初始第二钝化层211具有位于外围区1的凸起部。
形成初始第二钝化层211的方法可以为低压化学气相沉积工艺(Low-pressureCVD，LPCVD)。LPCVD就是将反应气体在反应腔室内进行沉积反应时的操作压力，降低到大约133Pa以下的一种CVD反应。LPCVD工艺的低压高热环境提高了反应室内气体扩散系数和平均自由程，从而提高了初始第二钝化层211的均匀性。另外，低压环境下气体物质传输速率较快，使得初始第二钝化层211的形成速度较快。另外，通过LPCVD工艺形成的初始第二钝化层211内的氢含量较多。
低压化学气相沉积工艺的工艺参数包括：射频功率为10W-20W，比如可以为12W、15W或18W；温度为100℃-250℃，比如可以为120℃、180℃或230℃；腔室气压500mTorr-1000mTorr，比如可以为600mTorr、800mTorr或900mTorr。当LPCVD的工艺参数保持在上述范围时，能够保证初始第二钝化层211内具有较为充足的氢原子。
当第二钝化层210的材料为氮化硅时，相应的，低压化学气相沉积工艺的反应气体包括SiH2Cl2和NH3。由于两种反应气体中均含有氢原子，因此，通过上述反应气体形成的初始第二钝化层211中的氢含量较多。
在上述实施例中，第二钝化层210的形成方法与第一钝化层110的形成方法不同。在其他实施例中，也可以采用相同的方法形成第一钝化层110和第二钝化层210，相应地，需要为第一钝化层110和第二钝化层210设置不同的工艺参数，进而使得第一钝化层110中的氢含量小于第二钝化层210中的氢含量，比如，第一钝化层110和第二钝化层210均可以采用HDP-CVD或等离子增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition,PECVD)工艺形成，相应地，可以调整工艺中的射频功率，使得形成第一钝化层110的射频功率大于形成第二钝化层210的射频功率，较强的射频功率强化反应气体NH3的电离程度，从而提高第一钝化层110中的氮含量，降低氢含量。
参考图3，去除高于第一钝化层110的初始第二钝化层211，剩余的初始第二钝化层211作为第二钝化层210。即，第一钝化层110的顶面与第二钝化层210的顶面齐平，且第一钝化层110的厚度与第二钝化层210的厚度相同。去除部分初始第二钝化层211的方法可以为干法刻蚀或者化学机械研磨。
在另外一些实施例中，也可以只对初始第二钝化层211进行平坦化处理，从而去除初始第二钝化层211位于外围区1的凸起部，外围区1中还可以具有剩余的部分初始第二钝化层211。即，第二钝化层210的顶面高于第一钝化层110的顶面，且第二钝化层210的厚度大于第一钝化层110的厚度。
示例二：参考图4，在NMOS器件200和PMOS器件100上形成初始第二钝化层211。初始第二钝化层211还位于介质层300上。初始第二钝化层211的材料可以为氮化硅或氮氧化硅。形成初始第二钝化层211的方法可以为LPCVD。
参考图5，去除位于PMOS器件100上的初始第二钝化层211，剩余的初始第二钝化层211作为第二钝化层210。去除部分初始第二钝化层211的方法可以为干法刻蚀。
继续参考图5，在PMOS器件100和第二钝化层210上形成初始第一钝化层111。初始第一钝化层111还位于介质层300上。位于第二钝化层210上的初始第一钝化层111高于位于介质层300上的初始第一钝化层111。即初始第一钝化层111具有位于阵列区2的凸起部。形成初始第一钝化层111的方法可以为HDP-CVD。
参考图6，去除高于第二钝化层210的初始第一钝化层111，剩余的初始第一钝化层111作为第一钝化层110。去除部分初始第二钝化层211的方法可以为干法刻蚀或者化学机械研磨。
在一些实施例中，第一钝化层110的顶面与第二钝化层210的顶面齐平，且第一钝化层110的厚度与第二钝化层210的厚度相同。在另一些实施例中，也可以只对初始第一钝化层111进行平坦化处理，从而去除初始第一钝化层111位于阵列区2的凸起部，阵列区2中还可以具有剩余的部分初始第一钝化层111。即，第一钝化层110的顶面高于第二钝化层210的顶面，且第一钝化层110的厚度大于第二钝化层210的厚度。
因此，示例二与示例一均能使得第一钝化层110中的氢含量小于第二钝化层210的氢含量，二者的区别在于：第一钝化层110和第二钝化层210的形成顺序不同。示例二与示例一相同或相似的部分可以参考前述的详细说明。
示例三：参考图7，在PMOS器件100上形成牺牲层112。在后续形成第二钝化层的过程中，牺牲层112可以将PMOS器件100与外界含氢的气体进行隔离，避免在外围区1残留有过多的氢原子。牺牲层112的材料可以为光刻胶，相应地，可以在介质层300上形成光刻胶材料层，对光刻胶材料层进行曝光显影处理，从而去除位于阵列区2的光刻胶材料层，剩余的光刻胶材料层作为牺牲层112。
参考图8，在牺牲层112和NMOS器件200上形成初始第二钝化层211，初始第二钝化层211还位于介质层300上。初始第二钝化层211的材料可以为氮化硅或氮氧化硅。初始第二钝化层211的形成方法可以为LPCVD。
参考图9，去除位于牺牲层112上的初始第二钝化层211，以露出牺牲层112，剩余的初始第二钝化层211作为第二钝化层210。去除部分第二初始钝化层211的方法可以为干法刻蚀或化学机械研磨。
参考图10，去除牺牲层112。去除牺牲层112的方法可以为湿法刻蚀。
在PMOS器件100和第二钝化层210上形成初始第一钝化层111。初始第一钝化层111还位于介质层300上；初始第一钝化层111到的形成方法可以为HDP-CVD。
参考图11，去除高于第二钝化层210的初始第一钝化层111，剩余的初始第一钝化层111作为第一钝化层110。去除部分初始第一钝化层111的方法可以为干法刻蚀或化学机械研磨。
因此，示例三与前述两个示例均能使得第一钝化层110中的氢含量小于第二钝化层210的氢含量，示例三与前述两个示例的区别在于：在形成第二钝化层210前还形成了牺牲层112以保护PMOS器件100。示例三与前述示例相同或相似的部分可以参考前述的详细说明。
形成第一钝化层110和第二钝化层210后，对第一钝化层110和第二钝化层210进行退火处理。在高温的作用下，第一钝化层110中的氢原子向PMOS器件100中扩散，第二钝化层210中的氢原子向NMOS器件200中扩散。
参考图12，形成第一钝化层110和第二钝化层210后，还形成贯穿第一钝化层110和介质层300的第一接触结构120，第一接触结构120分别与第一源极102、第一漏极103和第一栅极101接触；还形成贯穿第二钝化层210和介质层200的电容230，电容230通过第二接触结构220与第二源极202电连接。
综上所述，在外围区1和阵列区2采用不同的钝化层工艺，使得第一钝化层110的氢含量小于第二钝化层210的氢含量，如此，既可以修复阵列区2内NMOS器件200中的硅悬挂键，也可以提高外围区1内PMOS器件100的可靠性。此外，还可以在PMOS器件100的第一栅极101中注入氟离子，两种改善方式搭配使用可以起到叠加的效果，进一步提高PMOS器件100的可靠性。
本申请另一实施例还提供一种半导体结构的制造方法，本申请另一实施例提供的半导体结构的制造方法与前述实施例提供的半导体结构的制造方法大致相同，主要区别包括：形成介质层后，还去除阵列区的部分厚度的介质层，以使位于阵列区的介质层的顶面低于位于外围区的介质层的顶面。图13-图15为本申请另一实施例提供的的半导体结构的制造方法中各步骤对应的结构示意图，以下将结合附图进行详细说明。
参考图13，在外围区1形成PMOS器件100，在阵列区2形成NMOS器件200。
形成覆盖PMOS器件100和NMOS器件200的介质层300。形成介质层300的方法可以为化学气相沉积工艺。介质层300的材料可以为氧化硅或碳化硅。
参考图14，去除阵列区2的部分厚度的介质层300，以使位于阵列区2的介质层300的顶面低于位于外围区1的介质层300的顶面。即，位于阵列区2的介质层300的厚度小于位于外围区1的介质层300的厚度。
参考图15，形成第一钝化层110和第二钝化层210，且第一钝化层110的厚度小于第二钝化层210的厚度。第一钝化层110的顶面与第二钝化层210的顶面齐平。当第一钝化层110的氢浓度小于第二钝化层210的氢浓度，且第一钝化层110的厚度小于第二钝化层210的厚度时，第一钝化层110内氢原子的总量会进一步小于第二钝化层210内氢原子的总量。如此，可以进一步提高外围区1内PMOS器件的可靠性。
在另外一些实施例中，也可以先形成覆盖介质层300的初始第二钝化层；再去除位于外围区1的初始第二钝化层以及位于外围区1的部分介质层300，剩余的初始第二钝化层作为第二钝化层210；最后在外围区1形成第一钝化层110。也就是说，可以在同一工艺步骤中去除部分第二钝化层210和部分介质层300，从而简化生产工艺。
有关第一钝化层110和第二钝化层210形成的具体方法请参考前述实施例的详细说明，在此不再赘述。
形成第一钝化层110和第二钝化层210后进行退火处理，以使氢原子在高温下发生扩散。
综上所述，去除位于阵列区2的部分厚度的介质层300，能够使得第一钝化层110和第二钝化层210的顶面在保持齐平的同时，增大第二钝化层210和第一钝化层110的厚度差，进而增大第二钝化层210与第一钝化层110内氢原子的总量之差，从而提高PMOS器件100的可靠性。
相应的，本申请又一实施例还提供一种半导体结构，该半导体结构可以通过前述实施例中半导体结构的制造方法进行制造。参考图12，半导体结构包括：PMOS器件100，PMOS器件100位于外围区1内；NMOS器件200，NMOS器件200位于阵列区2内；第一钝化层110，第一钝化层110位于PMOS器件100上；第二钝化层210，第二钝化层210位于NMOS器件200上；第一钝化层110和第二钝化层210内具有氢元素，且第一钝化层110内的氢含量小于第二钝化层210内的氢含量。
以下将结合附图对半导体结构进行详细说明。
在一些实施例中，半导体结构还包括位于NMOS器件200和PMOS器件100上的介质层300，介质层300的材料可以为氧化硅或碳化硅。阵列区2的介质层300的顶面可以与外围区1的介质层300的顶面齐平。
在另一些实施例中，阵列区2的介质层300的顶面也可以低于外围区1的介质层300的顶面。相应地，当第二钝化层210的顶面与第一钝化层110的顶面齐平时，第二钝化层210的厚度大于第一钝化层110的厚度。此时，当第一钝化层110内的氢浓度小于第二钝化层210的氢浓度时，第一钝化层110内氢原子的总量能够小于第二钝化层210内氢原子的总量。如此，可以进一步保证PMOS器件的可靠性。
第一钝化层110的厚度为650nm～850nm；第二钝化层210的厚度为650nm～850nm。当厚度保持在上述范围内时，第一钝化层110的厚度和第二钝化层210能够较大程度地阻挡外界氢气和水汽，避免影响PMOS器件100和NMOS器件200的性能。
综上所述，第一钝化层110中的氢含量小于第二钝化层210中的氢含量，如此，扩散至NMOS器件200的氢原子较多，而扩散至PMOS器件100的氢原子较少；NMOS器件200中较多的氢原子能够较大程度地修复硅悬挂键，PMOS器件100中氢原子形成的Si-H键也较少，能够降低PMOS器件100的退化程度。
本领域的普通技术人员可以理解，上述各实施方式是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各自更动与修改，因此本申请的保护范围应当以权利要求限定的范围为准。
Claims (15)
1.一种半导体结构的制造方法，所述半导体结构包括阵列区和外围区，其特征在于，包括：
在所述外围区形成PMOS器件；
在所述阵列区形成NMOS器件；
形成位于所述PMOS器件上的第一钝化层，所述第一钝化层仅位于所述外围区；
形成位于所述NMOS器件上的第二钝化层，所述第二钝化层仅位于所述阵列区；
所述第一钝化层和所述第二钝化层内具有氢元素，所述第一钝化层内的氢含量小于所述第二钝化层内的氢含量；
形成所述第一钝化层和所述第二钝化层后进行退火处理。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第一钝化层的方法包括高密度等离子体化学气相沉积工艺；形成所述第二钝化层的步骤包括低压化学气相沉积工艺。
3.根据权利要求2所述的半导体结构的制造方法，其特征在于，所述高密度等离子体化学气相沉积工艺的工艺参数包括：射频功率为1000W-1300W，温度为50℃-170℃，腔室气压为1mTorr-5mTorr；
所述低压化学气相沉积工艺的工艺参数包括：射频功率为10W-20W，温度为100℃-250℃，腔室气压为500mTorr-1000mTorr。
4.根据权利要求2所述的半导体结构的制造方法，其特征在于，所述第一钝化层的材料包括氮化硅，所述高密度等离子体化学气相沉积工艺的反应气体包括Si2Cl6和NH3；所述第二钝化层的材料包括氮化硅，所述低压化学气相沉积工艺的反应气体包括SiH2Cl2和NH3。
5.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第一钝化层和所述第二钝化层的步骤包括：
在所述PMOS器件上形成牺牲层；
在所述牺牲层和所述NMOS器件上形成初始第二钝化层；
去除位于所述牺牲层上的所述初始第二钝化层，以露出所述牺牲层，剩余的所述初始第二钝化层作为所述第二钝化层；
去除所述牺牲层；
在所述PMOS器件和所述第二钝化层上形成初始第一钝化层；
去除高于所述第二钝化层的所述初始第一钝化层，剩余的所述初始第一钝化层作为所述第一钝化层。
6.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第一钝化层和所述第二钝化层的步骤包括：
在所述NMOS器件和所述PMOS器件上形成初始第一钝化层；
去除位于所述NMOS器件上的所述初始第一钝化层，剩余的所述初始第一钝化层作为所述第一钝化层；
在所述NMOS器件和所述第一钝化层上形成初始第二钝化层；
去除高于所述第一钝化层的所述初始第二钝化层，剩余的所述初始第二钝化层作为所述第二钝化层。
7.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第一钝化层和所述第二钝化层的步骤包括：
在所述NMOS器件和所述PMOS器件上形成初始第二钝化层；
去除位于所述PMOS器件上的所述初始第二钝化层，剩余的所述初始第二钝化层作为所述第二钝化层；
在所述PMOS器件和所述第二钝化层上形成初始第一钝化层；
去除高于所述第二钝化层的所述初始第一钝化层，剩余的所述初始第一钝化层作为所述第一钝化层。
8.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成所述PMOS器件和所述NMOS器件的步骤包括：
提供基底；
在所述外围区的所述基底上形成第一栅极；
在所述外围区的所述基底内形成第一源极和第一漏极，所述第一源极和所述第一漏极分别位于所述第一栅极两侧；所述第一栅极、所述第一源极和所述第一漏极构成所述PMOS器件；
在所述阵列区的所述基底内形成第二源极、第二栅极和第二漏极，所述第二栅极位于所述第二源极和所述第二漏极之间；所述第二栅极、所述第二源极和所述第二漏极构成所述NMOS器件。
9.根据权利要求8所述的半导体结构的制造方法，其特征在于，形成所述第一栅极后，还包括：对所述第一栅极进行掺杂处理，且所述掺杂离子包括氟离子。
10.根据权利要求9所述的半导体结构的制造方法，其特征在于，所述氟离子注入剂量的范围为1.5E14ions/cm2~5E14 ions/cm2。
11.根据权利要求1所述的半导体结构的制造方法，其特征在于，在形成所述第一钝化层和所述第二钝化层之前还包括：
形成覆盖所述NMOS器件和所述PMOS器件的介质层；
形成位于所述介质层上的所述第一钝化层和所述第二钝化层。
12.根据权利要求11所述的半导体结构的制造方法，其特征在于，形成所述介质层后还包括：去除所述阵列区的部分厚度的所述介质层，以使位于所述阵列区的所述介质层的顶面低于位于所述外围区的所述介质层的顶面；
形成所述第一钝化层和所述第二钝化层，且所述第一钝化层的厚度小于所述第二钝化层的厚度。
13.一种半导体结构，所述半导体结构包括外围区和阵列区，其特征在于，包括：
PMOS器件，所述PMOS器件位于所述外围区内；
NMOS器件，所述NMOS器件位于所述阵列区内；
第一钝化层，所述第一钝化层位于所述PMOS器件上，所述第一钝化层仅位于所述外围区；
第二钝化层，所述第二钝化层位于所述NMOS器件上，所述第二钝化层仅位于所述阵列区；
所述第一钝化层和所述第二钝化层内具有氢元素，且所述第一钝化层内的氢含量小于所述第二钝化层内的氢含量。
14.根据权利要求13所述的半导体结构，其特征在于，所述第一钝化层的厚度为650nm~850nm；所述第二钝化层的厚度为650nm~850nm。
15.根据权利要求13所述的半导体结构，其特征在于，还包括：覆盖所述NMOS器件和所述PMOS器件的介质层；所述阵列区的所述介质层的顶面低于位于所述外围区的所述介质层的顶面；所述第一钝化层和所述第二钝化层位于所述介质层上，且所述第一钝化层的厚度小于所述第二钝化层的厚度。
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