CN1238557A - 半导体集成电路器件和制造半导体集成电路器件的方法 - Google Patents

半导体集成电路器件和制造半导体集成电路器件的方法 Download PDF

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Abstract

在半导体衬底上形成使第一井形成区和第二井形成区露出的光致抗蚀剂图形，它被用作掩模，把杂质掺入半导体衬底，由此形成埋置n井，并进一步被用作掩模，把杂质掺入半导体衬底，由此以自对准方式在埋置n井上形成浅p井。接着，去除光致抗蚀剂图形。此后，在半导体衬底主表面上形成使第一井形成区的外围区和第三井形成区露出的光致抗蚀剂图形，并被用作掩模，把杂质掺入半导体衬底，由此形成浅p井。

Description

半导体集成电路器件和制造半导体 集成电路器件的方法
本发明涉及制造半导体集成电路器件的技术，更详细地涉及应用于井隔离技术时的一种有效的技术，为了电隔离在半导体衬底内形成的井(well)(半导体区域)和半导体衬底，通过这种技术在原先的井的底部分和侧面部分内形成另一井以便包围原先的井。
上述的井隔离技术通过第一井与在其周围形成的第二井电隔离能向在半导体衬底内形成的第一井供给不同于加于半导体衬底的电压的所希望的电压。
上述的技术被应用于各种各样的半导体集成电路器件像例如在第一井内形成存储单元举例来说并向存储单元中的MIS·FET(金属-绝缘体-半导体场效应晶体管)施加反向偏置电压的DRAM(动态随机存取存储器)，或是对第一井施加贡电压的快速存储器(EEPROM：电可擦可编程序ROM)之类半导体集成电路器件。
在这里将描述具有我们研究的井隔离结构的半导体集成电路器件。
更准确地说，在第二导电类型半导体衬底中的井隔离区上形成有第一导电类型深井和在深井的区域内形成的第二导电类型浅井。通过从半导体衬底主表面向半导体衬底的深部位扩散杂质，形成包围浅井的外围和使浅井和半导体衬底电隔离的上述的深井。因此，能够向浅井供给与施加于半导体衬底的电压不同的电压。
在半导体衬底的另一区域内形成有常规的第一导电类型井和常规的第二导电类型井。通过从半导体衬底主表面向半导体衬底中的预定部位扩散杂质形成这些第一导电类型和第二导电类型的井。
在用二个掩模形成上述的井结构的技术中，获得上述的井结构是用二个掩膜：用于形成第一导电类型深井和常规的第一导电类型井的掺杂步骤的共同掩模以及用于形成第二导电类型浅井和常规的第二导电类型井的掺杂步骤的共用掩模。
然而，在有关用一个掩模形成二种井迄今所述的技术中我们已发现了下列问题。
具体地说，从通过补偿第二导电类型杂质和第一导电类型杂质形成第二导电类型浅井的实际情况中产生第一个问题。也就是说，第二导电类型杂质的有效浓度增大到在没有井隔离的常规第二导电类型井中的第二导电类型杂质浓度的二倍左右，因此在半导体衬底主表面上形成的晶体管具有大不相同的特性，特别是阈电压。需要新掩模来调整阈电压。
第二个问题是第二导电类型浅井的总杂质浓度增大到置于没有井隔离下的常规第二导电类型井的杂质浓度的三倍左右。因此，半导体衬底主表面内载流子迁移率降低到损坏在主表面上形成的晶体管的特性，特别是降低漏电流。
当随着晶体管的进一步小型化，井密度大有上升趋势之时，由于干扰高性能晶体管的因素，上述的二个问题变得严重。
本发明的目的是提供在不需要在制造半导体集成电路器件的步骤数目上有所增加的情况下能使井和在井隔离区中的常规的井的杂质浓度最佳化的技术。
本发明的另一个目的是提供在不需要在制造半导体集成电路器件的步骤数目上有任何增加的情况下能改进在井和井隔离区内的常规的井中形成的元件的特性的技术。
根据参考附图进行的下面描述，发明的上述和其他的目的以及新的特点将是显而易见的。
在下文将简短地概述在说明书中公开的本发明有代表性的情况。
根据本发明，提供有的制造半导体集成电路器件的方法包括步骤为：(a)通过形成图形在半导体衬底主表面上形成使第一井形成区和离第一井形成区一定距离处形成的第二井形成区曝露的第一掩模；(b)用第一掩模作掺杂掩模把杂质掺入半导体衬底以致在第一井形成区内的半导体衬底深部位处形成第一导电类型埋置井区；(c)用第一掩模作掺杂掩模把杂质掺入半导体衬底以致在第一井形成区和第二井形成区内的第一导电类型埋置井区上形成第二导电类型浅井区；(d)通过形成图形，在半导体衬底主表面上形成使包围第一井形成区中的第一导电类型埋置井区和第二导电类型浅井区的第三井形成区以及离第一井形成区一定距离处形成的第四井形成区曝露的第二掩模；和(e)用第二掩模作掺杂掩模把杂质掺入半导体衬底以致在第三井形成区内形成包围第一井形成区中的第二导电类型浅井区的外围并与第一井形成区中的第一导电类型埋置井区电连接的第一导电类型浅井区和在第四井形成区内形成第一导电类型浅井区，
其中，在第一井形成区内，第一井形成区中的第二导电类型浅井区被在第三井形成区中形成的第一导电类型浅井区和在第一井形成区中的第一导电类型埋置井区包围并与半导体衬底电隔离，
其中，在第二井形成区内，第二导电类型浅井区与半导体衬底电连接。
此外，在本发明中进行掺杂步骤(e)以使在第三井形成区内的至少一部分第一导电类型浅井区的杂质浓度高于在第一井形成区内的第二导电类型浅井区的杂质浓度。
此外，本发明进一步包括的步骤为：
通过形成图形在半导体衬底主表面上形成使离第一井形成区一定距离处形成的第五井形成区曝露的第三掩模；
用第三掩模作掺杂掩模把杂质掺入半导体衬底以致在第五井形成区内形成第一导电类型浅井区；
通过形成图形在半导体衬底主表面上形成使被第五井形成区沿面包围的第六井形成区曝露的第四掩模；
用第四掩模作掺杂掩模把杂质掺入半导体衬底以致在第六井区内形成第二导电类型浅井区；
通过形成图形在半导体衬底主表面上形成使第五井形成区；第六井形成区和包围第五井形成区的一部分元件隔离区曝露并具有其安放在元件隔离区上的开口末端的第五掩模；和
用第五掩模作掺杂掩模把杂质掺入半导体衬底以致在第五井形成区中的第一导电类型浅井区和第六井形成区中的第二导电类型浅井区的下面形成第一导电类型埋置井区以使埋置井区与第五井形成区和第六井形成区中的第一导电类型浅井区电连接并在包围第五井形成区的元件隔离区下面延伸，
其中，在第六井形成区内，在第六井形成区中的第二导电类型浅井区被第五井形成区中的第一导电类型浅井区以及第五井形成区和第六井形成区中的第一导电类型埋置井区包围并与半导体衬底电隔离。
此外，本发明进一步包括的步骤为：
在第一井形成区内，在半导体衬底主表面上形成使第一导电类型浅井区曝露的第六掩模；和
用第六掩模作掺杂掩模把杂质掺入第一井形成区以致补偿第一井形成区中的第二导电类型浅井区的导电类型而形成第一井形成区中的第一导电类型浅井区，
在步骤中，在第一井形成区内形成第一导电类型浅井区和第二导电类型浅井区，并且第二导电类型浅井区被第一导电类型井区、在第三井形成区中形成的第一导电类型浅井区和在第一井形成区中的第一导电类型埋置井区包围而与半导体衬底电隔离。
此外，根据本发明提供制造半导体集成电器器件的方法，包括的步骤为：(a)通过形成图形在半导体衬底主表面上形成使第一井形成区和离第一井形成区一定距离处形成的第二井形成区暴露的第一掩模；(b)用第一掩模作掺杂掩模把杂质掺入半导体衬底以致在第一井形成区内的半导体衬底深部位处形成第一导电类型埋置井区；(c)用第一掩模作掺杂掩模把杂质掺入半导体衬底以致在第一井形成区和第二井形成区内的第一导电类型埋置井区上形成第二导电类型井区；(d)通过形成图形在半导体衬底主表面上形成使包围第一井形成区中的第一导电类型埋置井区和第二导电类型浅井区的第三井形成区以及在离第一井形成区一定距离处形成的第四井形成区曝露的第二掩膜；和(e)用第二掩模作掺杂掩模把杂质掺入半导体衬底以致在第三井形成区内形成包围第一井形成区中的第二导电类型浅井区的外围并与第一井形成区中的第一导电类型埋置井区电连接的第一导电类型浅井区并且在第四井形成区内形成第一导电类型浅井区，
其中，当在半导体衬底中形成高击穿电压的MIS晶体管时，除形成高击穿电压的MIS晶体管的高击穿电压的浅井区以外另外用与其它浅井相同的导电类型杂质掺入浅井区，
其中，在第一井形成区内，第一井形成区内的第二导电类型浅井区被第三井形成区内的第一导电类型井区和第一井形成区内的第一导电类型埋置井区包围并与半导体衬底电隔离；和
其中，在第二井形成区内，第二导电类型浅井区与半导体衬底电连接。
此外，根据本发明提供有制造半导体集成电路器件的方法，包括的步骤为：(a)通过形成图形在半导体衬底主表面上形成使第一井形成区和离第一井形成区一定距离处形成的第二井形成区曝露的第一掩模；(b)用第一掩模作掺杂掩模把杂质掺入半导体衬底以致在第一井形成区和第二井形成区内的半导体衬底深部位处形成第一导电类的埋置井区；(c)用第一掩模作掺杂掩模把杂质掺入半导体衬底以致在第一井形成区和第二井形成区内的第一导电类型埋置井区上形成第二导电类型井区；(d)通过形成图形在半导体衬底主表面上形成使包围第一井形成区中的第一导电类型埋置井区和第一井形成区中的井区的第三井形成区曝露的第二掩模；和(e)用第二掩模作掺杂掩模把杂质掺入半导体衬底以致在第三井形成区内形成包围第一井形成区中的第二导电类型井区的外围并与第一井形成区中的第一导电类型埋置井区电连接的第一导电类型井区，
其中，在第一井形成区内，第一井形成区内的第二导电类型井区被第三井形成区内形成的第一导电类型井区和第一井形成区内的第一导电类型埋置井区包围而与半导体衬底电隔离，
其中，在第二井形成区内，第二导电类型浅井区与半导体衬底电连接。
在下文将简短地描述其他方法有代表性的概况。
具体地说，一种方法包括：
在半导体衬底的第一井形成区内和在离第一井形成区一定距离的部位处形成的第二井形成区内的离半导体衬底主表面一定距离的部位处形成的第一导电类型埋置井区；
以与第一导电类型埋置井区无关地调整杂质浓度这样的方式在第一井形成区和第二井形成区内的第一导电类型埋置井区上形成与第一导电类型埋置井区成自对准的第二导电类型浅井区；
在围绕第一井形成区的第三井形成区内包围第一井形成区中的第二导电类型浅井区并与第一井形成区中的第一导电类型埋置井区电连接的第一导电类型浅井区；和
在离第一井形成区、第二井形成区和第三井形成区中的任一井形成区一定距离的部位处形成的第四井形成区内形成的第一导电类型浅井区，
在方法中，第一井形成区中的第二导电类型浅井区被第一井形成区中的第一导电类型埋置井区和第三井形成区中的第一导电类型浅井包围而与半导体衬底电隔离，而且第二井形成区中的第二导电类型浅井区与半导体衬底电连接。
此外，另一种方法包括：
在半导体衬底的第一井形成区内和在离第一井形成区一定距离的部位处形成的第二井形成区内的离半导体衬底主表面一定距离的部位处形成的第一导电类型埋置井区；
以与第一导电类型埋置井区无关地调整杂质浓度这样的方式在第一井形成区和第二井形成区内的第一导电类型埋置井区上形成与第一导电类型埋置井区成自对准的第二导电类型浅井区；和
在第一井形成区周围形成的第三井形成区内，包括第一井形成区中的第二导电类型浅井区并与第一井形成区中的第一导电类型埋置井区电连接的第一导电类型浅井区，
在方法中，第一井形成区中的第二导电类型浅井区被第一井形成区中的第一导电类型埋置井区和第三井形成区中的第一导电类型浅井包围而与半导体衬底电隔离，而且第二井形成区中的第二导电类型浅井区与半导体衬底电连接。
此外，在另外还有一种方法中，进行掺杂以使第三井形成区内的至少一部分第一导电类型浅井的杂质浓度高于第二导电类型浅井区的杂质浓度。
此外，在第一井形成区和第二井形成区内，第二导电类型浅井区具有同样的杂质分布并且第一导电类型埋置井区具有同样的杂质分布。
图1是说明本发明技术思想的半导体集成电路器件的主要部分的截面图；
图2(a)和图2(b)是图1中的各个部分的杂质浓度分布的说明性的曲线图；
图3是图1中的各个部分的杂质浓度分布的说明性的曲线图；
图4是在制造图1中的半导体集成电路器件的方法中主要部分的截面图；
图5是用于图1的半导体集成电路器件制造方法的掩模布局的顶视平面图；
图6是在制造图1中的半导体集成电路器件的方法中主要部分的截面图；
图7是用于图1的半导体集成电路器件制造方法的掩模布局的顶视平面图；
图8是在制造本发明一个实施例的半导体集成电路器件的方法中主要部分的截面图；
图9是在图8之后的半导体集成电路器件制造方法中主要部分的截面图；
图10是在图9之后的半导体集成电路器件制造方法中主要部分的截面图；
图11是在图10之后的半导体集成电路器件制造方法中主要部分的截面图；
图12是在图11之后的半导体集成电路器件制造方法中主要部分的截面图；
图13是在图12之后的半导体集成电路器件制造方法中主要部分的截面图；
图14是在图13之后的半导体集成电路器件制造方法中主要部分的截面图；
图15是图14的半导体集成电路器件中的存储单元的电路图；
图16是形成本发明另一实施例的半导体集成电路器件的半导体芯片的顶视平面图；
图17是在制造图16的半导体集成电路器件的方法中主要部分的截面图；
图18是在图17之后的半导体集成电路器件制造方法中主要部分的截面图；
图19是在图18之后的半导体集成电路器件制造方法中主要部分的截面图；
图20是在图19之后的半导体集成电路器件制造方法中主要部分的截面图；
图21是在图20之后的半导体集成电路器件制造方法中主要部分的截面图；
图22是在图21之后的半导体集成电路器件制造方法中主要部分的截面图；
图23是在图22之后的半导体集成电路器件制造方法中主要部分的截面图；
图24是形成本发明另一实施例的半导体集成电路器件的半导体芯片的顶视平面图；
图25是在制造图24的半导体集成电路器件的方法中主要部分的截面图；
图26是在图25之后的半导体集成电路器件制造方法中主要部分的截面图；
图27是在图26之后的半导体集成电路器件制造方法中主要部分的截面图；
图28是在图27之后的半导体集成电路器件制造方法中主要部分的截面图；
图29是在图28之后的半导体集成电路器件制造方法中主要部分的截面图；
图30是在图29之后的半导体集成电路器件制造方法中主要部分的截面图；
图31是在图30之后的半导体集成电路器件制造方法中主要部分的截面图；
图32是表示形成本发明另一实施例的半导体集成电路器件的半导体芯片的顶视平面图
图33是在制造图32的半导体集成电路器件的方法中主要部分的截面图；
图34是在图33之后的半导体集成电路器件制造方法中主要部分的截面图；
图35是在图33之后的半导体集成电路器件制造方法中主要部分的截面图；
图36是在图33之后的半导体集成电路器件制造方法中主要部分的截面图；
图37是在图33之后的半导体集成电路器件制造方法中主要部分的截面图；
图38是在图33之后的半导体集成电路器件制造方法中主要部分的截面图；
图39是在图33之后的半导体集成电路器件制造方法中主要部分的截面图；
图40是快速存储器(EEPROM)中存储单元的电路图；
图41是制造本发明另一实施例的半导体集成电路的方法中主要部分的截面图；
图42是在图41之后的半导体集成电路器件制造方法中主要部分的截面图；
图43是在图42之后的半导体集成电路器件制造方法中主要部分的截面图；
图44是在图43之后的半导体集成电路器件制造方法中主要部分的截面图；
图45是在图44之后的半导体集成电路器件制造方法中主要部分的截面图；
图46是在实施例5的半导体集成电路器件中的超高速缓冲存储器内元件布局的顶视平面图；
图47是在实施例5的超高速缓冲存储器中的存储单元电路图；
图48是在制造本发明一个实施例的半导体集成电路器件的方法中主要部分的截面图；
图49是在图48之后的半导体集成电路器件制造方法中主要部分的截面图；
图50是在图48之后的半导体集成电路器件制造方法中主要部分的截面图；
图51是在图48之后的半导体集成电路器件制造方法中主要部分的截面图；
图52是在图48之后的半导体集成电路器件制造方法中主要部分的截面图；
图53是在图48之后的半导体集成电路器件制造方法中主要部分的截面图；
图54是具有我们研究的井隔离结构的半导体集成电路器件的局部截面视图；
图55是具有我们研究的井隔离结构的半导体集成电路器件的局部截面视图；
图56是说明图55中的各个部分的杂质浓度分布的说明性的曲线图；
图57是说明我们研究的半导体集成电路器件的问题的半导体衬底的局部截面图；和
图58是说明我们研究的半导体集成电路器件的问题的半导体衬底的局部截面图。
将参考附图连系本发明的实施例详细地描述本发明(贯穿所有说明实施例的附图，用相同的标志符号标记具有相同功能的部分，并略去其重复的描述)。
(实施例1)
图1是说明本发明的技术思想的半导体集成电路器件的主要部分的截面图；图2(a)、图2(b)和图3是图1中的各个部分的杂质浓度分布的说明性的曲线图；图4和6是在制造图1的半导体集成电路器件的方法中主要部分的截面图；图5和7是用于制造图1的半导体集成电路器件的方法的掩模布局的顶视平面图；图8到14是在制造本发明一个实施例的半导体集成电路器件的方法中主要部分的截面图；图15是在图14中的半导体集成电路器件中的存储单元的电路图；图54和55是具有我们研究的井隔离结构的半导体集成电路器件的部分截面图；以及图56是说明图55中的各个部分的杂质浓度分布的说明性的曲线图。
首先，在描述实施例1之前在这里将描述我们研究的井隔离技术。
图54说明具有我们研究的双井的井隔离结构。用p型单晶制成半导体衬底50，并在半导体衬底50的主表面中的元件隔离区内形成场绝缘薄膜51。
n型杂质分布从半导体衬底50的主表面延伸到深部位因此形成深n井52。n型杂质分布从半导体衬底50的主表延伸到比深n井浅的部位因此形成浅n井53。
在场绝缘薄膜51包围的区域中形成通常的p井54并且p型杂质分布从半导体衬底50的主表面延伸。此外，形成p井55以使其周围(其底部和侧面部分)被深n井52包围。
在这里在常规的运作时，虽然半导体衬底50是处于接地电位因此除0V以外没有对通常的p井54施加电压，但是p井55被深n井52包围而与半导体衬底50电隔离，所以能够向p井55供给不同于对半导体衬底50施加的电压的所希望的电压，例如负电压。
在这里将描述通过使用二个掩模形成上述的井结构的工艺方法问题。图55表示井的截面结构，在截面结构中在p型半导体衬底56中形成有n井57a和57b以及比n井57a和57b浅的p井58a和58b。
浅p井58b的周围(底部和侧面部分)被n井57b包围，所以浅p井58b与半导体衬底56电隔离。因此，能够向p井58b供给不同于对半导体衬底56施加的电压的所希望的电压，例如负电压。
在这种工艺方法中，通过对形成n井57a和57b的掺杂步骤采用同样的掩模以及对形成p井58a和58b的掺杂步骤采用同样的掩模，用二个掩模实现上述的井结构。
在这里，图56(a)和图56(b)说明在图55中部位A、B和C处在深度方向上的杂质浓度分布。如图56(a)所示，与在p井58a中部位n-MIS·FET处的硼(B)浓度分布比较，在n井57a中的部位A处磷(p)浓度分布在表面附近必须是低的而在离表面深的部位处必须是高的。
这是因为在掺杂步骤时用共用掩模形成p井58a和58b，因此在部位B和C二处杂质分布必须最佳化。如图56(b)所示，更准确地说，在p井的在部位C处的区域内，必须在表面附近处内形成硼浓度与磷浓度有差别的有效p井58b，而且必须考虑在离表面深的部位处形成有效n井57b。
然而，我们已发现这种工艺方法牵涉到以下的问题。第一个问题是p井58b是通过硼和磷之间的补偿形成的，因此p型杂质有效浓度一般被减小到p井58a的最低浓度的一半。因此，在半导体衬底主表面上形成的晶体管的特性，具体地说，阈电压差异很大。需要另一个掩模来调整阈电压。
第二个问题是p井的总杂质浓度增大到高达通常的p井58(a)的杂质浓度的三倍左右。因此，半导体衬底的主表面区域中的载流子迁移率变低，以致在主表面上形成的晶体管的特性，具体地说，漏电流相应地变低。
由于降低高性能晶体管品质的因素，所以随着晶体管变得越小，随着井浓度变得越高，迄今所述的这二个问题变得越来越严重。
所以，本发明提出在不增加掩模数目的情况下可以调整各个井的杂质浓度的井结构。图1是说明本发明技术思想的半导体衬底1中的主要部分的截面图。
用例如掺硼p型硅(si)单晶制作半导体衬底1并且在半导体衬底1的主表面内形成沟型元件隔离区2。通过把隔离薄膜26埋入在半导体衬底1的主表面内构成的沟2a中形成隔离区2。上述的隔离薄膜2b例如是氧化硅薄膜，以便能使顶面平面化以致与半导体衬底1的主表面大体齐平。
在介于这些邻接隔离区2之间的区域间，形成有井隔离区(第一井形成区)、第二井形成区和第四井形成区。
在井隔离区内，设置有埋置n井(第一导电类型埋置井)3a、在n井3a上方以自对准方式形成的浅p井(第二导电类型浅井区)4a和为包围浅p井4a的外围部分形成的浅n井(第一导电类型浅井区)5a。
通过用共用掩模作离子注入掩模的离子注入法把各种杂质掺入半导体衬底1，形成这些埋置n井3a和浅p井4a。因此，在同一平面部位处和在同一平面区域内形成埋置n井3a和浅p井4a。
在这里，埋置n井3a掺有例如磷，虽然对此没有具体限制。此外，浅p井4a掺有例如硼。
使浅n井5a形成跨接浅p井4a侧面部分和半导体衬底1之间的边界区并且从隔离区2的底部延伸而与埋置n井3a重叠。因此，浅p井4a完全被浅n井5a和埋置n井3a沿其周界包围，所以浅p井4a与半导体衬底1电隔离。上述的浅n井5a掺有例如磷。
在第二井形成区内，设置有在离半导体衬底1的主表面深的部位处形成的埋置n井(第一导电类型埋置井区)3b和在埋置n井3b上方以自对准方式形成的浅p井(第二导电类型浅井区)4b。
通过用共同掩模作离子注入掩模的离子注入法把各种杂质掺入半导体衬底1形成这些埋置n井3b和浅p井4b。因此，在同一平面部位处和同一平面区域内形成埋置n井3b和浅p井4b。
通过用同一掩模作离子注入掩模的离子注入法把埋置n井3b的杂质和上述的井隔离区中的埋置n井3a的杂质同时掺入半导体衬底1。因此，埋置n井3b的杂质和在深度方向上的杂质分布(例如，深度和区域)是与埋置n井3a的杂质和在深度方向上的杂质分布(例如，深度和区域)一样的。
通过用同一掩模作离子注入掩模的离子注入法把浅p井4b的杂质和上述的井隔离区中的浅p井4a的杂质同时掺入半导体衬底1。因此，浅p井4b的杂质和在深度方向上的杂质分布(例如，深度和区域)是与浅p井4a的杂质和在深度方向上的杂质分布(例如，深度和区域)一样的。
在第四井形成区中，形成有浅n井(第一导电类型浅井区)5b。通过用同一掩模作离子注入掩模的离子注入法把上述的浅n井5b的杂质和上述的井隔离区中的浅n井5a的杂质掺入半导体衬底1。因此，浅n井5b的杂质和在深度方向上的杂质分布(例如，深度和区域)是与浅n井5a的杂质和在深度方向上的杂质分布(例如深度和区域)一样的。
在图2(a)和图2(b)中说明在图1的部位D、E、F和G处的杂质浓度分布。
使在第四井形成区(在部位D处)内的浅n井5b的杂质浓度分布从半导体衬底1的主表面延伸到预定的深度以使在主表面上方形成的p-晶体管的性能最佳化。
第二井形成区(在部位E处)的杂质深度分布包含在主表面附近的浅p井4b中的分布和远离主表面的半导体衬底内的埋置n井3b中的分布。把半导体主表面附近处的分布调整到使在主表面上形成的n-晶体管的性能最佳化的浓度。使在半导体衬底内的分布调整到最佳地电隔离半导体衬底和在主表面附近处的浅p井。
在井隔离区(在部位F处)中的杂质浓度分布与第二井形成区(在部位E处)中的上述的杂质浓度分布完全是一样的，所以略去对其的描述。然而，如图1所示，在井隔离区内的浅p井的外围部分中形成浅n井5a，因此在该区域内在部位G处的杂质浓度分布与第二井形成区中的杂质浓度是不同的。图3说明在图1中的部位G处的杂质浓度分布。
在上述的区域内，虽然浅p井4a和n井5a形成互相重叠，但是使n井5a的杂质浓度分布调整到比p井区4a的杂质浓度分布深(如图1和3所示)，因此如图3中的n型隔离间距所说明的那样，能使浅p井4a和半导体衬底1互相充分地电隔离。
在整个实施例中，该结构例如通过在半导体衬底主表面上形成的布线能够把预定的电压施加于每个井或指定的井。
然后，参阅图4到7将描述制造图1中的半导体集成电路器件的方法。
图4是在制造图1的半导体集成电路器件的方法中主要部分的截面图。首先，在半导体衬底1的主表面中制作沟道2，然后就在半导体衬底1的主表面上用CVD(化学汽相沉积)方法或诸如此类方法沉积由氧化硅组成的绝缘薄膜。用CMP(化学机械抛光)方法或诸如此类方法使绝缘薄膜抛光和平面化并使绝缘薄膜只埋入沟道2a内以形成隔离薄膜而由此形成元件隔离区2。
接着，使半导体衬底1氧化，在半导体衬底1的主表面中的露出的区域上形成由氧化硅薄膜或诸如此类薄膜组成的绝缘薄膜。此后，在半导体衬底1的主表面上形成使井隔离区(第一井形成区)和第二井形成区曝露并覆盖其他区域的光致抗蚀剂图形(第一掩模)。这时，光致抗蚀剂图形7a的开口末端部分安放在隔离区2上。
图5表示上述的光致抗蚀剂图形7a的平面布局的一个例子。在图5中表示二个矩形图形7a1和7a2。矩形图形7a1是用于在井隔离区侧上形成井的掩模图形，而其内部是半导体衬底1的曝露区域。矩形图形7a2是用于在第二井形成区侧上形成井的掩模图形，而其内部是半导体衬底1的曝露区域。
此后，如图4所示，用光致抗蚀剂图形7a作掩模把磷离子掺入半导体衬底1以致可以在半导体衬底1的深部位处形成埋置n井3a和3b。这时候，能使埋置的n井3a和3b的杂质浓度调整到最佳值。
此后，例如用同一的光致抗蚀剂图形7a作掩模进行硼离子注入，因此可以在埋置n井3a和3b上以自对准的方式形成浅p井4a和4b。规定用于形成p井4a和4b的离子注入的加速能量低于用于形成n井3a和3b的离子注入的加速能量。准确地说，形成比浅p井区4a和4b中的杂质浓度的峰值区深的埋置n井区3a和3b中的杂质浓度的峰值区。
这时候，根据本发明的技术思想，不是依据与埋置n井3a和3b的杂质浓度的差异来调整浅p井4a和4b的杂质浓度而是能够与埋置n井无关地使浅p井4a和4b的杂质浓度调整到最佳的杂质浓度。如在下文中将描述的那样，以上所述使改进浅p井4a和4b内形成的元件的特性是可以实现，如果元件是MOS·FET(金属-氧化物-半导体FET)或是MIS·FET(金属-绝缘体-半导体FET)那么改进例如阈电压或漏电流是可以实现的。
由于不用分立的光致抗蚀剂图形而是用单一的光致抗蚀剂图形来形成埋置n井3a和3b以及浅p井4a和4b，所以能够使制造成本远低于用分立的光致抗蚀剂图形来形成各个井的情况中的制造成本。能够降低由于外来物质造成缺陷的发生率，以改进半导体集成电路器件的成品率和可靠性。
这时，可以把埋置n井3a及3b的掺杂和浅p井4a及4b的掺杂的次序倒过来。
下一步，如图6所示，去除图4所示的光致抗蚀剂图形7a，然后就在半导体衬底1的主表面上形成使井隔离区中的外围区(第三井形成区)和第四井形成区曝露并覆盖其他区域的光致抗蚀剂图形(第二掩模)7b。这时，光致抗蚀剂图形7b的开口末端部分也安放在隔离区2上。
图7表示上述的光致抗蚀剂图形7b的平面布局的一个例子。图7表示图片框架图形7b1和矩形图形7b2。在图中，用虚线表示光致抗蚀剂图形7b中的矩形图形7a1和7a2以便清楚地表明与光致抗蚀剂图形7a的位置关系(见图4和5)。
图片框架图形7b1是用于在井隔离区上形成n井的图形，而其内部表示半导体衬底1的曝露区域。矩形图形7b2是用于形成第四井形成区中的n井的图形，而其内部是半导体衬底1的曝露区域。
此后，如图6所示，用光致抗蚀剂图形7b作掩模把磷离子掺入半导体衬底1以形成浅n井5a和5b。这时候，能够使井5a和5b的杂质浓度调整到最佳值。这就使改进浅n井5b中形成的元件的特性是可以实现的，如果元件是MIS·FET，则改进例如阈电压或漏电流是可以实现的。
因此，根据本发明的技术思想，能够彼此无关地使浅p井4a和4b以及浅n井5b中的杂质浓度调整到最佳值，因此始终使在浅p井4a和4b以及浅n井5b中的区域内形成的元件的电特性最佳化，当上述的元件是MIS·FET时始终使例如阈电压或漏电流最佳化。
此外，由于只用二个光致抗蚀剂图形7a和7b能够形成埋置n井3a和3b、浅p井4a和4b以及浅n井5a和5b，所以与为每一井制作光致抗蚀剂图形的工艺方法比较，能够减少形成光致抗蚀剂图形步骤的数目。具体地说，省去一连串为形成一个光致抗蚀剂图形必需做的甩胶、曝光、显影、清洗和烘干光致抗蚀剂的步骤是可能的。这就使降低制造半导体集成电路器件的成本是可以实现的。此外，由于能够降低由于外来物质造成缺陷的发生率，所以提高半导体集成电路器件的成品率是可以实现的。
进行掺杂以使至少一部分在埋置n井3a附近处内的浅n井5a(即，在图6的较低部分)的杂质浓度高于一部分在埋置n井3a附近处内和浅n井5a的附近处内(即，在图6的较低的拐角部分)的浅p井4a中的杂质浓度。
因此，在形成浅井5a的掺杂步骤情况中，即使浅井5a的位置沿面位移，离开浅p井4a，也能够保持浅井5a中的pn结。这就使保证浅井5a的击穿电压从而保证在井隔离区中的浅井区4a和半导体衬底1之间的电隔离能力是可以实现的。
因此，能够以引起对半导体工业强烈影响的低价格提供工作非常可靠的半导体集成电路器件。
然后，在这里将参阅图8到14描述本发明的技术思想用于DRAM(动态随机存取存储器)的情况。
图8是表示在制造DRAM的方法中的存储单元形成区(第一井形成区和第三井形成区)以及外围电路形成区(第二井形成区和第四井形成区)。
首先，在由具有电阻率例如为10Ω.cm的p型硅单晶组成的半导体衬底1的主表面上用热氧化法或诸如此类方法生长具有厚度为20nm的氧化硅薄膜或诸如此类薄膜组成的焊接区薄膜8。此后，在焊接区薄膜8上用化学汽相沉积法(CVD法)沉积具有厚度为200nm的氮化硅薄膜或诸如此类薄膜组成的绝缘薄膜9。
接着，在绝缘薄膜9上形成使元件隔离区曝露并覆盖元件区的光致抗蚀剂图形。此后，用光致抗蚀剂图形作蚀刻掩模，用干蚀刻法使在下面的绝缘薄膜9构成图形。
此后，绝缘薄膜9的图形用作蚀刻掩模，用干蚀刻法在半导体衬底1内形成用作隔离区的沟道2a。此后，在例如加速能量为50KeV和剂量为5×1012/cm2的条件下用硼离子或诸如此类的离子掺入半导体衬底1中的沟道2a表面以致在半导体衬底1中的元件隔离区内形成沟道阻塞层10。
其次，如图9所示，在包括沟道2a表面的半导体衬底1的主表面上沉积厚度例如为400nm的氧化硅薄膜或诸如此类薄膜。此后，用CMP法或诸如此类方法使氧化硅薄膜平面化到只保留在沟道2a中的程度，以致在沟道2a中可以形成隔离薄膜2b而组成元件隔离区2。上述的元件隔离区2划定有源区界限。
接着，如图10所示，在半导体衬底1的主表面上形成使n沟道MIS·FEF所在的区域例如存储单元形成区和外围电路形成区曝露并覆盖其他区域的具有厚度约为5μm的光致抗蚀剂图形(第一掩模)7c。
图11表示上述的光致抗蚀剂图形7c的平面布局的一种例子。图11表示二个矩形图形7c1和7c2。矩形图形7c1是用于在存储单元形成区侧形成井的掩模图形，而其内部表示半导体衬底1的曝露区域。另一方面，矩形图形7c2是用于在外围电路形成区侧的边缘上形成井的掩模图形，而其内部是半导体衬底1的曝露区域。
此后，如图10所示，用光致抗蚀剂图形7c作掩模在加速能量为2,500KeV和剂量为1×1013/cm2的条件下把磷离子或诸如此类离子掺入半导体衬底1直到深部位处，以致形成埋置n井3a和3b。这时候，能使埋置n井3a和3b的杂质浓度调整到最佳值。
此后，用同一光致抗蚀剂图形7c作掩模在三种条件：例如，加速能量为500KeV和剂量为7×1012/cm2的条件、加速能量为150KeV和剂量为5×1012/cm2的条件以及加速能量为50KeV和剂量为1×1012/cm2的条件下进行硼离子注入以致在埋置n井3a和3b上以自对准方式形成浅p井4a和4b。因此，用于形成浅p井4a和4b的离子注入的加速能量低于用于形成埋置n井3a和3b的离子注入的加速能量。准确地说，埋置n井3a和3b的杂质浓度峰值区比浅p井4a和4b的杂质浓度峰值区深。
这时候，在本实施例中能够不依据与埋置n井3a和3b的杂质浓度的差异而是与埋置n井3a和3b无关地把浅p井4a和4b的杂质浓度调整到最佳值。这就使改进在浅p井4a和4b中形成的元件的特性是可以实现，如果元件是MIS·FET，则改进例如阈电压或漏电流是可以实现。
此外，由于不用分立的光致抗蚀剂图形而是用单一的光致抗蚀剂图形7c来形成埋置n井3a和3b以及浅p井4a和4b，所以能够使制造成本远低于用分立的光致抗蚀剂图形形成井的情况中的制造成本。能够降低由于外来物质造成缺陷的发生率以改进DRAM的成品率和可靠性。
在这里，可以使杂质掺入到埋置n井3a和3b以及杂质掺入到浅p井4a和4b的次序倒过来。
其次，去除图10所示的光致抗蚀剂图形7c，然后就如图12所示，在半导体衬底1的主表面上形成使存储单元形成区中的周围区域和外围电路形成区中的p沟道MIS·FET形成区曝露并覆盖其他区域的厚度约为3μm的光致抗蚀剂图形(第二掩模)7d。
图10表示上述的光致抗蚀剂图形7d的平面布局。图13表示图片框架图形7d1和矩形7d2。在这里，在图13中用虚线表示光致抗蚀剂图形7c中的矩形图形7c1和7c2，以便清楚地表明与光致抗蚀剂图形7c的位置关系(应该随着图10和11参阅)。
图片框架图形7d1是用于在存储单元形成区侧形成n井的图形，而其内部表示半导体衬底1的曝露区域。矩形图形7d2是用于形成外围电路形成区中的n井的图形，而其内部是半导体衬底1的曝露区域。
此后，如图12所示，用光致抗蚀剂图形7d作掩模在三种条件：加速能量为1,100KeV和剂量为1.5×1013/cm2的条件、加速能量为500KeV和剂量为3×1012/cm2的条件以及加速能量为180KeV和剂量为5×1011/cm2的条件下把磷离子或诸如此类离子掺入半导体衬底1以形成浅n井5a和5b。此后，在加速能量为70KeV和剂量为2×1012/cm2的条件下把二氟化硼(BF2)的离子掺入半导体衬底1。在这里，为了调整在外围电路形成区中形成的P-MIS·FET的阈电压进行BF2的离子注入。
这时候，在本实施例中能使n井5a和5b调整到最佳杂质浓度。这就使改进在浅n井5b中形成的元件的特性是可以实现的，如果用MIS·FET作为元件的例子，那么改进例如阈电压或漏电流是可以实现的。
因此，在本实施例中能够使浅p井4a和4b以及浅n井5b中的杂质浓度彼此无关地调整到最佳值，因此始终使在浅p井4a和4b以及浅n井5b中的区域内形成的元件的电特性最佳化，当上述的元件是MOS·FET时始终使元件的例如阈电压和漏电流最佳化。
此外，由于能够仅用二个光致抗蚀剂图形7a和7b形成埋置n井3a和3b、浅p井4a和4b以及浅n井5a和5b，所以与为每一井制作光致抗蚀剂图形的工艺方法比较，能够减少形成光致抗蚀剂图形步骤的数目。具体地说，减少一连串为形成一个光致抗蚀剂图形必需做的甩胶、曝光、显影、清洗和烘干光致抗蚀剂的步骤是可能的。这就使降低制造DRAM的成本是可以实现的。此外，由于能够降低由于外来物质造成缺陷的发生率，所以提高DRAM的成品率是可以实现的。
因此，能够以引起对半导体工业强烈影响的低价格提供工作非常可靠的DRAM。
然后，如图14所示，在存储单元形成区中形成选择MIS·FETQ的存储单元，而在外围电路形成区中形成P-MIS·FETQp和n-MIS·FETQn。
选择MIS·FETQ的存储单元主要包括在p井4a上互相分离地形成的一对n型半导体区域11a和11b；在半导体衬底1中的有源区上形成栅绝缘薄膜11i；和在栅绝缘薄膜11i上形成的栅极11g。这时，选择MIS·FETQ存储单元具有1v的阈电压或诸如此类阈电压。
形成选择MIS·FETQ存储单元的浅p井完全被埋置n井3a和浅n井5a包围，因此，浅p井4a与半导体衬底1电隔离。因此，能够向浅p井4a供给与施加于半导体衬底1的电压不同的电压。这时，通过与浅p井4a的上表面连接的引线供给施加于浅p井4a的电压。在井电力供给方面使浅n井或诸如此类井具有类似的结构。
半导体区域11a和11b是形成选择MIS·FETQ存储单元中的源/漏并用砷(As)掺杂的区域。在这些半导体区域11a和11b之间和刚好在栅电极11g下面形成选择MIS·FETQ存储单元的沟道区。
通过按往下叙述的次序沉积例如n型低阻多晶硅薄膜、氮化钛(TiN)薄膜和钨(W)薄膜形成由一部分字线WL组成的栅电极11g.
栅电极11g中的氮化钛薄膜是为了在钨薄膜直接沉积在低阻多晶硅薄膜上时防止由于制造方法中的热处理在接触部分上生成硅化物的阻挡金属薄膜。
阻挡金属薄膜不应该限于氮化钛，而是能够以多种方式变换。例如，氮化钨也是一种用于阻挡金属薄膜的极好材料。
在选择MIS·FETQ存储单元的栅电极11g中的钨薄膜具有降低引线电阻的作用，因此栅电极11g(即，字线WL)的薄层电阻能被降低到约2到2.5Ω/□。这样的数值大约是硅化钨的15到10μΩ·cm的电阻率的1/10。
因此，改进DRAM的存取速度是可能的。此外，由于能够增加沿一条字线WL排列的存储单元的数目，所以能够减少整个存储区域所占的面积，因而减小半导体芯片的尺寸。
在本实施例中，沿字线WL能够排列例如512个存储单元。上述的排列与沿字线WL能够排列256个存储单元的情况比较，能够使半导体芯片的尺寸减少约6％。在进一步小型化等级的半导体芯片中，达到使半导体芯片的尺寸减少10％或更多的效果是可能的。因此，能够增大每次方法制造的半导体芯片的数量，促使DRAM的成本下降。如果不改变半导体芯片的尺寸，则提高元件集成度是可以实现的。
栅绝缘薄膜11i例如是氧化硅薄膜，而其厚度例如可以调整到约7nm。栅绝缘薄膜11i也可以是氧氮化合物(SiON薄膜)。因此，能够消除栅绝缘薄膜中的界面状态，而且也能够减少栅绝缘薄膜中的电子陷阱，因此能改进栅绝缘薄膜11i中的热载流子电阻。这就使提高极薄栅绝缘薄膜的可靠性是可以实现的。
使栅绝缘薄膜11i氧氮化的方法包括使由氧化形成的栅绝缘薄膜11i在NH3或NO2的气氛中经受高温热处理以使氮并入栅绝缘薄膜11i的方法；在氧化硅或诸如此类氧化物组成的栅绝缘薄膜11i的面上形成氮化物薄膜的方法；用氮离子掺入半导体衬底主表面而然后氧化被掺杂形成栅绝缘薄膜11i的半导体衬底的方法；或者用氮离子掺入形成栅电极的多晶硅薄膜而然后热处理被掺杂的多晶硅薄膜以使氮沉积在栅绝缘薄膜的方法。
在外围电路形成区中的P-MIS·FETQp主要包括在半导体衬底1上互相分离地形成的一对p型半导体区域12a和12b；在半导体衬底1上形成的栅绝缘薄膜12i；和在栅绝缘薄膜12i上形成的栅电极12g。这时，上述的MIS·FETQp具有0.3V阈电压或诸如之类阈电压。
半导体区域12a和12b是形成p-MIS·FETQp的源/漏的区域。在这些半导体区域12a和12b之间以及刚好在栅电极12g下面形成P-MIS·FETQp的沟道区。
使这些半导体区域12a和12b具有LDD(轻掺杂漏)结构。更准确地说，在半导体区域12a和12b中可以形成具有比较低的杂质浓度的低浓度区(p-)和具有比较高的杂质浓度的高浓度区(p+)。上述的区域中间，在沟道区边缘上形成低浓度区而在沟道区外面边缘上形成高浓度区。换言之，在沟道区和高浓度区之间形成低浓度区。
栅电极12g与存储单元形成区中的栅电极11g(字线WL)同时被构成图形并且例如通过按往下叙述的次序沉积n型低阻多晶硅薄膜、氮化钛薄膜和钨薄膜形成栅电极12g。
栅绝缘薄膜12i与存储单元形成区中的栅绝缘薄膜11i同时形成并且例如由氧化硅组成例如具有厚度约为7nm的栅绝缘薄膜12i。栅绝缘薄膜12i也可以是氧氮化合物薄膜(即，SiON薄膜)。这使改进极薄栅绝缘薄膜的热载流子电阻是可以实现的。
另一方面，在外围电路形成区(在图14中的右手侧)中的浅p井4b内形成n-MIS·FETQn。在这里，刚好在形成n-MIS·FETQn的浅p井4b下面形成埋置n井3b，然而浅p井4b中没有被n型半导体区域包围的较低的侧面部分是与半导体衬底1电连接，因而从半导体衬底1向浅p井4b供给电压不会爱到阻碍。
n-MIS·FETQn主要包括在p井4b上互相分离地形成的一对半导体区域13a和13b；在半导体衬底1上形成的栅绝缘薄膜13i；和在栅绝缘薄膜13i上形成的栅电极13g。这时，上述的MIS·FETQn具有0.3V的阈电压或诸如此类阈电压。
半导体区域13a和13b是形成n-MIS·FETQn的源/漏的区域。在这些半导体区域13a和13b之间和刚好在栅电极13g的下面形成n-MIS·FETQn的沟道区。
使这些半导体区域13a和13b具有LDD(轻掺杂漏)结构。更准确地说，在半导体区域13a和13b中可以形成具有比较低的杂质浓度的低浓度区和具有比较高的杂质浓度的高浓度区。上述的区域中间，在沟道区边缘上形成低浓度区而沟道区外面边缘上形成高浓度区。换言之，在沟道区和高浓度区之间形成低浓度区。
在形成存储单元形成区中的栅电极11g(字线WL)和外围电路形成区中的栅电极12g时同时形成栅电极13g并且例如通过按往下叙述的次序沉积n型低阻多晶硅薄膜、氮化钛薄膜和钨薄膜形成栅电极13g。
在形成存储单元形成区中的栅绝缘薄膜11i和外围电路形成区中的栅绝缘薄膜12i时同时形成栅绝缘薄膜13i而栅绝缘薄膜13i是具有例如约7nm厚度的例如氧化硅薄膜。栅绝缘薄膜13i也可以是氧化物/氮化物薄膜(SiON薄膜)。如在上文所述的那样，这使改进极薄栅绝缘薄膜的热载流子电阻是可以实现的。
在半导体衬底1的主表面上沉积有例如氧化硅薄膜或诸如此类薄膜组成的层间绝缘薄膜14a，以致覆盖选择MIS·FETQ存储单元P-MIS·FETQp和n-MIS·FETQn。用光刻法和干蚀刻法在层间绝缘薄膜14a的预定部位处形成露出半导体衬底1主表面的连接孔15a。
接着，把导电体薄膜埋入存储单元形成区中的连接孔15a以形成针形接点16。此后，通过在层间绝缘薄膜14a上沉积例如铝、硅和铜的合金组成的导电体薄膜然后通过用光刻法和干蚀刻法使导电体薄膜构成图形来制作第一层引线17a和位线BL。
此后，在层间绝缘薄膜14a上沉积例如氧化硅组成的层间绝缘薄膜14b以便覆盖第一层引线17a和位线BL。此后，用光刻法和干蚀刻法在预定部位内形成露出针形接点16的上表面的连接孔15b。
其次，把导电体薄膜埋入存储单元形成区中的连接孔15b以形成针形接点18。此后，在层间绝缘薄膜14b上形成例如呈凸状用于数据存储的电容器19。如图15所示，上述的电容器19各自包括存储极19a、在存储极19a的表面上形成的电容器绝缘薄膜和在电容器绝缘薄膜的表面上形成的板极19b，并与选择MIS·FETQ存储单元一起构成存储单元。
接着，在层间绝缘薄膜14b上沉积例如由氧化硅薄膜组成的层间绝缘薄膜14c以覆盖电容器19。此后，在层间绝缘薄膜14c和14b中形成露出第一层引线17a的连接孔15c。
此后，在层间绝缘薄膜14c上沉积例如由铝、硅和铜的合金组成的导电体薄膜而然后用光刻法和干蚀刻法使导电体薄膜构成形成第二层引线17b的图形。
在该步骤之后，通过形成引线和形成表面保护薄膜的常规的后续步骤制造DRAM。在像这样制造的半导体集成电路器件中，当半导体集成电路器件处于运作状态时向半导体衬底1供给例如0V而向存储单元形成区中的浅p井供给例如-1到-3.3V。
根据到现在为止描述的实施例1能够达到下列效果：(1)能够使浅p井4a和4b以及浅n井5b的杂质浓度彼此无关地分别调整到最佳值，因此始终能使在井4a和4b的区域中形成的MIS·FETQ、Qn和Qp的电特性例如阈电压和漏电流最佳化。(2)仅用二个光致抗蚀剂图形7a和7b就能形成埋置n井3a和3b、浅p井4a和4b以及浅n井5a和5b，因此与为每个井形成光致抗蚀剂图形的工艺方法相比，能够减少形成光致抗蚀剂图形步骤的数目。(3)由于效果(2)，所以降低制造半导体集成电路器件的成本是可以实现的。(4)由于效果(2)，因为形成光致抗蚀剂图形步骤的数目减少所以能够降低由于外来物质造成缺陷的发生率，因此能够提高半导体集成电路器件的成品率。(5)通过使至少一部分(下面部分)浅n井5b的杂质浓度增大得比至少一部分(下面拐角)浅p井4a的杂质浓度高，即使在形成浅井5b的掺杂步骤时形成浅井5b的部位沿面偏离，也能保证浅井5b的击穿电压。因此，保证在井隔离区中浅井4a和半导体衬底1之间的电隔离能力是可能的。(6)由于效果(3)、(4)和(5)，所以以低价格提供具有高工作可靠性的半导体集成电路器件是可以实现的。
(实施例2)
图16是表示形成本发明另一实施例的半导体集成电路器件的半导体芯片的顶视平面图，而图17到30是表示在用于制造图16中的半导体集成电路器件的方法中主要部分的截面图。
将采用本发明应用于具有例如栅长度为0.25μm的CMIS(互补MIS)逻辑电路的情况来描述实施例2。
图16是表示由实施例2的半导体集成电路器件组成的半导体芯片IC的顶视平面图。上述的半导体芯片IC是属p型硅单晶的小芯片并呈矩形状。在半导体芯片IC的主表面上安装有以电压例如高于1.8V的3.3V电源电压驱动元件的区域D1和用1.8V的电源电压驱动元件的区域D2。
在安装区D1中，安装有输入/输出电路I/O、许多逻辑电路部件、锁相回路PLL和时钟脉冲发生器CPG。在安装区D2中，设置有逻辑电路20E。
在这里将参阅图17到23描述实施例2中的半导体集成电路器件。
首先，和前述的实施例一样，如图17所示，用热氧化法或诸如此类方法在半导体衬底1的主表面上生长焊接区薄膜8，然后形成隔离区2。接着，在半导体衬底1的主表面上形成使形成由例如3.3V电源电压驱动的n-MIS·FET的3.3V-N区域(第一井形成区和第二井形成区)曝露并覆盖其他区域的具有约5μm厚度的光致抗蚀剂图形(第一掩膜)7e。
接着，为了形成埋置n井3a和3b，在加速能量为2,300KeV和剂量为1×1013/cm2的条件下用光致抗蚀剂图形7e作把磷离子或诸如此类离子掺入半导体衬底1到深部位处的掩膜。这时候，能够使埋置n井3a和3b的杂质浓度调整到最佳值。
此后，为了在埋置n井3a和3b上以自对准方式形成浅p井4a和4b，在三种条件：加速能量为450KeV和剂量为1×1013/cm2的条件、加速能量为200KeV和剂量为3×1012/cm2的条件以及加速能量为50KeV和剂量为1.2×1012/cm2的条件下用同一个光致抗蚀剂图形7e作掺入硼离子的掩膜。
这时候，在本实施例中，不依据与埋置n井3a和3b的杂质浓度的差异而是与埋置n井3a和3b无关地能够使浅p井4a和4b的杂质浓度调整到最佳值。这就使改进在浅p井4a和4b中形成的MIS·FET的电特性例如阈电压和漏电流是可以实现的。
此外，由于没有使用分立的光致抗蚀剂图形而是使用单一的光致抗蚀剂图形7e来形成埋置n井3a和3b以及浅p井4a和4b，所以能使制造成本远低于在用分立的光致抗蚀剂图形来形成各个井的情况中的制造成本。能够降低由于外来物质造成缺陷的发生率以提高半导体集成电路器件的成品率和可靠性。
这时，杂质掺入埋置n井3a和3b以及杂质掺入浅p井4a和4b的次序可以倒过来。
其次，如图18所示，去除图17所示的光致抗蚀剂图形7e，然后就在半导体衬底1的主表面上形成曝露位于形成3.3V电源电压驱动的n-MIS·FET的区域的外围内的3.3V-N区域(第三井形成区和第四井形成区)并覆盖那时在半导体衬底1的主表面上形成的其他区域的厚度约为3μm的光致抗蚀剂图形(第二掩模)7f。
接着，在三种条件：加速能量为1,300KeV和剂量为1×1013/cm2的条件、加速能量为600KeV和剂量为5×1012/cm2的条件以及加速能量为200KeV和剂量为2×1012/cm2的条件下，用光致抗蚀剂图形7f作掩模把磷离子或诸如此类离子掺入半导体衬底1以致形成浅n井5c和5d。此后，在加速能量为70KeV和剂量为2×1012/cm2的条件下把二氟化硼(BF2)掺入半导体衬底1。在这里，是为调整3.3V电源电压驱动的P-MIS·FET的阈电压而进行BF2的离子注入。
形成这些浅N井5c和5d以致包围浅p井4a的侧面而其下面部分与埋置n井的上面部分重叠并与埋置n井3a电连接。准确地说，浅p井4a被浅n井5c和5d以及埋置n井3a包围并与半导体衬底1电隔离。这就使向浅p井4a供给不同于施加在半导体衬底1上的电压的电压是可以行得通的。向浅n井供给3.3V，而使半导体衬底1的电压设定在0V(GND)。
因此，在本实施例2中，能使浅p井4a和4b以及浅n井5d的杂质浓度彼此无关地调整到最佳值，因而始终使在浅p井4a和4b以及浅n井5d的区域内形成的MIS·FETQ的电特性例如阈电压和漏电流最佳化。
只用二个光致抗蚀剂图形7e和7f就能够形成埋置n井3a和3b、浅p井4a和4b以及浅n井5c和5d，因此与为每个井形成光致抗蚀剂图形的工艺方法相比能减少形成光致抗蚀剂图形步骤的数目。因此，与实施例1中一样，降低制造半导体集成电路器件的成本和提高半导体集成电路器件的成品率是可以实现的。
进行掺杂以使至少一部分在埋置n井3a附近(即，图18中的下面贴近拐角)的浅n井5c和5d的杂质浓度高于一部分在埋置n井3a和浅n井5c和5d附近(即，图18中的下面拐角)的浅p井4a的杂质浓度。因此，与有关实施例1所描述的一样，保证在井隔离区中的浅井4a和半导体衬底1之间的电隔离能力是可能的。
因此，能够以对半导体工业引起强烈影响的价格提供非常可靠的具有CMIS(互补MIS)逻辑电路的半导体集成电路器件。
其次，如图19所示，去除图18中所示的光致抗蚀剂图形7f，然后就在半导体衬底1的主表面上形成曝露1.8V电源电压驱动的P-MISeFET的外区域和n井电源供给区域并覆盖其他区域的具有厚度约为1.5μm的光致抗蚀剂图形(第三掩模)7g。
接着，用光致抗蚀剂图形7g作掩模，在加速能量为400KeV和剂量为1.5×1013/cm2的条件以及加速能量为200KeV和剂量为1×1012/cm2的条件下把磷离子或诸如此类离子掺入半导体衬底1以致形成被供有1.8V的1.8V组浅n井5e和5f。此外，在加速能量为70KeV和剂量为2×1012/cm2的条件下把二氟化硼(BF2)的离子或诸如此类离子掺入半导体衬底1。
这时候，在本实施例2中，能够使n井5e和5f的杂质浓度彼此无关地调整到最佳值。这就使改进在浅n井5e和5f中形成的MIS·FET的电特性例如阈电压和漏电流始终是可能的。
此后，如图20所示，去除图19所示的光致抗蚀剂图形7g，然后就在半导体衬底1的主表面上形成曝露形成例如1.8V电源电压驱动的n-MIS·FET的区域和预定的隔离区并覆盖那时在半导体衬底1的主表面上形成的其他区域的具有厚度约为1.5μm的光致抗蚀剂图形7h。
其次，用光致抗蚀剂图形7h(第四掩模)作掩模，在加速能量为200KeV和剂量为1.5×1013/cm2的条件以及加速能量为60KeV和剂量为1×1012/cm2的条件下把硼离子或诸如此类离子掺入半导体衬底1以致形成1.8V组浅p井4c和沟道阻塞层10a。此后，在加速能量为40KeV和剂量为3×1012/cm2的条件下把二氟化硼(BF2)离子或诸如此类离子掺入半导体衬底1。
这时候，在本实施例2中，能够单独地使p井4c的杂质浓度调整到最佳值。这就使改进在浅p井4c中形成的MIS·FET的电特性例如阈电压和漏电流始终是可能的。
此外，在本实施例2中，用单一的光致抗蚀剂图形7h同时形成n井4c和沟道阻塞层10a。因此，能够使制造成本远低于通过用分立的光致抗蚀剂图形来形成n井4c和沟道阻塞层10a的情况中的制造成本。能够降低由于外来物质造成缺陷的发生率以提高CMOS逻辑电路的成本率和可靠性。
上述的浅n井4c在其侧面上被在该侧面上形成的浅n井5e和5f包围。在这里，因为在某些情况中浅n井5d和浅n井5e互相靠紧所以设置上述的沟道阻塞层10a以保征二个浅n井5d和5e之间的电隔离。
接着，如图20所示，去除光致抗蚀剂7h，然后就从半导体衬底1的主表面去除焊接区薄膜8。此后，如图21所示，使半导体衬底热氧化以在半导体衬底1的主表面上形成具有厚度约为8nm的栅绝缘薄膜21i。在这里，上述的栅绝缘薄膜21i起3.3V电源电压驱动的MIS·FET的栅绝缘薄膜作用。
此后，在半导体衬底1的主表面上形成曝露形成1.8V电源电压驱动的MIS·FET的区域和用于向井供电的区域并覆盖其他区域的具有厚度约为2.5μm的光致抗蚀剂图形(第五掩模)7i。在这里，形成光致抗蚀剂图形7i以使其开口末端部分安放在隔离区2上。
其次，为了形成1.8V组埋置n井3c，用光致抗蚀剂7i作掩模，在加速能量为1,000KeV和剂量为1×1013/cm2的条件下把磷离子或诸如此类离子掺入半导体衬底1。
刚好在浅n井5e和5f以及浅p井4c下面形成上述的埋置n井3c以致全部延伸在形成1.8V组MIS·FET的区域上。埋置n井3c的上面部分与n井5e和5f的下面部分重叠并与浅n井5e和5f电连接。因此，浅p井4c被浅n井5e和5f以及埋置n井3c包围，因此浅p井4c与半导体衬底1电隔离。这就使得向浅p井4c供给与施加在半导体衬底1的电压不同的电压是可能的。
接着，如图22所示，在井形成期间用作掩模的光致抗蚀剂图形7i被用作湿法蚀刻半导体衬底1的蚀刻掩模，由此从形成1.8V电源电压驱动的MIS·FET的区域中去除栅绝缘薄膜21i。
这时，在本实施例2中，使用用于形成井的光致抗蚀剂图形7i作蚀刻掩模，去除栅绝缘薄膜21i。因此，能够使制造成本远低于为这些方法采用分立的光致抗蚀剂图形的情况中的制造成本。能够降低由于外来物质造成缺陷的发生率以提高半导体集成电路器件的成品率和可靠性。
此后，如图23所示，去除光致抗蚀剂图形7i，然后就在形成1.8V电源电压驱动的MIS·FET的区域内形成由氧化硅薄膜或诸如此类薄膜组成的栅绝缘薄膜22i。然而，由于上述的区域中驱动电压是低的，所以栅绝缘薄膜22i具有例如约5nm的厚度，而比上述的栅绝缘薄膜21i薄。
其次，在半导体衬底1上沉积预定的导电体薄膜，然后就用光刻法和干蚀刻法构成图形以便在栅绝缘薄膜21i和22i上形成栅电极12g和13g。
接着，用常规的离子注入法或诸如此类方法形成用于P-MIS·FETQp和n-MIS·FETQn的源/漏的半导体区域12a、12b、13a和13b以及用于井电力供给的半导体区域23a和23b。在这里，井电力供给的半导体区域23a和23b掺有例如磷，在杂质浓度上高于浅n井5d和5e的杂质浓度。
因此，形成P-MIS·FETQp和N-MIS·FETQn。这时，刚好在形成3.3V电源电压驱动的n-MIS·FETQn并且没有被n型半导体区域包围而是在其侧面部分与半导体衬底1电连接的浅p井4b下面形成埋置n井3b，因此埋置n井3b不防碍从半导体衬底1向浅p井4b供给电压。
在这些MIS·FET中间，3.3V电源电压驱动的P-MIS·FETQp和n-MIS·FETQn构成在图16中的安装区D1内的电路，而1.8V电源电压驱动的P-MIS·FETQp和n-MIS·FETQn构成在图16中的安装区D2内的电路。
此后，在半导体衬底1的主表面上形成由氧化硅或诸如此类氧化物组成的层间绝缘薄膜14a以致覆盖P-MIS·FETQp和n-MIS·FETQn。此后，用光刻法和干蚀刻法在层间绝缘薄膜14a中的预定部位形成露出半导体衬底1的主表面的连接孔15a。
然后，由例如铝、硅和铜的合金组成的导电体薄膜被沉积在层间绝缘薄膜14a上而然后就用光刻法和干蚀刻法构成形成第一层引线7a的图形。
此后，在层间绝缘薄膜14a上沉积由例如氧化硅组成的层间绝缘薄膜14b以致覆盖第一层引线17a，然后就例如通过常规的布线步骤、表面保护薄膜形成步骤等等来制造具有CMOS逻辑电路的半导体集成电路器件。
除前述的实施例1的效果以外本实施例2还能达到下面的效果。(1)-1到-3.3V的反向偏压仅仅施加于被加有3.3V的3.3V组浅n井5c和5d包围的3.3V组浅p井4a，而-0.5到-1.8V的反向偏压专门施加于被加有1.8V的1.8V组浅n井5e和5f包围的1.8V组浅p井4C，因此能够令人满意地控制相应的电源电压驱动的MIS·FET的阈电压和漏泄电流。在这里，反向偏压能以辅助的方式用于降低漏泄电流。在动作中，对p井4a和4c施加例如0V,MIS·FET就能够高速运作。(2)通过使用用于形成井的光致抗蚀剂图形7i作掩模，去除栅绝缘薄膜21i。因此，能够使制造成本低于为这些方法采用分立的光致抗蚀剂图形的情况中的制造成本。(3)通过使用用于形成井的光致抗蚀剂图形7i作掩模去除栅绝缘薄膜21i。因此，能够降低由于外来物质造成缺陷的发生率以提高半导体集成电路器件的成品率的可靠性。
(实施例3)
图24是表示形成本发明另一实施例的半导体集成电路器件的半导体芯片的顶视平面图，而图25到31是表示在制造图24中的半导体集成电路器件的方法中主要部分的截面图。
将采用本发明应用于在共用半导体芯片上装有64兆位DRAM和具有栅长度为0.25μm的高速逻辑电路的半导体集成电路器件的情况来描述实施例3。
图24是表示实施例3中的半导体集成电路器件的半导体芯片IC的顶视平面图。由呈矩形状的p型硅单晶的小芯片组成上述的半导体芯片IC。在半导体芯片IC的主表面内，排列具有用例如比1.8V电源电压高的2.5V电源电压驱动的安装元件的区域D1和具有用1.8V电源电压驱动的安装元件的区域D2。
在安装区D1中，安装有输入/输出电路I/O、许多逻辑电路部件20A、DRAM、锁相回路PLL和时钟脉冲发生器CPG。在安装区D2中，安装有逻辑电路20E。
在这里将参考图25到31描述根据实施例3制造半导体集成电路器件的方法。
首先，与前述的实施例1和2一样，如图25所示，用热氧化法或诸如此类方法在半导体衬底1的主表面上生长焊接区薄膜8，然后就形成隔离区2。接着，在半导体衬底1的主表面上制作使形成例如2.5V电源电压驱动的n-MIS·FET的区域暴露并覆盖其他区域的具有厚度约为5μm的光致抗蚀剂图形7e。
此后，为了形成埋置n井3a和3b，用光致抗蚀剂7e作掩模，以与前述的实施例2中的剂量和注入能量一样的剂量和注入能量把磷离子或诸如此类离子掺入半导体衬底1到其深部位处。这时候，能使埋置n井3a和3b的杂质浓度调整到最佳值。
其次，为了在埋置n井3a和3b上以自对准方式形成浅p井4a和4b，用同一个光致抗蚀剂图形7e作掩模，以与前述的实施例1中的剂量和注入能量一样的剂量和注入能量掺入硼离子。
这时候，在本实施例3中，由于与前述的实施例1和2中的同样原因所以能够改进在浅p井4a和4b中形成的MIS·FET的电特性，例如阈电压和漏电流。此外，由于像在实施例1和2中的一样，通过使用光致抗蚀剂图形7e形成许多井，所以大幅度地降低制造成本和提高半导体集成电路器件的成品率和可靠性是可以实现的。
其次，去除图25中所示的光致抗蚀剂图形7e，然后就如图28所示的那样，在半导体衬底1的主表面上形成与实施例2中的一样的光致抗蚀剂图形7f。为了形成浅n井5c和5d，用光致抗蚀剂图形7f作掩模，以与实施例2中的剂量和注入能量一样的剂量和注入能量进行离子注入。此后，以与实施例2中的剂量和注入能量一样的剂量和注入能量进行二氟化硼(BF2)的离子注入。在这里，是为调整2.5V电源电压驱动的P-MIS·FET的阈电压而进行BF2的离子注入。向这些浅n井5c和5d供给2.5V。
因而，能够以低成本生产把64兆位DRAM和具有栅长度为0.25μm的高速逻辑电路装配在共用半导体芯片中的具有高可靠性的半导体集成电路器件，由此引起对半导体工业的强烈影响。
其次，如图27所示，如有关实施例2所描述的那样去除图26中所示的光致抗蚀剂图形7f，然后就形成具有厚度约为2.5μm的光致抗蚀剂图形7g。
接着，为了形成浅n井5e和5f，用光致抗蚀剂图形7f作掩模，以与实施例2中的剂量和注入能量一样的剂量和注入能量进行磷或诸如此类元素的离子注入。此后，以与实施例2中的剂量和注入能量一样的剂量和注入能量进行二氟化硼(BF2)或诸如此类氟化物的离子注入。因此，与实施例2一样，始终能够使在浅n井5e和5f中形成的MIS.FET的电特性例如阈电压和漏电流最佳化。
此后，如图28所示，与实施2一样，去除图27中所示的光致抗蚀剂图形7g，然后就形成具有厚度约为2.5μm的光致抗蚀剂图形7h。
其次，为了形成沟道阻塞层10a和浅井4c，与实施例2一样，用光致抗蚀剂图形7h作掩模，进行硼或诸如此类元素的离子注入。此后，以与实施例2中的剂量和注入能量一样的剂量和注入能量进行二氟化硼(BF2)的离子注入。
这时候，在本实施例3中，由于与实施例2中的一样的原因始终能够使在浅p井4c的区域中形成的MIS·FET的电特性例如阈电压和漏电流最佳化。此外，由于通过使用单一的光致抗蚀剂图形7h同时形成n井和沟道阻塞层10a，所以大幅地降低制造成本和提高半导体集成电路器件的成品率和可靠性是可以实现的。
接着，与前述的实施例2一样，去除图28所示的光致抗蚀剂图形7h，然后去除焊接区薄膜8。如图29所示，热氧化半导体衬底1以在半导体衬底1的主表面上形成具有厚度约为7nm的栅绝缘薄膜21i。在这里，上述的栅绝缘薄膜21i是用2.5V电源电压驱动的MIS·FET的栅绝缘薄膜。
此后，在半导体衬底1的主表面上形成与实施例2中的光致抗蚀剂图形7i一样的光致抗蚀剂图形7i。此后，为了形成埋置井3c，用光致抗蚀剂图形7i作掩模，以与实施例2中的剂量和注入能量一样的剂量和注入能量进行磷或诸如此类元素的离子注入。
接着，与实施例2一样，如图30所示，用光致抗蚀剂图形7i作掩模进行湿法蚀刻处理，去除形成1.8V电源电压驱动的MIS·FET的区域中的栅绝缘薄膜21i。因此，在本实施例中，大幅度地降低制造成本和提高半导体集成电路器件的成品率和可靠性是可以实现的。
此后，如图31所示，去除光致抗蚀剂图形7i，然后就在形成1.8V电源电压驱动的MIS·FET的区域中形成由氧化硅或诸如此类氧化物组成的具有厚度约为2.5nm的薄栅绝缘薄膜22i。此后，与实施例2中的一样，在栅绝缘薄膜21i和22i上形成栅电极12g和13g。
接着，用常规的离子注入法或诸如此类方法形成用于P-MIS·FETQp和n-MIS·FETQn的源/漏的半导体区域11a、11b、12a、12b、13a和13b以及用于井电力供给的半导体区域23a和23b，由此形成选择MIS·FETQ的存储单元、p-MIS·FETQp和n-MIS·FETQn。
这时，刚好在形成2.5V电源电压驱动的n-MIS·FETQn并且没有被n型半导体区域包围而是其侧面部分与半导体衬底1电连接的浅p井4b下面形成埋置n井3b，因此埋置n井3b不防碍从半导体衬底1向浅p井4b供给电压。
在这些MIS·FET中间，2.5V电源电压驱动的选择MIS·FETQ的存储单元、P-MIS·FETQp和n-MIS·FETQn在图24中的安装区D1内构成电路而1.8V电源电压驱动的P-MIS·FETQp和n-MIS·FETQn在图24中的安装区D2内构成电路。
除前述的实施例1的效果以外，本实施例3能够达到下列效果。(1)-1到-3.3V的反向偏压仅仅施加于被加有2.5V的2.5V组浅n井5c和5d包围的2.5V组浅p井4a，而-0.5到-1.8V的反向偏压专门施加于被加有1.8V的1.8V组浅n井5e和5f包围的1.8V组浅井4c，因此能够令人满意地控制相应的电源电压驱动的MIS·FET的阈电压和漏泄电流。此外，DRAM中的存储单元的接通(ON)电流完全具有与通常的2.5V组p井中形成存储单元的情况中的数值一样的数值。在这里，反向偏压能够以辅助的方式用来减小漏泄电流。在运作中，对p井4a和4c施加例如0V,MIS·FET就能够高速运作。(2)通过使用用于形成井的光致抗蚀剂图形7i作掩模，去除栅绝缘薄膜21i。因此，能够使制造成本低于为这些方法采用分立的光致抗蚀剂图形的情况中的制造成本。(3)通过使用用于形成井的光致抗蚀剂图形7i作掩模，去除栅绝缘薄膜21i。因此能够降低由于外来物质造成缺陷的发生率以提高半导体集成电路器件的成品率和可靠性。
(实施例4)
图32是表示形成本发明另一实施例的半导体集成电路器件的半导体芯片的顶视平面图；图33到39是表示在制造半导体集成电路器件的方法中主要部分的截面图；而图40是在快速存储器(EEPROM)中的存储单元的电路图。
将采用本发明应用在共用半导体芯片上装有8兆位快速存储器(EEPROM)和具有栅长度为0.25μm的高速逻辑电路的半导体集成电路器件的情况来描述实施例4。
图32是表示实施例4的半导体集成电路器件IC的顶视平面图。由呈矩形状的p型硅单晶小芯片组成上述的半导体芯片IC。在半导体芯片IC的主表面中，排列具有用比1.8V电源电压高的电压驱动的安装元件的区域D1和具有1.8V电源电压驱动的安装元件的区域D2。
在安装区D1中，安装有输入/输出电路I/O、许多逻辑电路部件20A、快速存储器(EEPROM)、锁相回路PLL和时钟脉冲发生器CPG。在安装区D2中，安装有逻辑电路20E。
在这里将参考图33到40描述制造实施例4的半导体集成电路器件的方法。
首先，与前述的实施例1、2和3一样，如图33所示，用热氧化法或诸如此类方法在半导体衬底1的主表面上生长焊接区薄膜8，然后就形成隔离区2。接着，在半导体衬底1的主表面上制作使存储单元形成区和形成用例如10V电源电压驱动的n-MIS·FET的区域曝露并覆盖其他区域的具有厚度约为5μm的光致抗蚀剂图形7e。
此后，为了形成高击穿电压组中的埋置n井3a和3b，用光致抗蚀剂图形7e作掩模，以与前述的实施例2和3中的剂量和注入能量一样的剂量和注入能量把磷离子或诸如此类离子掺入半导体衬底1到其深部位处。这时候，能够使埋置n井3a和3b的杂质浓度调整到最佳值。
其次，为了在埋置n井3a和3b上以自对准方式形成高击穿电压组中的浅p井4a和4b，用同一个光致抗蚀剂图形7e作掩模以与前述的实施例2和3中的剂量和注入能量一样的剂量和注入能量掺入硼离子。
这时候，在本实施例中，能够使高击穿电压组中的浅p井4a和4b的杂质浓度与高击穿电压组中的埋置n井3a和3b无关地调整到最佳值。因此，由于与前述的实施例1和2中的原因一样的原因，所以能够改进在高击穿电压组中的浅p井4a和4b内形成的MIS·FET的电特性例如阈电压和漏电流。此外，由于用光致抗蚀剂图形7e形成埋置n井3a和3b以及浅p井4a和4b，所以大幅度地降低制造成本和提高半导体集成电路器件的成品率和可靠性是可以实现的。
其次，如图34所示，去除图33中所示的光致抗蚀剂图形7e，然后就在半导体衬底1的主表面形成使形成例如10V电源电压驱动的MIS·FET的区域的外围区域曝露的具有厚度约为4μm的光致抗蚀剂图形7f。
接着，为了在半导体衬底1上形成高击穿电压组中的浅井5c和5d，用光致抗蚀剂图形7f作掩模，以与实施例2和3中的剂量和注入能量一样的剂量和注入能量进行磷或诸如此类元素的离子注入。此后，以与实施例2和3中的剂量和注入能量一样的剂量和注入能量进行二氟化硼(BF2)的离子注入。在这里，是为调整10V电源电压驱动的P-MIS·FET的阈电压而进行BF2的离子注入。
在本实施例4中，由于与前述的实施例2和3中的原因一样的原因也能始终使在浅p井4a和4b以及浅n井5a和5b中的区域内形成的MIS·FET的电特性例如阈电压和漏电流最佳化。
此外，由于仅仅用二个光致抗蚀剂图形7e和7f就能够形成埋置n井3a和3b、浅p井4a和4b以及浅n井5c和5d，因此能够减少形成光致抗蚀剂图形步骤的数目。这就使得降低制造半导体集成电路器件的成本和提高半导体集成电路器件的成品率是可以实现的。
在本实施例4中，由于与前述的实施例2和3中的原因一样的原因，所以也能保证浅井5a的击穿电压，因而保证在井隔离区中浅井4a与半导体衬底1的电隔离性能。
其次，如图35所示，去除图34中所示的光致抗蚀剂图形7f，然后就在半导体衬底1的主表面上形成与实施例2中的光致抗蚀剂图形7g一样的光致抗蚀剂图形7g。接着，为了在半导体衬底1中形成供有1.8V的1.8V组浅n井5e和5f，用光致抗蚀剂图形7g作掩模，以与实施例2和3中的剂量和注入能量一样的剂量和注入能量进行磷或诸如此类元素的离子注入。此后，以与实施例2和3中的剂量和注入能量一样的剂量和注入能量进行例如二氟化硼(BF2)或诸如此类化合物的离子注入。
此后，如图36所示，去除图35中所示的光致抗蚀剂图形7g，然后就在半导体衬底1的主表面上形成与实施例2中的光致抗蚀剂图形7h一样的光致抗蚀剂图形7h。接着，为了形成沟道阻塞区10a和浅n井4c，用光致抗蚀剂图形7h作掩模以与实施例2和3中的剂量和注入能量一样的剂量和注入能量进行硼或如此之类元素的离子注入。此后，以与实施例2和3中的剂量和注入能量一样的剂量和注入能量进行例如二氟化硼(BF2)的离子注入。
接着，如图37所示，去除图36中的光致抗蚀剂图形7h。此后，从半导体衬底1的主表面去除焊接区薄膜8，然后就热氧化上述的半导体衬底1以在半导体衬底1的主表面上形成具有厚度例如约为20nm的栅绝缘薄膜24i。在这里，上述的栅绝缘薄膜24i是高击穿电压组中的10V电源电压驱动的MIS·FET的栅绝缘薄膜。
此后，在半导体衬底1的主表面上形成与前述的实施例2中的光致抗蚀剂图形7i一样的光致抗蚀剂图形7i。此后，为了形成埋置井3c，以与实施例2和3中的剂量和注入能量一样的剂量和注入能量进行磷或诸如此类元素的离子注入。
接着，如图38所示，在井形成期间用光致抗蚀剂图形7i作掩模，使半导体衬底1经受湿法蚀刻处理，从形成1.8V电源电压驱动的MIS·FET的区域去除栅绝缘薄膜24i。所以，在本实施例4中，大幅度地降低制造成本和提高半导体集成电路器件的成品率和可靠性是可以实现的。
此后，如图39所示，如在实施例2和3中的那样，去除光致抗蚀剂图形7i，然后就在形成1.8V电源电压驱动的MIS·FET的区域上形成厚度约为5nm的薄栅绝缘薄膜22i。
其次，从存储单元区蚀刻掉栅绝缘薄膜24i，然后就在存储单元区上形成由氧化硅或诸如此类化合物组成的厚度约为11nm的隧道绝缘薄膜25i。
接着，在半导体衬底1上沉积预定的导电体薄膜，然后就用光刻法和干蚀刻法使预定的导电体薄膜构成图形以在栅绝缘薄膜21i和22i上形成栅电极12g和13g，由此在隧道绝缘薄膜25i上形成浮动栅电极25fg。
接着，用常规的离子注入法或诸如此类方法形成在存储单元区中的半导体区域25a和25b、用于P-MIS·FETQp和n-MIS·FETQn的源/漏的半导体区域12a、12b、13a和13b以及用于井电力供给的半导体区域23a和23b。
此后，在浮动栅电极25fg上形成层间薄膜25Li后，就在层间薄膜25Li上形成控制栅电极25cg以形成快速存储器(EEPROM)中的双层栅结构的存储单元MC。在这里，图40中表示上述的存储单元MC的电路图。上述的存储单元MC被设置在位线BL和字线WL的交点附近处。存储单元MC在其控制栅电极处与字线WL电连接，在其漏区处与位线BL电连接以及在其源区处与源线SL电连接。
因此，形成存储单元p-MIS·FETQp和n-MIS·FETQn。在这里，在形成10V电源电压驱动的n-MIS·FETQn的浅p井4b下面形成埋置n井3b，而浅p井4b与半导体衬底1电连接，因此能够从半导体衬底1向浅p井4b供给电压。
这些MIS·FET中间，10V电源电压驱动的存储单元、P-MIS·FETQp和n-MIS·FETQn构成在图32中的安装区D1内的电路，而以1.8V电源电压驱动的P-MIS·FETQp和n-MIS·FETQn构成在图32中的安装区D2内的电路。
此后，通过装有快速存储器(EEPROM)的半导体集成电路器件的常规的布线步骤和表面保护薄膜形成步骤来制造半导体集成电路器件。
除前述的实施例1的效果以外本实施例4能够达到下列的效果。(1)-13V的反向偏压仅仅施加于被高击穿电压组中的浅n井5c和5d包围的高击穿电压组中的浅p井4a，而-1.8V的反向偏压专门施加于被1.8V组中的浅n井5e和5f包围的1.8V组中的浅p井4c。然而，在井击穿电压方面没有发生问题。(2)通过使用用于形成井的光致抗蚀剂图形7i作掩模，去除栅绝缘薄膜21i。因此，能够使制作成本低于对这些方法采用分立的光致抗蚀剂图形的情况中的制造成本。(3)通过使用用于形成井的光致抗蚀剂图形7i作掩模，去除栅绝缘薄膜21i。因此，能够降低由于外来物质造成缺陷的发生率以提高半导体集成电路器件的成品率和可靠性。
(实施例5)
图41到45是在制造本发明一个实施例的半导体集成电路器件的方法中主要部分的截面图；图46是在本实施例5的半导体集成电路器件中的超高速缓冲存储器内元件装配的顶视平面图；图47是超高速缓冲存储器中的存储单元的电路图；以及图57和58是说明我们发现的半导体集成电路器件中的问题的半导体衬底的局部截面图。
在描述本实施例5之前，在此将描述我们已发现的井形成工艺方法中的问题。
如我们研究的那样，图57示意地表示在制造半导体集成电路器件的方法中的局部截面图。用p型硅单晶组成半导体衬底60，并在半导体衬底60的主表面中的元件隔离区内形成沟型隔离区61。上述的构成不应该局限于沟型隔离区61而可以是场绝缘薄膜组成的隔离区。
在图57中，隔离区61的左手侧是形成P-MIS·FET的区域，而隔离区61的右手侧是形成n-MIS·FET的区域。
在这样的情况中，为了通过应用本发明在半导体衬底1中形成N-MIS·FET的区域内形成p井和n井，如有关前述的实施例1等等所描述的那样，在半导体衬底60的主表面上制作使形成n-MIS·FET的区域曝露而覆盖形成P-MIS·FET的区域的光致抗蚀剂图形62。这时在图57中表明光致抗蚀剂图形62的末端部分突出在隔离区61上方。
在这里，如图57所示，光致抗蚀剂图62末端部分的侧表面可以是锥形的(图57中反锥形)。例如当把杂质掺入半导体衬底60的部位越深时，光致抗蚀剂图形62就做得越厚，上述的状态就变得特别显著。
如图58所示，当在上述的情况下用光致抗蚀剂图形62作掩模把用于形成井的杂质掺入半导体衬底60时，在n-MIS·FET形成区中，在p井63和埋置n井64之间的在隔离区61侧的下面末端部分上的杂质分布与预定的杂质浓度是不符的，而是埋置n井64的末端部分的杂质分布向半导体衬底60的主表面侧抬起。因此，在研究过程中在井中出现不良的击穿电压或漏泄的问题。随着相当于P-MIS·FET和n-MIS·FET之间边界区的隔离区变窄，上述的问题更为严重。
此外，当光致抗蚀剂图形62被制作成正常的锥形时，出现类似的问题。更准确地说，掺入形成p井63的杂质也掺入到形成P-MIS·FET的区域，因此形成在隔离区61下面的P-MIS·FET的区域的杂质分布不是预定的杂质分布。
所以在本实施例5中，在上述的情况中形成既使n-MIS·FET形成区又使P-MIS·FET形成区曝露的光致抗蚀剂图形，因此光致抗蚀剂图的末端部分可以不设置在位于n-MIS·FET形成区和p-MIS·FET形成区之间边界区域的隔离区2上，把形成p井和埋置n井的杂质离子注入到n-MIS·FET形成区和P-MIS·FET形成区二个区域，在此以后把n型杂质注入到p-MIS·FET形成区，从而形成n井。
在这里将描述一种特殊的例子。将采用本发明应用于具有例如超高速缓冲存储器的半导体集成电路器件的情况来描述本发明的技术思想。
图41是在制造本实施例5的半导体集成电路器件的方法中主要部分的截面图。在图41那里看到的有超高速缓冲存储器区域(第一井形成区)、不需要埋置井而用3.3V电源电压驱动的区域(3.3V-NB)以及需要埋置井而用1.8V或3.3V电源电压驱动的1.8/3.3VMIS·FET形成区域(第一井形成区)。
首先，与前述的实施例1到4一样，用热氧化法或诸如此类方法在半导体衬底1的主表面上生长由氧化硅或诸如此类氧化物组成的厚度例如约为20nm的焊接区薄膜8以致形成隔离区2。
在隔离区内的超高速缓冲存储器区域中，位于P-MIS·FET形成区和n-MIS·FET形成区之间边界处的隔离区2的宽度为0.9μm到1.5μm，其宽度比其他区域的隔离区2的宽度窄，因此可以减少越高速缓冲存储器占有的面积。
接着，如图42所示，在半导体衬底1的主表面上形成使超高速缓冲存储器区域(第一井形成区)和n-MIS·FET形成区域(第二井形成区)曝露并覆盖其他区域的厚度约为5μm的光致抗蚀剂图形(第一掩模)7j。
这时在本实施例5中，超高速缓冲存储器中的P-MIS·FET形成区没有被光致抗蚀剂图形7j覆盖而是曝露的。原因是如果使光致抗蚀剂图形7i的末端部分置于覆盖在超高速缓冲存储器区中的P-MIS·FET形成区和n-MIS,FET形成区之间边界区内的隔离区上的P-MIS·FET的部位，因为如上文所述，隔离区是窄的，所以会在不同情况下引起上述的问题。
此后，为了形成埋置n井3a和3b，用光致抗蚀剂图形7i作掩模在加速能量为2,300KeV和剂量为1×1013/cm2的条件下把磷离子或诸如此类离子掺入半导体衬底1到其深部位。这时候，能够使埋置n井3a和3b的杂质浓度调整到最佳值。
其次，为了在埋置n井3a和3b上以自对准方式形成浅p井4a和4b，用同一光致抗蚀剂图形7j作掩模在三种条件：加速能量为450KeV和剂量为1×1013/cm2的条件、加速能量为200KeV和剂量为3×1012/cm2的条件以及加速能量为50KeV和剂量为1.2×1012/cm2的条件下进行硼的离子注入。
这时候，在本实施例5中，能够使浅p井4a和4b的杂质浓度与埋置n井3a和3b无关地调整到最佳值。因此，改进在浅p井4a和4b内形成的MIS·FET的电特性例如阈电压和漏电流是可以实现的。
此外，不用分立的光致抗蚀剂图形而是用单一的光致抗蚀剂图形7j形成埋置n井3a和3b以及浅p井4a和4b。因此，大幅度地降低制造成本和提高半导体集成电路器件的成品率和可靠性是可以实现的。
在上述的步骤中，p井4a也在超高速缓冲存储器的P-MIS·FET形成区内形成。这就使在n-MIS·FET形成区中的浅p井4a内避免发生上述的杂质浓度分布问题是可能的。
其次，去除图42所示的光致抗蚀剂图形7j。如图43所示，在半导体衬底1的主表面上制作使超高速缓冲存储器中的P-MIS·FET形成区、超高速缓冲存储器中的浅p井4a的外围区(第三井形成区)、需要埋置井的区域中的浅p井4a的外围区(第三井形成区)和需要埋置井的区域中的P-MIS·FET形成区(第四井形成区)曝露并覆盖其他区域的具有厚度约为4μm的光致抗蚀剂图形(第二掩模)7k。
接着，为了在半导体衬底1内形成浅n井5g到5k，用光致抗蚀剂图形7k作掩模在二种条件：例如加速能量为360KeV和剂量为1.3×1013/cm2的条件以及加速能量为70KeV和剂量为1×1012/cm2的条件下把磷离子或诸如此类离子掺入上述的半导体衬底1，然后在加速能量为70KeV和剂量为2×1012/cm2的条件下用二氟化硼(BF2)掺杂。这时，用BF2进行离子注入为的是调整P-MIS·FET的阈电压。
使这时候的离子注入能量调整到使浅井5k的底部伸到埋置n井3a的强度。因此，在超高速缓冲存储器区内能够形成浅n井5k和浅p井4a。此外，上述的浅p井4a被浅n井5k和5g以及埋置n井3a包围，以致浅p井4a与半导体衬底1电隔离。因此，能够向上述的浅p井4a供给与施加于半导体衬底1的电压不同的电压。例如向上述的浅p井4a供给0到1.8V的电压。
埋置n井3a和浅n井5g与浅n井5k电隔离，因此能够向它们供给不同的电压。具体地说，能够向浅n井5k供给约3.3V而向埋置n井3a和浅n井5g供给例如约为1.8V的电压。
形成上述的浅n井5g以包围在超高速缓冲存储器区中的浅p井4a的侧面而上述的浅n井5g的下面部分与埋置n井3a的上面部分重叠并与埋置n井3a电连接。浅n井5g的宽度例如约为4μm，虽然对此没有特别限制。
形成这些浅n井5i和5j以包围需要埋置井的MIS·FET形成区内的浅p井4a的侧面而浅n井5i和5j的下面部而与埋置n井3a的上面部分重叠并与埋置n井3a电连接。准确地说，上述的浅p井4a被浅n井5i和5j以及埋置n井3a包围而与半导体衬底1电隔离。然而，像半导体衬底1一样向上述的浅p井4a供给例0V电压(GND)。虽然施加于浅p井4a的电压等于施加于半导体衬底1的电压，但是浅p井4a是与半导体衬底1电隔离，因此不接受来自半导体衬底1的噪声。因此，改进在浅p井4a内形成的元件的工作可靠性是可以实现的。
在浅n井5K中，形成超高速缓冲存储器中的P-MIS·FET。更准确地说，在超高速缓冲存储器的P-MIS·FET形成区中，当形成其他浅n井5g到5j时能够使浅p井4a的导电类型反型。
在本实施例5中，由于与前述的实施例1到4的原因一样的原因，始终使在浅p井4a和4b以及浅n井5g到5k中形成的MIS·FET的电特性例如阈电压和漏电流最佳化也是可以实现的。
此外，只用二个光致抗蚀剂图形7j和7k就能形成埋置n井3a和3b、浅p井4a和4b以及浅n井5g到5k。这就使得降低半导体集成电路器件的制造成本和提高半导体集成电路器件的成品率与前述的实施例1到4一样，是可以实现的。
当进行下一步骤时，进一步改进在超高速缓冲存储器中n井5k的杂质浓度的调整是可行的。更准确地说，在去除图43所示的光致抗蚀剂图形7k以后，如图44所示，形成使超高速缓冲存储器中的P-MIS·FET形成区曝露并覆盖其他区域的光致抗蚀剂图形7m。
此外，为了形成浅n井5k，用光致抗蚀剂图形7m作掩模把磷离子或诸如此类离子掺入半导体衬底1。这时，调节杂质离子的剂量以矫正导电类型。调节离子注入能量以使浅n井5k的下面部分伸到埋置n井3a。这就使得在超高速缓冲存储器区内形成浅n井5k和浅p井4a是可以实现的。
此后，去除图43所示的光致抗蚀剂图形7k或图44所示的光致抗蚀剂图形7m。然后，如图45所示，同时形成栅绝缘薄膜12i和13i以致在浅p井4a和4b的区域中形成n-MIS·FETQn和Qnd以及在浅n井5h到5k的区域中形成P-MIS·FETQp和Qpr。
此后，通过装有超高速缓冲存储器的半导体集成电路器件的常规的布线步骤和常规的表面保护薄膜形成步骤制成半导体集成电路器件。
图46表示如此制造在半导体集成电路器件内的超高速缓冲存储器的存储单元的元件布局顶视平面图。图47表示上述的存储单元的电路图。
n-MIS·FETQnd起驱动存储单元的MIS·FET作用。
P-MIS·FETQpr起负载MIS·FET作用。通过共用导电体薄膜使这些MIS·FETQnd和MIS·FETQpr的栅电极13g和12g整体地构成图形。
在图46的左手侧的MIS·FETQnd中的栅电极13g与在右手侧的MIS·FETQnd的半导体区域13a电连接，而在图46的右手侧的MIS·FETQnd中的栅电极13g与负载MIS·FETQpr的半导体区域12a电连接。
MIS·FETQnd的半导体区域13a充当传送n-MIS·FETQt的整个半导体区域并通过MIS·FETQt与位线BL1和BL2电连接。在这里，一部分字线WL形成MIS·FETQt的栅电极。此外，位线BL1和BL2能够传送互相反相的信号。
除前述的实施例1的效果以外，本实施例5能达到下列效果。(1)在超高速缓冲存储器区域中的n-MIS·FET形成区和p-MIS·FET形成区之间的边界区域内，能够防止浅p井4a和埋置n井3a的杂质浓度分布向半导体衬底1的主表面抬起。因此，避免由于这种抬起会在不同情况下造成不良的井击穿电压和漏泄的问题是可能的。
(实施例6)
图48到53是在制造本发明一个实施例的半导体集成电路器件的方法中主要部分的截面图。
将采用本发明的技术思想应用于把超高速缓冲存储器和高击穿电压组的MIS·FET装配在共用的半导体芯片内的半导体集成电路器件的情况来描述实施例6。
图48是本实施例6的半导体集成电路器件中的主要部分的截面图。
图48是本实施例6的半导体集成电路器件中的主要部分的截面图。在图48中，表示出的有形成超高速缓冲存储器的区域(第一井形成区)、形成3.3V电源电压驱动的MIS·FET的不需要埋置井(3.3V-NB)的区域、形成1.8V或3.3V电源电压驱动的MIS·FET的需要埋置井的区域(1.8/3.3V-B)、形成12V电源电压驱动的高击穿电压组中的MIS·FET而且需要埋置井的区域(HV)以及形成前述的快速存储器(EEPROM)、DRAM或诸如此类存储器的存储单元形成区。
首先，与前述的实施例1到5一样，用热氧化法在半导体衬底1的主表面上生长焊接薄膜8，然后就形成隔离区2。在上述的隔离区2中的超高速缓冲存储器区域内，位于P-MIS·FET形成区和n-MIS·FET形成区之间边界上的隔离区2的宽度例如约为0.9μm到1.5μm，与实施例5一样，其宽度比其他区域内的隔离区2的宽度窄。
接着，如图49所示，在半导体衬底1的主表面上形成光致抗蚀剂图形7j。在本实施例6中，超高速缓冲存储器区域中的P-MIS·FET形成区也没有被光致抗蚀剂图形7j覆盖而被曝露。
此后，为了形成埋置n井3a和3b，用光致抗蚀剂图形7j作掩模，以与前述的实施例5中的剂量和注入能量一样的剂量和注入能量把磷离子或诸如此类离子掺入半导体衬底1到其深部位。这时候，能使埋置井3a和3b的杂质浓度调整到最佳值。
其次，为了在埋置n井3a和3b上以自对准方式形成浅p井4a和4b，用同样的光致抗蚀剂图形7j作掩模以与实施例5中的剂量和注入能量一样的剂量和注入能量进行硼的离子注入。
这时候，本实施例6与实施例5一样，能使浅p井4a和4b的杂质浓度与埋置n井3a和3b无关地调整到最佳值，由此改进在浅p井4a和4b中的MIS·FET的电特性。
此外，由于用单一的光致抗蚀剂图形7j就能形成埋置n井3a和3b以及浅p井4a和4b，所以与实施例5一样，大幅度降低制造成本和提高半导体集成电路器件的成品率和可靠性是可以实现的。
其次，如图50所示，去除图49所示的光致抗蚀剂图形7j，然后就在半导体衬底1的主表面上形成光致抗蚀剂图形7k。形成上述的光致抗蚀剂图形7k以曝露例如在超高速缓冲存储器中浅p井4a的p-MIS·FET形成区、浅p井4a的外围区、形成3.3V组中的P-MIS·FET的不需要埋置井的区域(3.3V-NB)、形成1.8V或3.3V组中的p-MIS·FET的需要埋置井的区域、1.8v或3.3v组中的浅p井4a的需要埋置井的外围区域、在高击穿电压组的MIS·FET形成区(HV)内的p-MIS·FET形成区(HV)、在高击穿电压组的MIS·FET形成区(HV)内的浅p井4a的外围区和在存储单元形成区内的浅p井4a的外围区并且覆盖其他区域。
接着，为了在半导体衬底1内形成浅n井5g到5j、5m、5n、5p和5q以及浅井5k1，用光致抗蚀剂图形7k作掩模在三种条件：加速能量为1,300KeV和剂量为1×1013/cm2的条件、加速能量为600KeV和剂量为5×1011/cm2的条件以及加速能量为200KeV和剂量为5×1011/cm2的条件下把磷离子或诸如此类离子掺入上述的半导体衬底1，然后，在加速能量为70KeV和剂量为2×1012/cm2的条件下把二氟化硼(BF2)掺入上述的半导体衬底1。进行BF2的离子注入为的是调整P-MIS·FET的阈电压。
形成这些浅n井5i和5j以致包围在需要埋置井的MIS·FET形成区内的浅p井4a的侧面，浅n井5i和5j的下面部分与埋置n井3a的上面部分重叠并且浅n井5i和5j与浅n井3a电连接。换言之，浅p井4a被浅n井5i和5j以及埋置n井3a包围，以致浅p井4a与半导体衬底1电隔离。因此，能够向浅p井4a供给与施加于半导体衬底1的电压不同的电压。向上述的浅p井4a施加例如0到-3.3V的电压。
形成浅n井5n和5m以致包围在高击穿电压组的MIS·FET形成区(HV)中的浅p井4a的侧面，浅n井5m和5n的下面部分与埋置n井3a的上面部分重叠，并且浅n井5m和5n与埋置n井3a电连接。浅p井4a被浅n井5m和5n以及埋置n井3a包围并且与半导体衬底1电隔离。因此，能够向浅p井4a供给与施加于半导体衬底1的电压不同的电压。向上述的浅p井供给例如0到-12V的电压。
形成浅n井5p和5q以致包围在高击穿电压组的存储单元内的浅p井4a的侧面，浅n井5p和5q的下面部分与埋置n井3a的上面部分重叠并且浅n井5p和5q与埋置n井3a电连接。浅p井4a被浅n井5q和5q以及埋置n井3a包围并与半导体衬底1电隔离。因此，能够向上述的浅p井4a供给与施加于半导体衬底1的电压不同的电压。向上述的浅p井4a供给例如0到-12V的电压。
此外，在浅井5k1中，形成有超高速缓冲存储器的P-MIS·FET。然而，在本实施例6中，不掺杂是不足以完成导电类型完全反型。在这样的状态时，与前述的实施例5一样，可以进行充分的掺杂。
在本实施例6中，能够使浅p井4a和4b、浅n井5g到5j、5m、5n、5p和5q以及浅井5k1的杂质浓度独立地逐一调整到最佳值，以致始终使在井4a和4b以及浅n井5g到5j、5m、5n、5p和5q的区域中形成的MIS·FET的电特性例如阈电压和漏电流最佳化。
此外，由于只用二个光致抗蚀剂图形7j和7k就能形成埋置n井3a和3b、浅p井4a和4b以及浅n井5g到5j、5m、5n、5p和5q，所以与前述的实施例1到5一样，降低半导体集成电路器件的制造成本和提高半导体集成电路器件的成品率是可以实现的。
因此，能够以低成本生产装配有超高速缓冲存储器和高击穿电压MIS·FET的具有高可靠性的半导体集成电路器件，因而对半导体工业产生强烈影响。
其次，去除图50所示的光致抗蚀剂图形7k。此后，如图51所示，制作使形成超高速缓冲存储器中的P-MIS·FET的区域、形成3.3V组中的P-MIS·FET的需要埋置井的区域和形成1.8V/3.3V组中的P-MIS·FET的需要埋置井的区域露出并覆盖其他区域的光致抗蚀剂图形7m。
接着，为了形成使浅n井5k1以及浅n井5h和5i的杂质浓度或导电类型最佳化的半导体区域26a，用光致抗蚀剂图形7m作掩模在例如加速能量为360KeV和剂量为1.3×1013/cm2的条件下把磷离子或诸如此类离子掺入半导体衬底1。
在超高速缓冲存储器的P-MIS·FET形成区内调整杂质离子的剂量以使半导体衬底1的导电类型(浅p井4a)从p型反型到n型。此外，进行使浅n井5h和5i的杂质浓度最佳化的调整。
因此，能在超高速缓冲存储器区域中形成浅n井5k和浅p井4a。在上述的情况中浅n井5k成为浅井5k1和半导体区域26a的总区域。浅p井4a被浅n井5k和5g包围，与半导体衬底1电隔离，因此能够由浅p井4a供给与施加于半导体衬底1的电压不同的电压。例如对浅井施加0到-1.8V的电压。
由于设置高击穿电压MIS·FET，所以调整超高速缓冲存储器的P-MIS·FET中的浅井5k的导电类型的掺杂步骤与在以后阶段在其他区域中要求的掺杂同时进行。这就使避免增加掩模的数量和减小外来物质的出现率是可能的，因而提高成品率。
此后，去除图51所示的光致抗蚀剂图形7m。如图52所示，为了使杂质浓度最佳化，然后用光刻法和离子注入法在浅p井4a和4b中形成p型半导体区域26b。半导体区域26b掺有例如硼。
在下面将描述形成半导体区域26a或26b的原因。虽然3.3V组的MIS·FET、1.8V组的MIS·FET和超高速缓冲存储器内的MIS·FET的井杂质浓度大体上是互相相等的但是与高击穿电压组中的MIS·FET的井杂质浓度是不相同的，因此它们必须比高击穿电压组的井杂质浓度高。
此后，如图53所示，在半导体衬底1的主表面上同时形成栅绝缘薄膜12i、13i和21i。然后，在浅p井4a和4b区域中形成n-MIS·FETQn、Qnd和Q，并在浅n井5h到5k的区域中形成p-MIS·FETQp和Qpr。
与实施例1至5一样，在不需要埋置井的区域中形成n-MIS·FET并在与半导体衬底1电连接的浅p井4b下面形成埋置n井3b，因此能从半导体衬底1向浅p井4b供给电压。
此后，通过常规的布线步骤和常规的表面保护薄膜形成步骤制造半导体集成电路器件。在这里略去有关超高速缓冲存储器内存储单元中的元件布局顶视平面图和有关存储单元的电路图的描述。因为与前述的实施例5中的描述一样，所以同样略去有关包括在DRAM中的电容器19的截面结构方面的描述。
除前述的实施例1的效果以外本实施例能够达到下列效果。(1)当本发明的技术思想应用于制造具有高击穿电压组中的MIS·FET的半导体集成电路器件的方法时，除了高击穿电压组中的MIS·FET外在MIS·FET的井中形成n型或p型半导体区26a和26b以致能够补偿井中的杂质浓度不足。(2)当超高速缓冲存储器、高击穿电压组MIS·FET、通常的MIS·FET和另一个存储单元是在共用的半导体芯片中形成时没有出现问题。通过同时进行许多区域的预定的方法能够简化制造方法。因此，能够通过把形成各个元件的方法总合成一个制造半导体集成电路器件的方法来制造半导体集成电路器件。
虽然在本发明的实施例方面具体地描述了本发明，但是本发明不应被局限于前述的实施例1到6而是在没有脱离本发明的要点的情况下能够容易地以各种各样方式变换。
例如，采用隔离区是沟型的情况描述了实施例1到6。但是，本发明不应该局限于此而是能够以各种各样方式来变换，例如用选择氧化法形成的场绝缘薄膜组成隔离结构。
半导体衬底包括在半导体衬底上形成外延层的所谓“外延片”。在这种变换中，用外延法在例如单晶硅组成的半导体衬底的表面上形成例如硅单晶的外延层。虽然不是对此作特别限制，但是厚度为5μm的外延层是最佳的。
采用DRAM的数据存储电容器是凸型的情况描述了前述的实施例1、3和6。然而，本发明不应该被局限于此而是能够以各种各样例如包括叶片型的方式来变换。
采用通常的绝缘薄膜组成DRAM中的数据存储电容器的电容绝缘薄膜的情况描述了前述的实施例1、3和6。然而，本发明不应该受此限制而是可以变换，以致例如通过用铁电体材料像PZT之类作数据存储电容器中的电容器绝缘薄膜的材料来构成铁电体存储器。
如下文所述，可以变换实施例2、3和4。首先，制作使在图16中的逻辑电路区域或诸如此类区域内的1.8V组MIS·FET区域(具有反馈偏压)曝露的光致抗蚀剂图形(相当于图22的光致抗蚀剂图形7i或诸如此类光致抗蚀剂图形)并用作掩模用磷离子或诸如此类离子掺入半导体衬底。在为形成从半导体衬底主表面延伸到半导体衬底深部位的深n井的条件下进行离子注入。接着，去除光致抗蚀剂图形，然后就形成使在逻辑电路区域内的1.8V组MIS·FET区域(具有反馈偏压)曝露的光致抗蚀剂图形(相当于图20的光致抗蚀剂图形7j或诸如此类光致抗蚀剂图形)。此后，该光致抗蚀剂图形用作掩模以把硼离子或诸如此类离子掺入半导体衬底。在形成从半导体衬底主表面延伸到半导体浅部位并具有与深井相反的导电类型的浅井的条件下进行离子注入，因而形成被深n井包围的浅p井。上述的浅p井被深n井包围并与半导体衬底电隔离。形成元件的后续步骤与前述的实施例2、3和4的后续步骤一样。
将在下文简略地描述由本说明书中公开本发明的有代表性的方面达到的效果。(1)根据本发明，第一井形成区、第二井形成区、第三井形成区和第四井形成区的杂质浓度能被独立地调整到最佳值。因此始终能够使在井形成区中形成的MIS晶体管的电特性例如阈电压和漏电流最佳化。(2)根据本发明，仅用二个掩膜就能够形成第一井形成区和第二井形成区中的第一导电类型埋置井、第一井形成区中的第二导电类型浅井、第三井形成区中的第一导电类型浅井以及第四井形成区中的第一导电类型浅井，以致与为每个井制作一个掩模的工艺方法相比较，减少制作掩模步骤的数目。(3)由于上述的效果(1)和(2)，在具有井隔离结构的半导体集成电路器件中，在不增加制造半导体集成电路器件步骤的数目的情况下，能够使井区和在井隔离区中的通常的井区的杂质浓度最佳化。(4)由于上述的效果(1)和(2)，在不增加制造具有井隔离结构的半导体集成电路器件步骤的数目的情况下，能够改进在井区和在井隔离区中的通常的井区内形成的元件的电特性。(5)由于上述的效果(2)，降低制造半导体集成电路器件的成本是可以实现的。(6)由于上述的效果(2)，在掩模形成步骤的数目上的减少相应地能够减小由于外来物质造成缺陷的发生率，因此提高半导体集成电路器件的成品率。(7)由于上述的效果(1)、(2)、(3)、(4)和(5)，提供具有高工作可靠性的半导体集成电路器件是可以实现的。(8)根据本发明，使至少一部分在第三井形成区中的第一导电类型浅井区的杂质浓度高于在第一井形成区中的第二导电类型浅井区的杂质浓度，因此能使第二导电类型浅井区和半导体衬底之间的结拉开间距以改进其间的电隔离性能。即使在形成浅井区的杂质注入步骤时形成第三井形成区中的第一导电类型浅井区的位置被沿面位移，也能保证第三井形成区中的第一导电类型浅井区的击穿电压以保征在第一井形成区中的第二导电类型浅井区和半导体衬底之间的电隔离性能。(9)由于上述的效果(8)，提高半导体集成电路器件的成品率和可靠性是可以实现的。(10)根据本发明，能够使第五井形成区和第六井形成区的杂质浓度独立地调整到最佳值，因此始终能够使在井区形成的MIS晶体管的电特性例如阈电压和漏电流最佳化。(11)根据本发明，当刚好在第五井形成区和第六井形成区下面形成埋置井区时使用第五掩模作蚀刻掩模以去除通过第五掩模露出的栅绝缘薄膜，因此能够使掩模形成步骤的数目少于用不同的掩模进行去除步骤的情况中的掩模形成步骤的数目。(12)由于上述的效果(11)，降低制造半导体集成电路器件的成本是可以实现的。(13)由于上述的效果(11)，在掩模形成步骤的数目上的减少相应地能够减小由于外来物质造成缺陷的发生率，因此提高半导体集成电路器件的成品率。(14)由于上述的效果(10)、(11)、(12)和(13)，以低成本提供具有高工作可靠性的半导体集成电路器件是可以实现的。(15)根据本发明，用使形成导电类型的浅井区的区域曝露的第六掩模作掺杂掩模掺入第一导电类型杂质以补偿第一井形成区内的第二导电类型浅井区的导电类型，因此形成在第一井形成区内的第一导电类型浅井区。在第一井形成区内形成第二导电类型浅井区的掺杂步骤的阶段时，能够防止第二导电类型浅井区的杂质浓度分布在第一井形成区中的第一导电类型浅井区和第二导电类型浅井区之间的边界区域处向半导体衬底主表面抬起，因此能够避免由于杂质浓度分布的抬起会在不同情况下造成诸如井击穿电压故障和漏泄电流之类的问题。(16)在本发明的技术思想应用于制造具有高击穿电压组MIS晶体管的半导体集成电路器件的方法时，根据本发明，能够通过另外掺入与井区导电类型相同导电类型的杂质来补偿除高击穿电压组MIS晶体管以外的MIS晶体管中的井区的杂质浓度不足。

Claims (51)

1．制造半导体集成电路器件的方法，包括步骤：
a)通过形成图形在半导体衬底主表面上制作使第一井形成区和在离第一井形成区一定距离处形成的第二井形成区曝露的第一掩模；
b)用上述的第一掩模作掺杂掩模把杂质掺入上述的半导体衬底以致在上述的第一井形成区中的半导体衬底的深部位处形成第一导电类型埋置井区；
c)用上述的第一掩模作掺杂掩模把杂质掺入上述的半导体衬底以致在上述的第一井形成区和上述的第二井形成区中的上述的第一导电类型埋置井区上形成第二导电类型浅井区；
d)通过形成图形在半导体衬底主表面上形成使包围第一井形成区中的第一导电类型埋置井区和第二导电类型浅井区的第三井形成区以及在离上述第一井形成区一定距离处形成的第四井形成区曝露的第二掩模；和
e)用上述的第二掩模作掺杂掩模把杂质掺入上述的半导体衬底以致在上述的第三井形成区内形成包围上述的第一井形成区中的第二导电类型浅井区的外围并与第一井形成区中的第一导电类型埋置井区电连接的第一导电类型浅井区并在上述的第四井形成区中形成第一导电类型浅井区，
其中，在上述的第一井形成区内，在上述的第一井形成区中的第二导电类型浅井区被在上述的第三井形成区中的形成的第一导电类型浅井区和在上述的第一井形成区中的第一导电类型埋置井区包围并与半导体衬底电隔离，和
其中，在上述的第二井形成区内，上述的第二导电类型浅井区与上述的半导体衬底电连接；
2．根据权利要求1的方法，
其中，掺入杂质以使在上述的第一井形成区中的第一导电类型埋置井的杂质浓度峰值区比在上述的第一井形成区和上述第二井形成区中的第二导电类型浅井区的杂质浓度峰值区深。
3．根据权利要求1的方法，进一步包括：
在上述第一井形成区内的第一导电类型浅井区中的区域内形成MIS晶体管。
4．根据权利要求1的方法，进一步包括的步骤为：
在上述的半导体衬底主表面上形成栅绝缘薄膜；
在上述的栅绝缘薄膜上形成栅电极；和
用上述的栅电极作掩模把预定杂质掺入半导体衬底，
其中，在上述的第一井形成区和上述的第二井形成区内的第二导电类型浅井区以及在上述的第三井形成区和上述的第四井形成区内的第一导电类型浅井区中的各个区域内形成MIS晶体管。
5．根据权利要求1的方法，
其中，进行上述的步骤(e)的掺杂以使在上述的第三井形成区内的第一导电类型浅井区的至少一部分的杂质浓度比在上述的第一井形成区内的第二导电类型浅井区那部分的杂质浓度高。
6．根据权利要求5的方法，
其中，进行上述的步骤(e)的掺杂以使在上述的第三井形成区内的第一导电类型浅井区中的上述的埋置井区附近的杂质浓度比在上述的第一井形成区内的第二导电类型埋置浅井区中的埋置井区附近和第一导电类型浅井区附近的杂质浓度高。
7．根据权利要求1的方法，进一步包括的步骤为：
在上述的半导体衬底的主表面上形成元件隔离区，
其中，在上述的第一井形成区内，由上述的元件隔离区划定上述的第二导电类型浅井区的有源区，
其中，在上述的第三井形成区内的第一导电类型浅井区的至少一部分延伸在上述的元件隔离区下面。
8．根据权利要求7的方法，进一步包括的步骤为：
第二导电类型沟道阻塞区延伸在上述的元件隔离区下面。
9．根据权利要求8的方法，
在方法，在上述的第三井形成区的元件隔离区下面，上述的第一导电类型浅井区的杂质浓度高于上述的沟道阻塞区的杂质浓度。
10．根据权利要求7的方法，
其中，通过在上述的半导体衬底内形成隔离沟然后通过在上述的隔离沟内埋置隔离薄膜形成上述的元件隔离区。
11．根据权利要求1的方法，进一步包括的步骤为：
通过形成图形在半导体衬底主表面上形成使在离上述的第一井形成区一定距离处形成的第五井形成区曝露的第三掩模；
用上述的第三掩模作掺杂掩模把杂质掺入半导体衬底以致在上述的第五井形成区内形成第一导电类型浅井区，
通过形成图形在半导体衬底主表面上形成使被上述的第五井形成区沿面包围的第六井形成区曝露的第四掩模；和
用上述的第四掩模作掺杂掩模把杂质掺入半导体衬底以致在上述第六井形成区内形成第二导电类型浅井区。
12．根据权利要求11的方法，进一步包括的步骤为：
通过形成图形在半导体衬底主表面上形成使上述的第五井形成区、上述的第六井形成区和一部分包围第五井形成区的元件隔离区曝露并具有在元件隔离区上构成的其开口末端的第五掩模；和
用上述的第五掩模作掺杂掩模把杂质掺入半导体衬底以致在上述的第五井形成区中的第一导电类型浅井区和第六井形成区中的第二导电类型浅井区下面形成第一导电类型埋置井区以使上述的埋置井区与上述的第五井形成区和上述的第六井形成区中的第一导电类型浅井区电连接并可以延伸在一部分包围上述的第五井形成区的元件隔离区的下面；
其中，在上述的第六井形成区中，在第六井形成区内的第二导电类型浅井区被上述的第五井形成区中的第一导电类型浅井区以及上述的第五井形成区和上述的第六井形成区中的第一导电类型埋置井区包围并与半导体衬底电隔离。
13．根据权利要求12的方法，进一步包括的步骤为：
用上述的第五掩模作蚀刻掩模从上述第五掩模露出的半导体衬底主表面上去除栅绝缘薄；和
在上述的第五掩模去除步骤后，在从上述的第五掩模露出的半导体衬底主表面上形成具有与其他区域的栅绝缘薄膜厚度不同的厚度的栅绝缘薄膜。
14．根据权利要求13的方法，
其中，具有不同厚度的栅绝缘薄膜的MIS晶体管的驱动电压比具有其他区域的栅绝缘薄膜的MIS晶体管的驱动电压低。
15．根据权利要求1的方法，进一步包括的步骤为：
通过形成图形在半导体衬底主表面上形成使在离上述的第一井形成区一定距离处形成的第五井形成区和一部分元件隔离区曝露的第三掩模；
用上述的第三掩模作掺杂掩模把杂质掺入半导体衬底以致在上述的第五井形成区内形成第一导电类型浅井区；
通过形成图形在半导体衬底主表面上形成使被上述的第五井形成区沿面包围的第六井形成区和一部分元件隔离区曝露的第四掩模；
用上述的第四掩模作掺杂掩模把杂质掺入半导体衬底以致形成在上述的第六井形成区中的第二导电类型浅井区和在上述的元件隔离区下面的第二导电类型沟道阻塞区；
通过形成图形在半导体衬底主表面上形成使上述的第五井形成区、上述的第六井形成区和一部分包围第五井形成区的元件隔离区曝露并具有在元件隔离区上构成的其开口末端的第五掩模；和
用上述的第五掩模作掺杂掩模把杂质掺入半导体衬底以致在上述的第五井形成区中的第一导电类型浅井区和第六井形成区中的第二导电类型浅井区下面形成第一导电类型埋置井区以使上述的埋置井区与上述的第五井形成区中的第一导电类型浅井区电连接并延伸在一部分包围上述的第五井形成区的元件隔离区下面；
其中，在上述的第六井形成区中，在第六井形成区内的第二导电类型浅井区被上述的第五井形成区中的第一导电类型浅井区以及上述的第五井形成区和上述的第六井形成区中的第一导电类型埋置井区包围并与半导体衬底电隔离。
16．根据权利要求1的方法，进一步包括的步骤为：
在上述的第一井形成区内，在半导体衬底主表面上形成曝露形成第一导电类型浅井区的区域的第六掩模；和
用上述的第六掩模作掺杂掩模把杂质掺入上述的第一井形成区以致补偿在上述的第一井形成区中的第二导电类型浅井区的导电类型并形成在上述的第一井形成区中的第一导电类型浅井区，
其中，在上述的第一井形成区中形成第一导电类型浅井区和第二导电类型浅井区，并且上述的第二导电类型浅井区被第一导电类型井区、在上述的第三井形成区中形成的第一导电类型浅井区和在第一井形成区中的第一导电类型埋置井包围而且与半导体衬底电隔离。
17．根据权利要求16的方法，
其中，在上述的第一井形成区中的第一导电类型浅井和第二导电类型浅井区之间形成的元件隔离区比别的区域中的元件隔离区薄。
18．根据权利要求16的方法，
其中，在上述的第一井形成区内的第一导电类型浅井区和第二导电类型浅井区中形成MIS晶体管。
19．根据权利要求1的方法，
其中，在上述的半导体衬底中形成高击穿电压的MIS晶体管时另外用杂质掺入除去形成高击穿电压的MIS晶体管的高击穿电压浅井区外的浅井区以增加杂质浓度。
20．根据权利要求1的方法，进一步包括：
通过形成图形在半导体衬底主表面上形成曝露第七井形成区的第七掩模；
用上述的第七掩模作掺杂掩模把杂质掺入上述的第七井形成区，以致在上述的第七井形成区内形成从上述的半导体衬底主表面延伸到上述的半导体衬底深部位的第一导电类型深井区；
用上述的第七掩模作蚀刻掩模从由上述第七掩模露出的半导体衬底的主表面上去除栅绝缘薄膜；和
在上述的第七掩模去除步骤以后，在从上述的第七掩模露出的半导体衬底主表面上形成具有与其他区域的栅绝缘薄膜的厚度不同的厚度的栅绝缘薄膜。
21．根据权利要求20的方法，进一步包括的步骤为：
通过形成图形在半导体衬底主表面上形成使在被上述的第七井形成区包围的区域内的第八井形成区露出的第八掩模；
用上述的第八掩模作掺杂掩模以补偿上述的深井区的导电类型的方法把杂质掺入半导体衬底以致在上述的第八井形成区内形成被上述的深井区包围的第二导电类型浅井区，
其中，在上述的第八井形成区内，第二导电类型浅井区被第一导电类型深井区包围并与半导体衬底电隔离。
22．根据权利要求20的方法，
其中，具有不同厚度的上述栅绝缘薄膜的MIS晶体管的驱动电压比具有其他区域的栅绝缘薄膜的MIS晶体管的驱动的电压低。
23．根据权利要求20的方法，
其中，上述的第七掩模的末端安放在元件隔离区上，和
其中，在上述的第七井形成区内的深井区的端面端接在元件隔离区下面。
24．根据权利要求20的方法，进一步包括的步骤为：
在上述的元件隔离区下面形成第二导电类型沟道阻塞区。
25．制造半导体集成电路器件的方法，包括的步骤为：
(a)通过形成图形在半导体衬底主表面上制作使第一井形成区和在离第一井形成区一定距离处形成的第二井形成区曝露的第一掩模；
(b)用上述的第一掩模作掺杂掩模把杂质掺入上述的半导体衬底以致在上述的第一井形成区和上述的第二井形成区中的半导体衬底的深部位处形成第一导电类型埋置井区；
(c)用上述的第一掩模作掺杂掩模把杂质掺入上述的半导体衬底以致在上述的第一井形成区和上述的第二井形成区中的上述的第一导电类型埋置井区上形成第二导电类型井区；
(d)通过形成图形在半导体衬底主表面上形成使包围第一井形成区中的第一导电类型埋置井区和第一井形成区中井区的第三井区暴露的第二掩模；和
(e)用上述的第二掩模作掺杂掩模把杂质掺入半导体衬底以致在上述的第三井形成区内形成包围上述的第一井形成区中的第二导电类型井区的外围并与第一井形成区中的第一导电类型埋置井区电连接的第一导电类型井区，
其中，在上述的第一井形成区内，在上述的第一井形成区中的第二导电类型井区被在上述的第三井形成区中形成的第一导电类型井区和在上述的第一井形成区中的第一导电类型埋置井包围并与半导体衬底电隔离，和
其中，在上述的第二井形成区内，上述的第二导电类型井区与上述的半导体衬底电连接。
26．根据权利要求25的方法，
其中，掺入杂质以使在上述的第一井形成区中的第一导电类型埋置井的杂质浓度峰值区比在上述的第一井形成区中的第二导电类型井区的杂质浓度峰值区深。
27．根据权利要求25的方法，进一步包括的步骤为：
在上述的第三井形成区内的第一导电类型井区中的区域内形成MIS晶体管。
28．根据权利要求25的方法，进一步包括的步骤为：
在上述的半导体衬底主表面上形成栅绝缘薄膜；
在上述的栅绝缘膜上形成栅电极；和
用上述的栅电极作掩模把预定杂质掺入半导体衬底，
其中，在上述的第一井形成区和上述的第二井形成区内的第二导电类型井区以及在上述的第三井形成区内的第一导类型井区中的各个区域内形成MIS晶体管。
29．根据权利要求25的方法，
其中，进行上述的步骤(e)的掺杂以使在上述的第三井形成区内的第一导电类型井区的至少一部分的杂质浓度比在上述的第一井形成区内的第二导电类型井区的杂质浓度高。
30．根据权利要求25的方法，
其中，进行上述的步骤(e)的掺杂以使在上述的第三井形成区内的第一导电类型井区中的上述的埋置井区附近的杂质浓度比在第二导电类型井区内上述的埋置井区附近和上述的第一导电类型井区附近的杂质浓度高。
31．根据权利要求25的方法，进一步包括：
在上述的第一井形成区中，在半导体衬底表面上形成使第一导电类型井区曝露的第六掩模；和
用上述的第六掩模作掺杂掩模把杂质掺入上述的第一井形成区以致补偿在上述的第一井形成区中的第二导电类型井区的导电类型并形成在上述的第一井形成区中的第一导电类型井区，
其中，在上述的第一井形成区中形成第一导电类型井区和第二导电类型井区，并且上述的第二导电类型井区被第一导电类型井区、在上述的第三井形成区中形成的第一导电类型井区和在第一井形成区中的第一导电类型埋置井区包围而且与半导体衬底电隔离。
32．根据权利要求31的方法，
其中，在上述的第一井形成区中的第一导电类型井区和第二导电类型井区之间形成的元件隔离区比别的区域中的元件隔离区薄。
33．根据权利要求31的方法，
其中，在上述的第一井形成区内的第一导电类型井区和第二导电类型井区中形成MIS晶体管。
34．制造半导体集成电路器件的方法，包括的步骤为：
(a)通过形成图形，在半导体衬底主表面上形成曝露第五井形成区的第三掩模；
(b)用上述的第三掩模作掺杂掩模把杂质掺入半导体衬底以致在上述的第五井形成区中形成第一导电类型浅井区；
(c)通过形成图形在半导体衬底主表面上形成曝露被上述的第五井形成区沿面包围的第六井形成区的第四掩模；
(d)用上述的第四掩模作掺杂掩模把杂质掺入半导体衬底以致在上述的第六井形成区内形成第二导电类型浅井区；
(e)通过形成图形在半导体衬底主表面上形成曝露上述的第五井形成区、上述的第六井形成区和一部分包围第五井形成区的元件隔离区并具有其安放在元件隔离区上的开口末端的第五掩模；
(f)用上述的第五掩模作掺杂掩模把杂质掺入半导体衬底以致形成在上述的第五井形成区中的第一导电类型浅井区下面的第一导电类型埋置井和在上述的第六井形成区中的第二导电类型浅井区，以使上述的埋置井与上述的第五井形成区中的第一导电类型浅井电连接并延伸在一部分包围上述的第五井形成区的元件隔离区下面；
(g)用上述的第五掩模作蚀刻掩模从由上述的第五掩模露出的半导体衬底主表面上去除栅绝缘薄膜；和
(h)在上述的第五掩模去除步骤以后，在从上述的第五掩模露出的半导体衬底主表面上形成具有与其他区域的栅绝缘薄膜厚度不同的厚度的栅绝缘薄膜，
其中，在上述的第六井形成区内，在上述的第六井形成区内的第二导电类型浅井区被上述的第五井形成区中的第一导电类型浅井区以及在上述的第五井形成区和上述的第六井形成区下面的上述的第一导电类型埋置井包围并与半导体衬底电隔离，。
35．根据权利要求34的方法，
其中，具有不同厚度的栅绝缘薄膜的MIS晶体管的驱动电压比具有其他区域的栅绝缘薄的MIS晶体管的驱动电压低。
36．根据权利要求34的方法，进一步包括的步骤为：
在上述的第五井形成区和上述的第六井形成区内形成MIS晶体管。
37．制造半导体集成电路器件的方法，包括的步骤为：
(a)通过形成图形在半导体衬底主表面上形成曝露第五井形成区的第三掩模；
(b)用上述的第三掩模作掺杂掩模把杂质掺入半导体衬底以致在上述的第五井形成区中形成第一导电类型浅井区；
(c)通过形成图形在半导体衬底主表面上形成曝露被上述的第五井形成区沿面包围的第六井形成区和一部分元件隔离区的第四掩模；
(d)用上述的第四掩模作掺杂掩模把杂质掺入半导体衬底以致形成在第六井形成区内的第二导电类型浅井区和在上述的元件隔离区下面的第二导电类型沟道阻塞区；
(e)通过形成图形在半导体衬底主表面上形成曝露上述的第五井形成区、上述的第六井形成区和一部分包围第五井形成区的元件隔离区并具有其安放在元件隔离区上的开口末端的第五掩模；
(f)用上述的第五掩模作掺杂掩模把杂质掺入半导体衬底以致形成在上述的第五井形成区中的第一导电类型浅井区下面的第一导电类型埋置井和在上述的第六井形成区中的第二导电类型浅井区，以使上述的埋置井与上述的第五井形成区中的第一导电类型浅井电连接并延伸在一部分包围上述的第五井形成区的元件隔离区下面；
(g)用上述的第五掩模作蚀刻掩模从由上述的第五掩模露出的半导体衬底主表面上去除栅绝缘薄膜；和
(h)在上述的第五掩模去除步骤以后，在从上述的第五掩模露出的半导体衬底主表面上形成具有与其他区域的栅绝缘薄膜厚度不同的厚度的栅绝缘薄膜，
其中，在上述的第六井形成区内，在上述的第六井形成区内的第二导电类型浅井区被上述的第五井形成区中的第一导电类型浅井区以及在上述的第五井形成区和上述的第六井形成区下面的上述的第一导电类型埋置井区包围并与半导体衬底电隔离。
38．制造半导体集成电路器件的方法，包括的步骤为：
(a)通过形成图形在半导体衬底主表面上制作使第一半导体区域和在离第一半导体区域一定距离处形成的第二半导体区域曝露的第一掩模；
(b)用上述的第一掩模作掺杂掩模把杂质掺入上述的半导体衬底以致在上述的第一半导体区域中的半导体衬底的深部位处形成第一导电类型埋置半导体区域；
(c)用上述的第一掩模作掺杂掩模把杂质掺入上述的半导体衬底以致在上述的第一半导体区域和上述的第二半导体区域中的上述的第一导电类型埋置半导体区域上形成第二导电类型浅半导体区域；
(d)通过形成图形在半导体衬底主表面上形成使包围第一半导体区域中的第一导电类型埋置半导体区域和第一半导体区域中的浅半导体区域的外围的第三半导体区域以及离第一导半导体区域一定距离处的第四半导体区域曝露的第二掩模；和
(e)用上述的第二掩模作掺杂掩模把杂质掺入上述的半导体衬底以致在上述的第三半导体区域内形成包围上述的第一半导体区域中的第二导电类型浅半导体区域的外围并与在上述的第一半导体区域中的第一导电类型埋置半导体区域电连接的第一导电类型浅半导体区域并在上述的第四半导体区域中形成第一导电类型浅半导体区域，
其中，在上述的第一半导体区域内，在上述的第一半导体区域中的第二导电类型浅半导体区域被在上述的第三半导体区域中形成的第一导电类型浅半导体区域和在上述的第一半导体区域中的第一导电类型埋置半导体区域包围并与半导体衬底电隔离，和
其中，在上述的第二半导体区域内，上述的第二导电类型浅半导体区域与上述的半导体衬底电连接。
39．制造半导体集成电路器件的方法，包括的步骤为：
通过形成图形在半导体衬底主表面上与形成使第七井形成区曝露的第七掩模；
用上述的第七掩模作掺杂掩模把杂质掺入上述的第七井形成区以致在上述的第七井形成区内形成从主表面延伸到上述的半导体衬底的深部位的第一导电类型深井区；
用上述的第七掩模作蚀刻掩模从由上述的第七掩模露出的半导体衬底主表面去除栅绝缘薄膜；和
在上述的第七掩模去除步骤以后，在从上述的第七掩模露出的半导体衬底主表面上形成具有与其他区域的栅绝缘薄膜的厚度不同的厚度的栅绝缘膜。
40．半导体集成电路器件包括：
在半导体衬底的第一井形成区内和在离第一井形成区一定距离的部位处形成的第二井形成区内在离半导体衬底主表面一定距离的深部位处形成的第一导电类型埋置井区；
在上述的第一井形成区和上述的第二井形成区内的上述的第一导电类型埋置井区上以与上述的第一导电类型埋置井区无关地设定杂质浓度的方法以与第一导电类型埋置井区自对准方式形成的第二导电类型浅井区；
在围绕上述的第一井形成区形成的第三井形成区内包围上述的第一井形成区中的第二导电类型浅井区并与第一井形成区中的第一导电类型埋置井区电连接的第一导电类型浅井区；和
在离上述的第一井形成区、上述的第二井形成区和上述的第三井形成区中的任一井形成区一定距离的部位上形成的第四井形成区内形成的第一导电类型浅井区，
其中，上述的第一井形成区中的第二导电类型浅井区被上述的第一井形成区中的第一导电类型埋置井区和上述的第三井形成区中的第一导电类型浅井区包围并与半导体衬底电隔离。
41．根据权利要求40的半导体集成电路器件，
其中，在比第一导电类型埋置井区浅的部位处形成上述的第二导电类型浅井区。
42．根据权利要求40的半导体集成电路器件，
其中，使上述的第一井形成区和上述的第二井形成区中的第二导电类型浅井区在深度方向上具有相等的杂质浓度，
其中，使上述的第一井形成区和上述的第二井形成区中的第一导电类型埋置井区在深度方向上具有相等的杂质浓度，和
其中，使上述的第三井形成区和上述的第四井形成区中的第一导电类型浅井区在深度方向上具有相等的杂质浓度。
43．根据权利要求40的半导体集成电路器件，
其中，进行掺杂以使在上述的第三井形成区内的第一导电类型浅井区的至少一部分的杂质浓度高于第二导电类型浅井区的杂质浓度。
44．根据权利要求43的半导体集成电路器件，
其中，进行掺杂以使在上述的第三井形成区内的第一导电类型浅井区中的上述的埋置井区附近的杂质浓度高于在上述的第一井形成区内第二导电类型浅井区中的第一导电类型埋置井区附近和浅井区附近的杂质浓度。
45．根据权利要求40的半导体集成电路器件，
其中，在上述的第三井形成区内的第一导电类型浅井区中构成MIS晶体管。
46．根据权利要求40的半导体集成电路器件，
其中，在上述的第一井形成区中的第二导电类型浅井区内、在上述的第二井形成区中的第二导电类型浅井区内、在上述的第三井形成区中的第一导电类型浅井区内和在上述的第四井形成区中的第一导电类型浅井区内构成MIS晶体管。
47．根据权利要求40的半导体集成电路器件，
其中，在上述的半导体衬底的主表面内形成元件隔离区；
其中，在上述的第一井形成区内由上述的元件隔离区划定上述的第二导电类型浅井区的有源区；和
其中，在上述的第三井形成区内的第一导电类型浅井区的至少一部分在上述的元件隔离区下面延伸。
48．半导体集成电路器件包括：
在半导体衬底的第一井形成区内和在离第一井形成区一定距离的部位处形成的第二井形成区内在离半导体衬底主表面一定距离的深部位处形成的第一导电类型埋置井区；
在上述的第一井形成区和上述的第二井形成区内的上述的第一导电类型埋置井区上以与上述的第一导电类型埋置井区无关地设定杂质浓度的方法以与第一导电类型埋置井区自对准方式形成的第二导电类型浅井区；和
在第一井形成区的外围中形成的第三井形成区内包围上述的第一井形成区中的第二导电类型浅井区并与第一井形成区中的第一导电类型埋置井区电连接的第一导电类型浅井区，
其中，上述的第一井形成区中的第二导电类型浅井区被上述的第一井形成区中的第一导电类型埋置井区和上述的第三井形成区中的第一导电类型浅井区包围并与半导体衬底电隔离。
49．根据权利要求48的半导体集成电路器件，
其中，使上述的第一井形成区和上述的第二井形成区中的第二导电类型浅井区在深度方向上具有相等的杂质浓度，和
其中，使上述的第一井形成区和上述的第二井形成区中的第一导电类型埋置井区在深度方向上具有相等的杂质浓度。
50．根据权利要求48的半导体集成电路器件，
其中，进行掺杂以使至少一部分在上述的第三井形成区内的第一导电类型浅井区的杂质浓度高于第二导电类型浅井区的杂质浓度。
51．根据权利要求50的半导体集成电路器件，
其中，进行掺杂以使在上述的第三井形成区内第一导电类型浅井区中的上述的埋置井区附近的杂质浓度高于在上述的第一井形成区内第二导电类型浅井区中的第一导电类型埋置井区附近和浅井区附近的杂质浓度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102737709A (zh) * 2011-04-12 2012-10-17 瑞萨电子株式会社 半导体集成电路器件

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3538081B2 (ja) * 1999-08-24 2004-06-14 松下電器産業株式会社 半導体装置の製造方法
JP4142228B2 (ja) * 2000-02-01 2008-09-03 株式会社ルネサステクノロジ 半導体集積回路装置
US6399465B1 (en) * 2000-02-24 2002-06-04 United Microelectronics Corp. Method for forming a triple well structure
JP2001291779A (ja) * 2000-04-05 2001-10-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6376870B1 (en) * 2000-09-08 2002-04-23 Texas Instruments Incorporated Low voltage transistors with increased breakdown voltage to substrate
JP4053232B2 (ja) * 2000-11-20 2008-02-27 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP4530527B2 (ja) * 2000-12-08 2010-08-25 ルネサスエレクトロニクス株式会社 スタティック型半導体記憶装置
JP2002198439A (ja) * 2000-12-26 2002-07-12 Sharp Corp 半導体装置および携帯電子機器
US6586817B1 (en) * 2001-05-18 2003-07-01 Sun Microsystems, Inc. Device including a resistive path to introduce an equivalent RC circuit
US6489224B1 (en) * 2001-05-31 2002-12-03 Sun Microsystems, Inc. Method for engineering the threshold voltage of a device using buried wells
US6514810B1 (en) * 2001-08-01 2003-02-04 Texas Instruments Incorporated Buried channel PMOS transistor in dual gate CMOS with reduced masking steps
US6908859B2 (en) * 2001-10-12 2005-06-21 Texas Instruments Incorporated Low leakage power transistor and method of forming
US20030134479A1 (en) * 2002-01-16 2003-07-17 Salling Craig T. Eliminating substrate noise by an electrically isolated high-voltage I/O transistor
KR100466193B1 (ko) * 2002-07-18 2005-01-13 주식회사 하이닉스반도체 반도체 메모리 소자의 제조 방법
JP4160550B2 (ja) 2004-10-29 2008-10-01 株式会社東芝 不揮発性半導体記憶装置
KR100975329B1 (ko) * 2005-08-18 2010-08-12 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 그 제조 방법
US7652923B2 (en) * 2007-02-02 2010-01-26 Macronix International Co., Ltd. Semiconductor device and memory and method of operating thereof
US7737526B2 (en) * 2007-03-28 2010-06-15 Advanced Analogic Technologies, Inc. Isolated trench MOSFET in epi-less semiconductor sustrate
JP5222540B2 (ja) * 2007-05-15 2013-06-26 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP5259246B2 (ja) 2008-05-09 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2009283867A (ja) * 2008-05-26 2009-12-03 Toshiba Corp 半導体装置
JP4602441B2 (ja) * 2008-06-16 2010-12-22 株式会社東芝 不揮発性半導体記憶装置
US7868423B2 (en) * 2008-11-12 2011-01-11 International Business Machines Corporation Optimized device isolation
JP6246076B2 (ja) * 2014-06-05 2017-12-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
KR20160001913A (ko) * 2014-06-27 2016-01-07 에스케이하이닉스 주식회사 전력용 전자 소자
US9773733B2 (en) 2015-03-26 2017-09-26 Mie Fujitsu Semiconductor Limited Semiconductor device
JP2017054966A (ja) * 2015-09-10 2017-03-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US9633734B1 (en) * 2016-07-14 2017-04-25 Ememory Technology Inc. Driving circuit for non-volatile memory
US9831134B1 (en) 2016-09-28 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device having deep wells
KR20230165567A (ko) * 2022-05-27 2023-12-05 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2965783B2 (ja) * 1991-07-17 1999-10-18 三菱電機株式会社 半導体装置およびその製造方法
JP2682425B2 (ja) * 1993-12-24 1997-11-26 日本電気株式会社 半導体装置の製造方法
JP3601612B2 (ja) 1994-09-22 2004-12-15 富士通株式会社 半導体装置及びその製造方法
JP3101515B2 (ja) 1995-01-20 2000-10-23 三洋電機株式会社 Ｃｍｏｓ半導体装置の製造方法
JP2746175B2 (ja) 1995-02-28 1998-04-28 日本電気株式会社 高耐圧半導体装置
US5753956A (en) * 1996-01-11 1998-05-19 Micron Technology, Inc. Semiconductor processing methods of forming complementary metal oxide semiconductor memory and other circuitry, and memory and other circuitry
JPH09293788A (ja) 1996-04-25 1997-11-11 Nec Corp 半導体装置の製造方法
JP3529549B2 (ja) 1996-05-23 2004-05-24 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102737709A (zh) * 2011-04-12 2012-10-17 瑞萨电子株式会社 半导体集成电路器件
CN102737709B (zh) * 2011-04-12 2016-03-02 瑞萨电子株式会社 半导体集成电路器件

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KR19990077856A (ko) 1999-10-25
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