CN1340862A - 半导体装置和“绝缘体上的半导体”衬底 - Google Patents

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Abstract

本发明的第1目的是提供具有在与氧化硅膜相比可减薄膜厚并且防止了性能变坏的栅绝缘膜的系统化的半导体装置,第2目的是提供通过提高元件隔离绝缘膜或SOI衬底内的埋入氧化膜的抗热载流子的性能来提高可靠性的半导体装置。本发明的半导体装置具备由在硅衬底1上按下述顺序设置的包含重氢的氧化硅膜111和包含重氢的氮化硅膜121这2层膜构成的栅绝缘膜。

Description

半导体装置和“绝缘体上的半导体”衬底
本发明涉及半导体装置和SOI(“绝缘体上的半导体”)衬底，特别是涉及改进了构成半导体元件的绝缘膜和埋入绝缘膜的半导体装置和SOI衬底。
伴随MOSFET(金属氧化物硅场效应晶体管)的微细化，进行了减薄栅绝缘膜的膜厚的试验，其目的是提高电流驱动力和缓和阈值电压的园滑性(roll-off：相对于栅长和栅宽的变化，阈值电压变化的量)。
在其背景中存在以下2个原因：
(1)如果电流驱动力提高，则电路的工作速度加快，半导体芯片的工作频率提高，
(2)如果阈值电压的roll-off被缓和，则相对于转移工序或加工工序时的栅长和栅宽的离散性，晶体管的阈值电压的变动变小，容易实现批量生产。
在氧化硅(SiO2)的栅绝缘膜中，如果厚度为3nm以下，则从硅衬底朝向栅电极的直接隧道效应引起的栅漏泄电流变得显著，因此，氧化硅的栅绝缘膜的膜厚的极限约为3nm。但是，为了提高电流驱动力，要求以氧化硅膜换算的栅绝缘膜的膜厚(以下，称为换算膜厚)为3nm以下。
再者，如果氧化硅的栅绝缘膜与包含高浓度的硼的多晶硅膜(作为表面沟道型的P型MOSFET的栅电极来使用)相接而被形成，则多晶硅膜中的硼在热处理时发生热扩散并且也扩散到栅绝缘膜中，因其到达沟道而引起的阈值电压的变动成为问题。
作为解决该问题的一个方法，在栅长为0.12微米以下这一代中，使用了例如图43中示出的结构的MOSFET90。
在图43中，MOSFET90具备：由在硅衬底1上按下述顺序设置的氧化硅膜11和氮化硅膜12这2层膜构成的栅绝缘膜；以及由在氮化硅膜12上按下述顺序设置的掺杂多晶硅膜13、阻挡金属层(WNx、TiNx、Ta、TaN等)14、金属膜15这3层膜构成的栅电极。再有，以下，将由氧化硅膜和氮化硅膜构成的栅绝缘膜称为ON(氧化-氮化)膜。
再有，MOSFET90具备：覆盖栅绝缘膜和栅电极的覆盖绝缘膜16；至少覆盖覆盖绝缘膜16的侧面的侧壁绝缘膜17；设置在栅电极的下部的硅衬底1的表面内的沟道层7；设置成夹住沟道层7而对置的一对延伸层6；分别设置在一对延伸层6内的袋(pocket)层5；以及与一对延伸层6邻接地设置的一对源、漏主要层4。在此，延伸层6的导电型与源、漏主要层4的导电型相同，由于起到源、漏层的功能，故应称为源、漏延伸层6，但为了方便起见，称为延伸层6。
此外，MOSFET90的有源区被作为元件隔离绝缘膜的一种的STI(浅槽隔离)膜3所规定，在硅衬底1的内部设置了沟道中止层2，在MOSFET90的上部层叠了第1层间绝缘膜21、绝缘膜22、第2层间绝缘膜23、第3层间绝缘膜24。
此外，在图43中，示出了设置下述部分的结构：贯通第1层间绝缘膜21和绝缘膜22分别到达一对源、漏主要层4的接触部31；与一个接触部31连接的第1布线层32；贯通第2层间绝缘膜23到达另一个接触部31的接触部33；以及与接触部33连接的第2布线层34，但这不过是一例。
再有，为了参考，在图44中示出MOSFET中的各层的掺杂剂的种类。在图44中，将N型MOSFET和P型MOSFET的每一种分类为表面沟道型和埋入沟道型，对于沟道层、沟道中止层、源、漏主要层、延伸层、袋层、掺杂多晶硅层的每一种，列举了可使用的掺杂剂。
其次，说明上述的ON膜的优点。ON膜具有下述2个优点：
(1)可使在因直接隧道效应引起的栅电流几乎不流过的条件下的换算膜厚比3nm薄，
(2)由于氮化硅中的掺杂剂的扩散系数比氧化硅中的掺杂剂的扩散系数小，故多晶硅中的掺杂剂不会热扩散到栅绝缘膜中而到达沟道，没有因其引起的阈值电压的变动。
再有，也进行了在硅衬底上形成氮化硅膜并将其用作栅绝缘膜的试验，但由于氮化硅/硅衬底的界面能级密度增加，故未能实用化。如果界面能级密度大，则移动中的载流子在MOSFET的内部反复地被陷落/去陷落，由于这一点的缘故，迁移率或有效的载流子密度下降，因此，引起漏电流下降的问题。其结果，发生由MOSFET构成的半导体集成电路的工作速度下降的问题。
如上所述，ON膜虽然具有许多优点，但在抗热载流子的性能方面存在若干问题。
图45～图47是说明在硅衬底上形成的ON膜的因热载流子引起的性能变坏机理的示意图。在氧化硅膜的形成时或在其后的工序(氢烧结等)中在ON膜中导入氢原子，如图45中所示，氢原子与构成ON膜的氧化硅膜中的硅原子的一部分结合。在图45中，示出了硅原子(Si)与氢氧基(OH)的结合体。再有，对硅原子来说，以单键的方式结合了3个用记号R示出的原子。这里示出了以单键的方式结合了3个氧(O)、氢(H)、硅等中的某一原子，在图47和图48中使用了同样的标记。
此外，在氮化硅膜中，也在膜的形成时或利用其后的工序取入了氢原子。再者，SiO2/Si界面的硅原子的悬挂键(dangling bond)与由氢烧结等的工序导入的氢原子结合而被端接(terminated)。
如果对MOSFET施加应力电压(例如，在N型MOSFET的情况下，对漏和栅施加电源电压VDD、对源施加0V或基电源电压VBB＝-1V)，则被内部电场加速而得到能量的硅衬底中的热载流子HOT因具有比SiO2/Si界面的势垒能量大的能量而越过界面，如图45中所示，到达SiO2中。
然后，利用载流子HOT的能量，切断与硅原子结合的氢氧基的氢原子的结合，被切断了结合的氧的悬挂键起到固定电荷的作用。
如图46中所示，被切断了结合的氢原子利用因栅绝缘膜中的电场引起的漂移或热扩散，到达SiO2/Si界面。到达了界面的氢原子与界面的Si原子和氢原子的结合体反应，形成氢分子。
这些氢分子作为气体而挥发，如图47中所示，SiO2/Si界面的硅原子的悬挂键起到界面能级的作用，氧化硅膜中的硅原子的悬挂键起到固定电荷的作用。
如果形成固定电荷或界面能级，则引起阈值电压的变动或漏电流的性能下降，引起电路的工作速度的下降和电路的误工作。
以上是因氧化硅膜中的氢原子引起的ON膜的性能变坏机理，其次，说明因氮化硅膜中的氢原子引起的ON膜的性能变坏机理。
通常，利用下述的反应式(1)、(2)表示的化学反应来形成构成ON膜的氮化硅膜。式1 …(1)式2
…(2)
反应式(1)表示在CVD反应装置或RTN(快速热氮化)装置中的反应，反应式(2)表示因等离子激励引起的反应。再有，反应式(2)的N*意味着氮原子的原子团。
从反应式(1)、(2)可明白，在氮化硅膜的形成工序中，作为副产物形成氢气体。在反应式中虽然是氢分子，但其一部分在反应的过程中以氢原子的状态被取入到氮化硅膜中。氮化硅膜中的氢原子以与硅原子结合的形态或存在于氮化硅的晶格间的形态等各种形态存在。
图48是示出利用反应式(1)的反应形成的氮化硅膜中的氢原子浓度的氨气分压依存性，在横轴中示出氨气的分压对于反应室内的整个气压的比率，纵轴表示氢原子浓度(原子百分比)。
从图48可明白，在氮化硅膜中包含了约10～30原子百分比的氢原子。
如果使用ON膜作为栅绝缘膜，则在应力电压下，除了氧化硅膜中的氢原子外，氮化硅中的氢原子也因漂移或扩散移动到氧化硅膜中，如图46中所示，与结合到硅原子上的氢氧基的氢原子反应，或是形成氢分子，或是与SiO2/Si界面的Si原子与氢原子的结合体反应，形成氢分子。
然后，这些氢分子作为气体而挥发，如图47中所示，SiO2/Si界面的硅原子的悬挂键起到界面能级的作用，氧化硅膜中的硅原子的悬挂键起到固定电荷的作用，因此，由ON膜构成的栅绝缘膜与只由氧化硅膜构成的栅绝缘膜相比，具有性能加速变坏的特性。
特别是，为了减薄ON膜的换算膜厚，存在减薄氧化硅膜、加厚氮化硅膜的趋势，因此，因氮化硅膜中的氢原子引起的性能变坏占支配地位，正在变成不能忽略的问题。
此外，半导体装置的系统化正在得到进展，正在使用具备各种功能块的半导体装置，但由于对各功能块、例如，存储器阵列部、输入输出部、CPU部、逻辑部施加的最大电压不同，故利用同一ON膜难以满足全部的栅绝缘膜的可靠性。
本发明是为了解决上述的问题而进行的，其第1个目的在于提供一种具有与氧化硅膜相比可减薄膜厚、同时防止了性能变坏的栅绝缘膜的系统化的半导体装置。
此外，作为抗热载流子的性能成为问题的绝缘膜，不仅可举出上述的栅绝缘膜，而且可举出利用STI膜等的槽隔离结构进行元件隔离的元件隔离绝缘膜或SOI(绝缘体上的硅)衬底内的埋入氧化膜等。本发明的第2个目的在于提供一种通过提高这些绝缘膜的抗热载流子的性能来提高可靠性的半导体装置。
本发明的第1方面所述的半导体装置具备至少一种MOSFET，该MOSFET具有设置在半导体衬底的主表面上的栅绝缘膜和设置在上述栅绝缘膜上的栅电极，上述栅绝缘膜具有第一2层膜，该第一2层膜是氧化硅膜和氧化氮化硅膜的2层膜，在至少1层中包含重氢原子，或具有第二2层膜，该第一2层膜是氮化硅膜和氧化氮化硅膜的2层膜，在至少1层中包含重氢原子。
本发明的第2方面所述的半导体装置中，上述第一2层膜是在氧化硅膜上层叠了氧化氮化硅膜的结构，上述第二2层膜是在氧化氮化硅膜上层叠了氮化硅膜的结构。
本发明的第3方面所述的半导体装置中，上述第一2层膜的上述氧化氮化硅膜的厚度比上述氧化硅膜的厚度厚。
本发明的第4方面所述的半导体装置中，上述第二2层膜的上述氧化氮化硅膜的厚度比上述氮化硅膜的厚度厚。
本发明的第5方面所述的半导体装置中，上述第一和第二2层膜在各自的第1层和第2层中包含重氢原子。
本发明的第6方面所述的半导体装置中，上述半导体装置具有被供给的最大施加电压各自不同的多个功能块，上述至少一种MOSFET是上述栅绝缘膜的厚度不同的多种MOSFET之一，根据上述栅绝缘膜的厚度，分别在上述多个功能块中设置上述多种MOSFET，以便耐受上述最大施加电压。
本发明的第7方面所述的半导体装置中，上述至少一种MOSFET还具有上述栅绝缘膜与上述栅电极的层叠体、部分地覆盖该层叠体的侧面外方的上述半导体衬底的上述主表面的覆盖绝缘膜和覆盖上述覆盖绝缘膜的侧壁绝缘膜，上述覆盖绝缘膜包含重氢原子。
本发明的第8方面所述的半导体装置中，上述覆盖绝缘膜是氧化硅膜。
本发明的第9方面所述的半导体装置中，上述覆盖绝缘膜是氧化氮化硅膜。
本发明的第10方面所述的半导体装置具备MOSFET，该MOSFET具有设置在被半导体衬底的主表面内设置的元件隔离绝缘膜规定的有源区上的栅绝缘膜和设置在上述栅绝缘膜上的栅电极，上述元件隔离绝缘膜具有：设置在上述半导体衬底的主表面内的槽；设置在上述槽的内壁上并包含重氢原子的内壁绝缘膜；以及填埋在被上述内壁绝缘膜覆盖的上述槽内的绝缘膜。
本发明的第11方面所述的半导体装置中，上述内壁绝缘膜是包含重氢原子的氧化硅膜或包含重氢原子的氧化氮化硅膜。
本发明的第12方面所述的半导体装置中，上述绝缘膜是包含重氢原子的氧化硅膜或包含重氢原子的氧化氮化硅膜。
本发明的第13方面所述的半导体装置中，上述内壁绝缘膜的上部边缘部被配置成在上述半导体衬底的主表面上具有平缓的圆而隆起，上述MOSFET的栅电极的栅宽度方向的边缘部与上述上部边缘部衔接。
本发明的第14方面所述的半导体装置中，上述半导体衬底是具备设置在硅衬底上的埋入绝缘膜和设置在上述埋入绝缘膜上的SOI层的SOI衬底，上述埋入绝缘膜包含重氢原子。
本发明的第15方面所述的SOI衬底具备设置在硅衬底上的埋入绝缘膜和设置在上述埋入绝缘膜上的SOI层，上述埋入绝缘膜是包含氧化硅膜、氧化氮化硅膜和氮化硅膜中的某2个膜的2层膜。
图1是示出半导体装置的结构的一例的框图。
图2是示出本发明的实施例1中的栅绝缘膜的结构的示意图。
图3是示出本发明的实施例1中的栅绝缘膜的结构的示意图。
图4是示出本发明的实施例1中的栅绝缘膜的结构的示意图。
图5是示出本发明的实施例1中的栅绝缘膜的结构的示意图。
图6是示出本发明的实施例1中的栅绝缘膜的结构的示意图。
图7是示出本发明的实施例1中的栅绝缘膜的结构的示意图。
图8是示出本发明的实施例2中的MOSFET的结构的剖面图。
图9是说明施加了应力电压的状态下的ON膜中的重氢原子和氢原子的情况的示意图。
图10是说明施加了应力电压的状态下的ON膜中的重氢原子和氢原子的情况的示意图。
图11是说明施加了应力电压的状态下的ON膜中的重氢原子和氢原子的情况的示意图。
图12是说明施加了应力电压的状态下的ON膜中的重氢原子和氢原子的情况的示意图。
图13是说明施加了应力电压的状态下的ON膜中的重氢原子和氢原子的情况的示意图。
图14是说明施加了应力电压的状态下的ON膜中的重氢原子和氢原子的情况的示意图。
图15是说明本发明的实施例2中的MOSFET的制造工序的剖面图。
图16是说明本发明的实施例2中的MOSFET的制造工序的剖面图。
图17是说明本发明的实施例2中的MOSFET的制造工序的剖面图。
图18是说明本发明的实施例2中的MOSFET的制造工序的剖面图。
图19是说明本发明的实施例2中的MOSFET的制造工序的剖面图。
图20是示出本发明的实施例3中的MOSFET的结构的剖面图。
图21是示出本发明的实施例3中的MOSFET的变形例的结构的剖面图。
图22是示出本发明的实施例3中的STI膜的结构的剖面图。
图23是说明本发明的实施例5中的STI膜的制造工序的剖面图。
图24是说明本发明的实施例5中的STI膜的制造工序的剖面图。
图25是说明本发明的实施例5中的STI膜的制造工序的剖面图。
图26是说明本发明的实施例5中的STI膜的制造工序的剖面图。
图27是说明本发明的实施例5中的STI膜的制造工序的剖面图。
图28是说明本发明的实施例5中的STI膜的制造工序的剖面图。
图29是说明本发明的实施例5中的STI膜的制造工序的剖面图。
图30是说明本发明的实施例5中的STI膜的制造工序的剖面图。
图31是示出本发明的实施例5中的STI膜的部分剖面图。
图32是说明本发明的实施例5中的STI膜的过刻蚀的剖面图。
图33是说明本发明的实施例6中的SOI衬底的结构的剖面图。
图34是说明本发明的实施例6中的SOI衬底的制造工序的剖面图。
图35是说明本发明的实施例6中的SOI衬底的制造工序的剖面图。
图36是说明本发明的实施例6中的SOI衬底的制造工序的剖面图。
图37是说明本发明的实施例6中的SOI衬底的制造工序的剖面图。
图38是说明本发明的实施例6中的SOI衬底的变形例的结构的剖面图。
图39是说明本发明的实施例6中的SOI衬底的变形例的结构的剖面图。
图40是说明本发明的实施例6中的SOI衬底的变形例的结构的剖面图。
图41是说明本发明的实施例6中的SOI衬底的变形例的结构的剖面图。
图42是说明本发明的实施例6中的SOI衬底的变形例的结构的剖面图。
图43是示出现有的MOSFET的结构的剖面图。
图44是示出MOSFET中的各层的掺杂剂的种类的图。
图45是说明施加了应力电压的状态下的ON膜中的氢原子的情况的示意图。
图46是说明施加了应力电压的状态下的ON膜中的氢原子的情况的示意图。
图47是说明施加了应力电压的状态下的ON膜中的氢原子的情况的示意图。
图48是示出氮化硅膜中的氢原子浓度的氨气分压依存性的图。
图49是说明在具有多层结构的埋入绝缘膜的SOI衬底上设置了MOSFET的半导体装置的结构的剖面图。
图50是说明在具有多层结构的埋入绝缘膜的SOI衬底上设置了MOSFET的半导体装置的结构的剖面图。
<A.实施例1>
<A-1.装置结构>
<A-1-1.半导体装置的块结构>
图1是示出块化的半导体装置的结构的一例的框图，作为功能块，示出了具有I/O部F1、CPU(中央处理单元)部F2、高速缓存部F3和存储器部F4这4个电路部的结构。
I/O部F1具有与半导体装置的外部电源和外部地电源连接、或是将外部的信号输入到半导体装置内部、或是将半导体装置内部的信号输出到外部的功能。
而且，具备保护电路，以便在输入输出信号时使信号电压或信号电流的大小置于规格内。再者，在利用众所周知的通信、传送方式进行信号的输入输出的情况下，具备对该信号进行调制或解调的电路。
此外，具备按功能块对外部的电源电压进行变压来供给的电路。例如，在外部的电源电压为2V的情况下，构成为对CPU部F2、高速缓存部F3供给1.2V、对存储器部F4供给1.5V的电源电压。
存储器部具有存储信号数据的功能，以阵列状配置存储1位或多位的信息的多个存储单元而构成。此外，具备：对字线施加已升压的电压用的升压电路；检测位信息用的读出放大器电路；以及指定存储单元的地址的地址译码器/编码器电路等。
在存储单元中具备字线，在字线电位为高电位的状态下，施加比存储器部的电源电压升压了一定的电压的电压。这是为了校正存储单元晶体管的阈值电压这部分的信号电压降。
再有，存储单元的结构可以是DRAM、SRAM、FRAM(铁电随机存取存储器)、flash(闪速)EEPROM、MRAM(磁随机存取存储器)等的任一种。
高速缓存部具有考虑CPU部与存储器部的工作速度的不同而进行CPU部与存储器部间的数据的输入输出调整的功能。
CPU部具有根据输入信息进行信息处理、输出已处理的信息的功能。由于CPU部的功耗大，故必须兼顾提高速度和降低功耗。因此，在不大幅度地降低速度的程度内，可使用比外部的电源电压低的电压。即，这是因为，由于提高电源电压可提高MOSFET的电流驱动力，故为了提高速度，这是所希望的，但功耗与电源电压的2次方成比例，故功耗大幅度地增加。
系统化的半导体装置具有以上那样的结构，故对各功能块施加的最大施加电压是不同的。
例如，对构成CPU部F2的MOSFET要求高的电流驱动力，故希望作为栅绝缘膜使用的ON膜的膜厚薄。
另一方面，在对I/O部F1施加的电源电压比CPU部F2的电源电压高的情况下，如果使作为在I/O部F1的保护电路等中使用的MOSFET栅绝缘膜使用的ON膜的膜厚与CPU部F2的MOSFET的相同，则难以保证规定的期间内(例如，10年间)的可靠性。
<A-1-2.保证可靠性用的栅绝缘膜的结构例1>
为了解决上述问题，最简单的是，通过根据被施加的最大电压的大小、对各个功能块加厚ON膜的膜厚，这样能保证可靠性。
例如，在图2(a)和图2(b)中，分别示意性地示出了CPU部F2和I/O部F1中的MOSFET的栅绝缘膜和栅电极。
在此，在图2(a)和图2(b)中，示出了在半导体衬底X1上形成栅绝缘膜GX1和GX2、在栅绝缘膜GX1和GX2上都形成栅电极X4的结构。
栅绝缘膜GX1由在半导体衬底X1上设置的氧化硅膜(SiO2)X2和在其上设置的氮化硅膜(SiN)X3构成，栅绝缘膜GX2由在半导体衬底X1上设置的氧化硅膜X2和在其上设置的氮化硅膜X5构成。
而且，将图2(b)中示出的I/O部F1的栅绝缘膜GX2的膜厚T2形成得比图2(a)中示出的CPU部F2的栅绝缘膜GX1的膜厚T1厚。再有，氧化硅膜X2的厚度是相同的，通过将氮化硅膜X5的厚度形成得比氮化硅膜X3的厚度厚，使栅绝缘膜GX2比栅绝缘膜GX1厚。
此外，在存储器部中，由于例如对DRAM的存储单元晶体管施加已升压的电压，故将作为存储单元晶体管的栅绝缘膜使用的ON膜的膜厚形成得比作为读出放大器电路、地址译码器/编码器电路的栅绝缘膜使用的ON膜的膜厚厚。
再有，由于氮化硅膜的相对介电常数为6.5～9，氧化硅膜的相对介电常数为3.9～4.3，故在ON膜中氮化硅膜越厚，栅绝缘膜的静电电容越大。此外，栅绝缘膜的静电电容越大，饱和区中的漏电流越大，由于漏电流增加则电路的工作速度快，故如果加厚ON膜中的氮化硅膜的膜厚，则可加快电路的工作速度。
此外，在具备在多晶硅层上经氮化钨(WNx)等的阻挡金属层设置了钨(W)等的金属层的多晶硅金属栅的P型MOSFET中，有时在多晶硅层中掺硼。此时，硼因热处理而扩散，在栅绝缘膜为约2nm的氧化硅膜的情况下，存在硼在栅绝缘膜中扩散并到达半导体衬底、P型MOSFET的阈值电压发生变动的可能性。为了避免这一点，使用硼的扩散系数小的氮化硅膜即可，特别是，加厚了氮化硅膜的厚度的ON膜适合于防止因硼穿过栅绝缘膜引起的阈值电压的变动。
以上已说明的ON膜的膜厚的设定例是一例，不限定于这些例。
例如，在图3(a)和图3(b)中，分别示意性地示出了CPU部F2和I/O部F1中的ON膜的膜厚的另一设定例。
在图3(a)和图3(b)中，示出了在半导体衬底X1上形成栅绝缘膜GX1和GX3、在栅绝缘膜GX1和GX3上都形成栅电极X4。
栅绝缘膜GX1与图2(a)中示出的栅绝缘膜GX1相同，栅绝缘膜GX3由在半导体衬底X1上设置的氧化硅膜X6和在其上设置的氮化硅膜X7构成。
而且，将图3(b)中示出的I/O部F1的栅绝缘膜GX3的膜厚T2形成得比图3(a)中示出的CPU部F2的栅绝缘膜GX1的膜厚T1厚。再有，通过将氧化硅膜X6和氮化硅膜X7的厚度形成得比氧化硅膜X2和氮化硅膜X3的厚度厚，使栅绝缘膜GX3比栅绝缘膜GX1厚。
此外，在图4(a)和图4(b)中，分别示意性地示出了CPU部F2和I/O部F1中的ON膜的膜厚的另一设定例。
在图4(a)和图4(b)中，示出了在半导体衬底X1上形成栅绝缘膜GX1和GX4、在栅绝缘膜GX1和GX4上都形成栅电极X4。
栅绝缘膜GX1与图2(a)中示出的栅绝缘膜GX1相同，栅绝缘膜GX4由在半导体衬底X1上设置的氧化硅膜X6和在其上设置的氮化硅膜X3构成。
而且，将图4(b)中示出的I/O部F1的栅绝缘膜GX4的膜厚T2形成得比图4(a)中示出的CPU部F2的栅绝缘膜GX1的膜厚T1厚。再有，氮化硅膜X3的厚度是相同的，通过将氧化硅膜X6的厚度形成得比氧化硅膜X2的厚度厚，使栅绝缘膜GX4比栅绝缘膜GX1厚。
再有，在使氮化硅膜的厚度比氧化硅膜薄的情况下，可得到以下的作用和效果。即，在氧化硅膜中发生压缩应力，在氮化硅膜中发生拉伸应力，但由于氮化硅膜的拉伸应力较强，故如果加厚氮化硅膜，则ON膜与半导体衬底的界面处的应力增大，存在界面能级密度或缺陷密度增加的可能性。因此，通过使使氮化硅膜的厚度比氧化硅膜薄，可减少在衬底界面处的应力，减少界面能级密度或缺陷密度。
以上说明的ON膜的膜厚的设定例公开了对于被施加的最大电压越高的ON膜其膜厚越厚的技术思想。
<A-1-3.保证可靠性用的栅绝缘膜的结构例2>
在以上的说明中，示出了使用ON膜作为栅绝缘膜的情况的保证可靠性用的结构，但也可如图5(a)和图5(b)中所示，使用在氧化硅膜上层叠了氧化氮化硅膜(SiON)的层叠膜作为栅绝缘膜，根据功能块的最大施加电压来调节层叠膜的厚度。
在图5(a)和图5(b)中，分别示意性地示出了CPU部F2和I/O部F1中的MOSFET的栅绝缘膜和栅电极。
在此，在图5(a)和图5(b)中，示出了在半导体衬底X1上形成栅绝缘膜GX5和GX6、在栅绝缘膜GX5和GX6上都形成栅电极X4的结构。
栅绝缘膜GX5由在半导体衬底X1上设置的氧化硅膜X2和在其上设置的氧化氮化硅膜X8构成，栅绝缘膜GX6由在半导体衬底X1上设置的氧化硅膜X2和在其上设置的氧化氮化硅膜X9构成。
而且，将图5(b)中示出的I/O部F1的栅绝缘膜GX6的膜厚T2形成得比图5(a)中示出的CPU部F2的栅绝缘膜GX5的膜厚T1厚。再有，氧化硅膜X2的厚度是相同的，通过将氧化氮化硅膜X9的厚度形成得比氧化氮化硅膜X8的厚度厚，使栅绝缘膜GX6比栅绝缘膜GX5厚。
再有，由于氧化氮化硅膜的相对介电常数比氧化硅膜的相对介电常数大，故在ON膜中氧化氮化硅膜越厚，栅绝缘膜的静电电容越大，可通过增加栅绝缘膜的静电电容来加快电路的工作速度这一点，与使用ON膜作为栅绝缘膜的情况是同样的。
<A-1-4.保证可靠性用的栅绝缘膜的结构例3>
此外，作为保证栅绝缘膜的可靠性用的结构，也可如图6(a)和图6(b)中所示，使用在氧化氮化硅膜(SiON)上层叠了氮化硅膜(SiN)的层叠膜作为栅绝缘膜，根据功能块的最大施加电压来调节层叠膜的厚度。
在图6(a)和图6(b)中，分别示意性地示出了CPU部F2和I/O部F1中的MOSFET的栅绝缘膜和栅电极。
在此，在图6(a)和图6(b)中，示出了在半导体衬底X1上形成栅绝缘膜GX7和GX8、在栅绝缘膜GX7和GX8上都形成栅电极X4的结构。
栅绝缘膜GX7由在半导体衬底X1上设置的氧化氮化硅膜X10和在其上设置的氮化硅膜X11构成，栅绝缘膜GX8由在半导体衬底X1上设置的氧化氮化硅膜X12和在其上设置的氮化硅膜X11构成。
而且，将图6(b)中示出的I/O部F1的栅绝缘膜GX8的膜厚T2形成得比图6(a)中示出的CPU部F2的栅绝缘膜GX7的膜厚T1厚。再有，氮化硅膜X11的厚度是相同的，通过将氧化氮化硅膜X12的厚度形成得比氧化氮化硅膜X10的厚度厚，使栅绝缘膜GX8比栅绝缘膜GX7厚。
由于氧化氮化硅膜的热膨胀率与硅大致相同，在热处理工序中发生的热应力与ON膜相比较小，故可减少在衬底界面处的应力，减少界面能级密度或缺陷密度。
此外，氧化氮化硅膜与氮化硅膜的层叠膜与ON膜相比具有在抗热载流子的性能方面良好的特征。这是因为，如果在膜中存在高浓度的氮，则可抑制膜中的氢扩散。
在使氮化硅膜的厚度比氧化氮化硅膜薄的情况下，可减少在衬底界面处的应力，减少界面能级密度或缺陷密度，这一点与使用ON膜作为栅绝缘膜的情况相同。
以上已说明的氧化氮化硅膜与氮化硅膜的层叠膜的膜厚的设定例是一例，不限定于这些例。
此外，在图7(a)和图7(b)中，分别示意性地示出了CPU部F2和I/O部F1中的氧化氮化硅膜与氮化硅膜的层叠膜的膜厚的另一设定例。
在图7(a)和图7(b)中，示出了在半导体衬底X1上形成栅绝缘膜GX7和GX9、在栅绝缘膜GX7和GX9上都形成栅电极X4。
栅绝缘膜GX7与图6(a)中示出的栅绝缘膜GX7相同，栅绝缘膜GX9由在半导体衬底X1上设置的氧化氮化硅膜X10和在其上设置的氮化硅膜X13构成。
而且，将图7(b)中示出的I/O部F1的栅绝缘膜GX9的膜厚T2形成得比图7(a)中示出的CPU部F2的栅绝缘膜GX7的膜厚T1厚。再有，通过将氮化硅膜X13的厚度形成得比氮化硅膜X11的厚度厚，使栅绝缘膜GX9比栅绝缘膜GX7厚。
<A-2.作用和效果>
如以上所说明的那样，使用2层的绝缘膜作为栅绝缘膜，通过调整其中的某一层的膜厚，或调整两层的膜厚，可根据功能块的最大施加电压来调节层叠膜的厚度，在每个功能块中使工作速度和可靠性实现最佳化。
<B.实施例2>
<B-1.装置结构>
作为本发明的实施例2，在图8中示出MOSFET100的剖面结构。
在图8中，MOSFET100具备：由在硅衬底1上按下述顺序设置的包含重氢的氧化硅膜111和包含重氢的氮化硅膜121这2层膜构成的栅绝缘膜；以及由在氮化硅膜121上按下述顺序设置的掺杂多晶硅膜13、阻挡金属(WNx、TiNx、Ta、TaN等)层14、钨等的金属膜15这3层膜构成的栅电极。再有，由于在本发明中不受栅电极的结构的影响，故栅电极不限定于上述结构，也可使用单纯的金属电极(Cu、Mg、Pt、Zr、Mo、W、Al、Ag、Au、Ni、Co、Ti等)作为栅电极。
此外，在金属膜15上设置了氮化硅膜18，设置了覆盖绝缘膜161，使其覆盖栅绝缘膜、栅电极和氮化硅膜18。
此外，具备：至少覆盖覆盖绝缘膜161的侧面的侧壁绝缘膜17；设置在栅电极的下部的硅衬底1的表面内的沟道层7；设置成夹住沟道层7而对置的一对延伸层6；以及与一对延伸层6邻接地设置的一对源、漏主要层4，设置了袋层5，使其与整个延伸层6、源、漏主要层4的一部分和沟道层7的一部分重叠。
在此，延伸层6的导电型与源、漏主要层4的导电型相同，由于起到源、漏层的功能，故应称为源、漏延伸层6，但为了方便起见，称为延伸层6。
袋层5是为了抑制短沟道效应的目的而设置的，注入与源、漏主要层4不同的导电型(与沟道层相同的导电型)的杂质而被构成。再有，如果将袋层5形成为延伸到延伸层6的外侧，则相对于栅长的变动，可减小阈值电压的变动，可改善所谓的roll-off(圆滑性)。
此外，MOSFET100的有源区被作为元件隔离绝缘膜的一种的STI(浅槽隔离)膜3所规定，在硅衬底1的内部设置了沟道中止层2。
MOSFET100的特征在于，构成作为栅绝缘膜形成的ON膜的氮化硅膜121和氧化硅膜111包含了重氢。以下，说明包含重氢原子的ON膜的形成方法。
<B-2.包含重氢原子的ON膜的形成方法>
<B-2-1.包含重氢原子的氮化硅膜的形成方法>
首先，包含重氢原子的氮化硅膜的形成方法。在包含重氢原子的氮化硅膜的形成时的化学反应由以下示出的反应式(3)和(4)表示。
式3 …(3)
式4
)…(4)
反应式(3)表示在LPCVD(低压化学汽相淀积)装置或RTA(快速热退火)装置中的反应，反应式(4)表示在利用等离子激励反应的PECYD(等离子增强化学汽相淀积)装置中的反应。再者，作为反应式(3)的变形例，示出反应式(5)和(6)。
式5
…(5)
式6
…(6)
其中，反应式(5)的右边的氢分子与重氢分子的比例假定为1∶1，但该比例由反应的温度、分压等决定，不是唯一地被决定的。
图9～图11是说明施加了应力电压的状态下的ON膜中的重氢原子和氢原子的情况的示意图。再有，在图9～图11中示出了在用现有的方法形成的氧化硅膜上形成了以包含重氢的方式形成的氮化硅膜的情况。
如图9中所示，被取入到氮化硅膜中的重氢原子与硅原子结合，或孤立地存在。
此外，如图9中所示，在氧化硅膜中包含氢原子，与硅原子的一部分结合。在图9中，示出了硅原子(Si)与氢氧基(OH)的结合体。再有，对硅原子来说，以单键的方式结合了3个用记号R示出的原子。这里示出了以单键的方式结合了3个氧(O)、氢(H)、硅等中的某一原子。再有，在氮化硅膜中，示出了硅原子与OD基的结合体，对硅原子来说，以单键的方式结合了3个用记号R示出的原子。在图10～图14中使用了同样的标记。
再者，氧化硅膜/硅衬底界面的硅原子的悬挂键与由氢烧结等的工序导入的氢原子结合而被端接。
所谓的氢原子，相对于H(1H氕，质量数为1)，在重氢中存在D(2H氘，质量数为2)和T(3H氚，质量数为3)。D(氘)是稳定的，T(氚)是β-以12年的半衰期衰减的放射性物质，因此用于半导体装置中是不理想的。因此，在本实施例2中，使用了质量数为2的重氢D。
再有，在施加了应力电压的状态下，被内部电场加速而得到能量的硅衬底中的热载流子HOT由于具有比氧化硅膜/硅衬底界面的势垒能量大的能量而越过界面，如图9中所示，到达SiO2中。
然后，利用载流子HOT的能量，切断与硅原子结合的氢氧基的氢原子的结合，被切断了结合的氧的悬挂键起到固定电荷的作用。
如图10中所示，被切断了结合的氢原子和氮化硅膜中的重氢原子利用因栅绝缘膜中的电场引起的漂移或热扩散，到达氧化硅膜/硅衬底界面。到达了界面的氢原子和重氢原子与界面的Si原子和氢原子的结合体反应，形成氢分子和氢重氢分子。
此外，也有重氢原子与结合到硅原子上的氢氧基的氢原子反应而形成氢重氢分子(HD)的情况。
这些氢分子(H2)或氢重氢分子作为气体而挥发，如图11中所示，氧化硅膜/硅衬底界面的硅原子的悬挂键起到界面能级的作用，氧化硅膜中的硅原子的悬挂键起到固定电荷的作用。
如果形成固定电荷或界面能级，则引起阈值电压的变动或漏电流的性能下降，引起电路的工作速度的下降和电路的误工作，但由于与氢原子相比，重氢原子的原子量大，故漂移或热扩散的速度慢。因此，氮化硅膜中的重氢原子到达氧化硅膜/硅衬底界面的时间比氮化硅膜中的氢原子到达上述界面的时间长。其结果，可提高在施加了应力电压的状态下的抗热载流子的性能，MOSFET的寿命变长。
<B-2-2.包含重氢的氧化硅膜的形成方法>
以下，说明包含重氢的氧化硅膜的形成方法。包含重氢的氧化硅膜由包含重氢的水(D2O)形成。其化学反应由以下示出的反应式(7)表示。
式7 …(7)
作为具体的形成方法，使加热D2O(氧化氕)而气化的气体流过由石英管构成的反应炉中，可利用反应式(7)的反应对硅衬底进行氧化来形成。再有，也可在利用现有的方法形成了氧化硅膜或ON膜后，通过在重氢气氛下进行热处理来导入重氢。
图12～图14是说明施加了应力电压的状态下的ON膜中的重氢原子和氢原子的情况的示意图。再有，在图12～图14中示出了在以包含重氢的方式形成的氧化硅膜上利用现有的方法形成了氮化硅膜的情况。
如图12中所示，被取入到氧化硅膜中的重氢原子与结合到硅原子上的氧原子结合，使悬挂键端接，减少陷阱(俘获中心)密度，或与氧化硅膜/硅衬底界面的硅原子的悬挂键结合而使其端接，减少了界面能级密度。
再有，在施加了应力电压的状态下，被内部电场加速而得到能量的硅衬底中的热载流子HOT由于具有比氧化硅膜/硅衬底界面的势垒能量大的能量而越过界面，如图10中所示，到达氧化硅中。
然后，利用载流子HOT的能量，切断与硅原子结合的OD基的重氢原子的结合，被切断了结合的氧原子的悬挂键起到固定电荷的作用。但是，由于重氢原子与氧原子间的结合能量比氢原子与氧原子间的结合能量大，故对于重氢原子来说，难以引起因热载流子导致的与氧原子的解离。
如图13中所示，被切断了结合的重氢原子和氮化硅膜中的氢原子利用因栅绝缘膜中的电场引起的漂移或热扩散，到达氧化硅膜/硅衬底界面。到达了界面的氢原子和重氢原子与界面的硅原子和氢原子的结合体反应，形成氢分子和氢重氢分子。
此外，也有重氢原子与结合到硅原子上的氢氧基的氢原子反应而形成氢重氢分子的情况。
这些氢分子或氢重氢分子作为气体而挥发，如图14中所示，氧化硅膜/硅衬底界面的硅原子的悬挂键起到界面能级的作用，氧化硅膜中的硅原子的悬挂键起到固定电荷的作用。如果形成固定电荷或界面能级，则引起阈值电压的变动或漏电流的性能下降，引起电路的工作速度的下降和电路的误工作，但由于重氢原子与硅原子间的结合是牢固的，故难以引起因热载流子导致的解离，可提高在施加了应力电压的状态下的抗热载流子的性能，MOSFET的寿命变长。
<B-3.MOSFET的制造方法>
其次，使用按顺序示出制造工序的图15～图19，说明MOSFET100的制造方法。
首先，准备硅衬底1，如图15中所示，在利用STI膜3规定了有源区后，利用离子注入形成沟道层7和沟道中止层2。
再有，作为沟道层7，在N型MOSFET的情况下，注入硼、二氟化硼(BF2)、铟(In)等，在P型MOSFET的情况下，注入磷(P)、砷(As)、锑(Sb)等。
此外，提高了注入能量对沟道中止层2注入与沟道层7相同的杂质。
然后，在有源区上有选择地形成由包含重氢的氧化硅膜111、包含重氢的氮化硅膜121、掺杂多晶硅膜13、阻挡金属层14、金属膜15和氮化硅膜18构成的多层膜。
再有，在氧化硅膜111和氮化硅膜121的形成中，采用使用反应式(3)～(7)已说明的形成方法，此外，不用说，通过调整氧化硅膜111和氮化硅膜121的至少一方的膜厚，与构成半导体装置的各功能块的最大施加电压相对应。
利用离子注入在掺杂多晶硅膜13中导入硼、磷、氮等的掺杂剂。此时，如果使剂量至少为1×1015/cm2以上，则多晶硅层变质，具有与金属相同的电传导。
阻挡金属层14是为了防止金属膜15的构成原子扩散到邻接的膜中而设置的，在该意义上，也可设置在金属膜15的上部。
氮化硅膜18由PECVD来淀积，在进行栅构图的曝光工序中，起到防止光抗蚀剂掩模的长度因来自下层的反射而比布局上的栅长缩小的光晕(halation)的ARC(抗反射涂膜)的功能。再有，在图15中，示出了进行栅构图后的状态。
在图16中示出的工序中，从已构图的栅电极的上部进行离子注入，以自对准的方式在硅衬底1的表面内形成袋层5和延伸层6。
再有，作为延伸层6，在N型MOSFET的情况下，注入P、As、Sb、氮(N)等，在P型MOSFET的情况下，注入B、BF2、In等。
此外，作为袋层5，在N型MOSFET的情况下，注入B、BF2、In等，在P型MOSFET的情况下，注入P、As、Sb、N等。
此外，在袋层5的形成中，由于形成为使其到达比延伸层6的前端的更前方，故也有采用使衬底倾斜而从倾斜方向注入的方法。
其次，在图17中示出的工序中，在氮或一氧化氮(NO)的气氛中对整个硅衬底1进行RTA处理，对栅电极、氮化硅膜18和硅衬底1的露出面进行氮化或氮化氧化，形成覆盖绝缘膜161A。此时，在掺杂多晶硅膜13的侧面形成氮化硅膜或氧化氮化硅膜(都是耐氧化性的膜)，在金属膜15的侧面形成金属氮化膜。
其次，在图18中示出的工序中，对整个硅衬底1进行RTO(快速热氧化)处理，对覆盖绝缘膜161A进行氧化，形成覆盖绝缘膜161。之所以进行氧化，是为了将因各向异性刻蚀或离子注入而在栅电极或硅衬底中发生的缺陷取入到氧化膜中。
再有，由于在掺杂多晶硅膜13的侧面形成了耐氧化性的膜，故不会引起大的氧化。
利用RTA处理和RTO处理在硅衬底1的露出面上形成氧化氮化硅膜，同时，以离子方式注入到延伸层6或袋层5中的掺杂剂配位在构成硅衬底的晶格位置上而激活。
其次，在图19中示出的工序中，形成绝缘膜使其覆盖整个表面，利用各向异性刻蚀形成至少覆盖覆盖绝缘膜161的侧面的侧壁绝缘膜17。再有，作为上述绝缘膜，使用氮化硅膜、氧化氮化硅膜、氧化硅膜、TEOS(原硅酸四乙酯：Si(OC2H5)4)膜、BPTEOS(硼磷TEOS)膜或这些膜的多层膜即可。
最后，从侧壁绝缘膜17的上部进行离子注入，通过在硅衬底1的表面内以自对准的方式形成源、漏主要层4，得到图8中示出的MOSFET100。
再有，作为源、漏主要层4，在N型MOSFET的情况下，注入P、As、Sb、N等，在P型MOSFET的情况下，注入B、BF2、In等。
再有，其后，也可在源、漏主要层4的表面上注入锗或氩离子，使源、漏主要层4的表面成为非晶硅，接着，在整个面上形成钴或钛等的高熔点金属膜，利用高温处理进行硅化，在硅衬底1的露出面与高熔点金属膜接触的部分上形成金属硅化物。通过形成金属硅化物，可减少源、漏主要层4的电阻，提高MOSFET100的工作速度。
<B-4.作用和效果>
如以上已说明的那样，由于重氢原子比氢原子重，故从氮化硅膜朝向氧化硅/硅衬底界面的漂移或扩散的速度比氢原子慢。因此，通过使ON膜的氮化硅膜包含重氢，即使在施加了应力电压的状态下，也使形成界面能级的速度变慢。其结果，可提高MOSFET的可靠性。
此外，由于重氢原子与硅原子间的结合能量比氢原子与硅原子间的结合能量大，故对于重氢原子来说，难以引起因热载流子导致的与硅原子的解离。通过使ON膜的氧化硅膜包含重氢，难以引起在施加了应力电压的状态下的因热载流子导致的与硅原子的解离。可提高在施加了应力电压的状态下的抗热载流子的性能，MOSFET的寿命变长，提高了可靠性。
再有，只在ON膜的氮化硅膜中包含重氢的结构或只在ON膜的氧化硅膜中包含重氢的结构中，如上所述，具有提高MOSFET的可靠性的效果，但如果是如图8中示出的MOSFET100那样同时具备两者的ON膜，则可更加提高其效果。
<B-5.变形例>
在以上已说明的实施例2中，示出了使用包含重氢的ON膜作为栅绝缘膜的结构，但也可使用氧化氮化硅膜(SiON)来代替构成ON膜的氧化硅膜。
在形成包含重氢的氧化氮化硅膜时的化学反应用以下示出的反应式(8)～(11)来表示。
式8 …(8)
式9 …(9)
式10 …(10)
式11 …(11)
可使加热D2O而气化的气体或已气化的ND3流过由石英管构成的反应炉中以对硅衬底进行氧化来形成。
氧化氮化硅膜比氧化硅好的方面在于氮原子将膜中的硅原子的悬挂键端接。由于Si-N的结合能量比Si-H的结合能量大，故由热载流子切断结合的比例小。此外，由于膜中的氮原子使氢原子的漂移或热扩散的速度减速，故可提高抗热载流子的性能。
作为现有的氧化氮化硅膜的形成方法，使由氧气稀释了NO或N2O的气体流过由石英管构成的反应炉中，对硅衬底进行氧化即可。
此外，也可作成在包含重氢的氧化硅膜上层叠包含重氢的氧化氮化硅膜的结构来代替包含重氢的ON膜。
<C.实施例3>
<C-1.装置结构>
以下，作为本发明的实施例3，作为覆盖栅电极和其上部的氮化硅膜的覆盖绝缘膜，说明使用重氢的覆盖绝缘膜的结构。
图20示出具有包含了重氢的覆盖绝缘膜162的MOSFET200的结构。再有，在图20中，对于与使用图8已说明的MOSFET100相同的结构附以相同的符号，省略重复的说明。
如图20中所示，在MOSFET200中，设置了：由包含重氢的氧化硅膜111和包含重氢的氮化硅膜121这2层膜构成的栅绝缘膜；由在氮化硅膜121上按下述顺序设置的存在氮化硅膜13、阻挡金属层14、金属膜15这3层膜构成的栅电极；以及以覆盖其上部的氮化硅膜18的方式设置的包含重氢的覆盖绝缘膜162。
<C-2.制造方法>
以下，说明MOSFET200的制造方法。再有，基本上与使用图15～图19已说明的MOSFET100的制造方法相同，由于不同之处只在于涉及覆盖绝缘膜162的形成的部分，故以下只说明覆盖绝缘膜162。
在使用图16已说明的袋层5和延伸层6的形成后，与图17中示出的覆盖绝缘膜161A同样地在硅衬底1的整体上形成覆盖绝缘膜162。
形成覆盖绝缘膜162的主要目的是用于恢复在各向异性刻蚀时硅衬底表面所受到的刻蚀损伤。
作为覆盖绝缘膜162的形成方法，有以下两种：(A)由CVD法进行的氧化硅膜、TEOS(原硅酸四乙酯：Si(OC2H5)4)膜或HDP(高密度等离子)氧化膜的淀积，(B)在氧化气氛下进行热处理的氧化膜的形成。
<C-2-1.由CVD法进行的氧化硅膜的形成>
<由LPCVD法进行的氧化硅膜的形成>
在使用CVD法形成氧化硅膜时的化学反应用以下示出的反应式(12)来表示。
式12 …(12)
上述反应的特征是，将SiCl2D2作为源气体以代替SiCl2H2(DCS：二氯硅烷)，在LPCVD装置中形成氧化硅膜。由此，SiCl2D2中包含的重氢原子的一部分在反应中就被取入到氧化硅膜中。在上述反应中，除氧化硅膜以外，还形成有机硅化合物，但将其作为「by products(副产品)」来示出。这一点在以下示出的反应式中也是相同的。
再有，作为SiCl2D2的形成方法的一例，利用由以下示出的反应式(13)表示的化学反应即可。
式13 …(13)
<由LPCVD法进行的TEOS氧化膜的形成>
在使用CVD法形成氧化硅膜时的化学反应用以下示出的反应式(14)来表示。
式14 …(14)
上述反应的特征是，将由重氢置换了TEOS中的氢的重氢TEOS作为源气体，在LPCVD装置中形成氧化硅膜。由此，重氢TEOS中包含的重氢原子的一部分在反应中就被取入到氧化硅膜中。
再有，作为重氢TEOS的形成方法的一例，利用由以下示出的反应式(15)表示的化学反应即可。
式15 …(15)
<由PECVD法进行的HDP氧化膜的形成>
在使用CVD法形成HDP氧化硅膜时的化学反应用以下示出的反应式(16)来表示。
式16 …(16)
上述反应的特征是，将由重氢置换了TEOS中的氢的重氢TEOS作为源气体，在PECVD装置中形成氧化硅膜。
PECVD法是通过在反应室中在低压下在电极间施加电压(高频电压)来生成等离子体、利用该等离子体促进CVD反应的方法。利用等离子体的存在，TEOS直接与氧反应，形成氧化硅膜，可形成高密度的氧化硅膜。
此外，通过使用由以下示出的反应式(17)和(18)表示的反应，也可形成HDP氧化硅膜。
式17 …(17)
式18
…(18)
上述反应的特征是，将由重氢置换了SiH4(硅烷)中的氢的重氢硅烷(SiD4)作为源气体，在PECVD装置中形成氧化硅膜。由此，重氢硅烷中包含的重氢原子的一部分在反应中就被取入到氧化硅膜中。
<C-2-2.由热氧化法进行的氧化硅膜的形成>
首先，在氮气气氛下对硅衬底1整体进行RTA处理，使因形成栅电极时的各向异性刻蚀所受到的刻蚀损伤得到某种程度的恢复。此时，对硅衬底1的露出表面和栅电极的侧面同时进行氮化。
由于栅电极的掺杂多晶硅膜13容易被氧化，故通过对侧面进行氮化，可抑制氧化。其次，例如通过在氧化气氛下进行热处理，已露出的硅衬底1的表面被氧化，形成氧化硅膜。此时，刻蚀损伤同时被取入到该氧化硅膜中。由于对在前面的工序中表面被氮化的硅衬底1进行氧化，故该氧化硅膜包含了氮原子。
在此，作为氧化气氛的一例，有D2O气氛。此时的氧化反应由下述的反应式(19)表示。
式19 …(19)
再有，也可形成包含重氢原子的氧化氮化硅膜来代替氧化硅膜。此时，使用由前面已说明的反应式(8)～(11)表示的反应来形成即可。
此外，不用说，也可使用由在实施例1中已说明的包含重氢的氧化硅膜和包含重氢的氧化氮化硅膜的2层膜构成的栅绝缘膜或由包含重氢的氧化氮化硅膜和包含重氢的氮化硅膜的2层膜构成的栅绝缘膜来代替由包含重氢的氧化硅膜111和包含重氢的氮化硅膜121的2层膜构成的栅绝缘膜。
再有，关于氮化硅膜的形成，除使用反应式(1)和(2)已说明的以外，也有利用由以下示出的反应式(20)和(21)表示的化学反应来形成的情况。
式20 …(20)
式21 …(21)
由上述反应式(20)示出的方法是在半导体衬底的表面上形成了氧化硅膜后、通过用氮原子团(N*)对氧化硅膜的表面进行氮化来形成ON膜的方法，形成Si3N4/SiO2的2层膜。此外，在反应式(21)中，形成SiON/SiO2的2层膜。
<C-3.作用和效果>
在利用以上说明的方法形成的包含重氢的氧化硅膜中，膜中的重氢原子都与膜中的硅原子的悬挂键结合而使之端接，或与氧化硅膜/硅衬底界面的硅原子的悬挂键结合而使之端接，因此，作为结果，可减少陷阱密度或界面能级密度。
由于覆盖绝缘膜162也有与栅绝缘膜邻接的部分，故通过使用可减少悬挂键的包含重氢的氧化硅膜，在不对栅绝缘膜产生影响的方面来说，可以说是所希望的结构。
<C-4.变形例>
在图8和图20中示出的MOSFET100和200中，作为栅绝缘膜的包含重氢的氧化硅膜111和包含重氢的氮化硅膜121的形状是与栅电极的构图形状相一致地被构图的形状，覆盖绝缘膜161和162成为与栅绝缘膜的侧面接触的结构，但也可作成图21中示出的MOSFET300那样的结构。
即，在图21中示出的MOSFET300中，配置成使包含重氢的氧化硅膜111和包含重氢的氮化硅膜121延伸到侧壁绝缘膜17的下部、覆盖绝缘膜162也延伸到侧壁绝缘膜17与氮化硅膜121之间。
在作成这样的结构的情况下，由于覆盖绝缘膜162与栅绝缘膜接触的面积增加，故在由包含重氢的氧化硅膜构成的覆盖绝缘膜162不对栅绝缘膜产生影响的方面来说，可以说是更为希望的结构。
再有，在图21中示出了，栅电极的各向异性刻蚀在氮化硅膜121上停止，但实际上氮化硅膜121多少被过刻蚀。
此外，在以上已说明的本发明的实施例1～3中，示出了将本发明应用于MOSFET的结构，但可将本发明同样应用于flash EEPROM(电可擦除可编程只读存储器)或LDMOSFET(横向扩散MOSFET)或DTMOSFET(动态阈值MOSFET)。
此外，在以上已说明的实施例1～3中，以使用ON膜作为栅绝缘膜为主进行了说明，但也可作成ONO(氧化-氮化-氧化)膜、SiO2/SiON膜、SiO2/SiON/SiO2膜、SiN/SiON膜、在各功能块中调整膜厚，或使其包含重氢。
此外，作为在实施例3已说明的覆盖绝缘膜162，例示了包含重氢的氧化硅膜和包含重氢的氮化硅膜，但即使是由ONO膜、SiO2/SiON膜、SiO2/SiON/SiO2膜、SiON/SiN膜等多层膜来构成覆盖绝缘膜162、在其中的某一层中包含重氢的结构，也能得到与实施例3同样的效果。
<D.实施例4>
在本发明的实施例2中，示出了使用包含重氢的ON膜作为栅绝缘膜的结构，但如果可在构成ON膜的氮化硅膜中减少氢原子的含量，则也可得到与实施例2的半导体装置同样的作用和效果。
即，如使用图48已说明的那样，在由反应式(1)表示的化学反应中，源气体的氨的分压越高、氮化硅膜中的含有的氢原子浓度越高。
因而，如果使用由反应式(2)表示的化学反应来形成氮化硅膜，则可降低含有的氢原子浓度。
如果可降低含有的氢原子浓度，则可减少因ON膜中的氢原子的漂移或热扩散而发生的界面能级或固定电荷的量，可提高抗热载流子的性能。
<E.实施例5>
<E-1.装置结构>
其次，使用图22～图32，说明本发明的实施例5。
图22是示出本发明的实施例5的半导体装置的特征部。即，在图22中示出了下述的结构：在硅衬底51的表面内设置STI膜50，其上部边缘部由在硅衬底51的主表面上具有平缓的圆形而隆起的内壁氧化膜58构成，MOSFET的栅电极64的栅宽方向的边缘部与该边缘部衔接。
STI膜50具有：在硅衬底51的表面内设置了槽57、在其内壁面上设置的内壁氧化膜58；以及被填埋在槽57的内部的埋入绝缘膜61。再有，图22示出了栅电极64的宽度方向的剖面图，在栅电极64与硅衬底51之间设置了栅绝缘膜63。
这样的结构的STI膜50的特征是，内壁氧化膜58和埋入绝缘膜61包含重氢。
<E-2.制造方法>
以下，使用按顺序示出的图23～图30，说明STI膜50的制造方法。
首先，在图23中示出的工序中，准备硅衬底51，在硅衬底51上按顺序淀积氧化硅膜52、多晶硅膜(或非晶硅膜)53、氮化硅膜54。
再有，氧化硅膜52是促进内壁氧化膜58的部分氧化用的膜，多晶硅膜53是缓和在后面的工序中形成的氧化硅膜的鸟嘴(birdbeak)周边的应力的膜。
其次，在图24中示出的工序中，使用由转移工序形成的抗蚀剂掩模55，对氮化硅膜54进行构图，形成到达多晶硅膜53的开口部OP。再有，将抗蚀剂掩模55的开口图形设定为与在硅衬底51中形成的槽的图形一致。
其次，在除去抗蚀剂掩模55后，在图25中示出的工序中，以氮化硅膜54为硬掩模，对硅衬底51进行各向异性刻蚀，形成槽57。再有，在该阶段中，以与槽57的开口部连续的方式，存在氧化硅膜52的开口部56b和多晶硅膜53的开口部56a。
其次，在图26中示出的工序中，对槽57的内壁进行氧化或氮化氧化，形成由氧化硅膜或氧化氮化硅膜构成的内壁氧化膜58。
关于形成内壁氧化膜58用的化学反应，使用前面已说明的反应式(7)～(12)、(14)、(16)～(19)表示的反应即可，利用这些化学反应得到的氧化硅膜或氧化氮化硅膜包含重氢。
在图26中，不仅在槽57(参照图25)的内壁上，而且在氧化硅膜52的开口部56b(参照图25)上也形成内壁氧化膜58，特别是，在氧化硅膜52的开口部56b中促进氧化，形成鸟嘴59，增加其厚度。再有，在图26中，用符号60表示了因鸟嘴59增加了厚度的部分。
此外，虽然图示省略，但也可设置包含重氢的氮化硅膜使其覆盖内壁氧化膜58。关于形成该氮化硅膜用的化学反应，使用由前面已说明的反应式(3)～(6)表示的反应即可。
其次，在图27中示出的工序中，例如用氧化硅膜、氧化氮化硅膜、TEOS膜、HDP氧化硅膜等的埋入绝缘膜61填埋槽57。
关于形成埋入绝缘膜61用的化学反应，使用前面已说明的反应式(7)～(12)、(14)、(16)～(19)表示的反应即可，利用这些化学反应得到的绝缘膜包含重氢。
其次，在重氢气氛下、氩气氛下或氮气氛下进行热处理。该热处理用于对埋入绝缘膜61进行烧固增密(densification)和利用该绝缘膜61的粘性流动的性质缓和STI膜50周围的应力。
由于包含重氢的绝缘膜中重氢含量越多就越柔软，故对于缓和应力是有效的材料。
再有，由于绝缘膜中的重氢原子比氢原子与硅原子更牢固地结合，故即使在约800～1200℃的高温下进行热处理，重氢原子的挥发量也少。为了进一步抑制重氢原子的挥发，或是在重氢气氛下进行热处理，或是在低温高压的气氛下进行热处理即可。
其次，在图28中示出的工序中，利用CMP(化学机械研磨)处理，将氮化硅膜54作为中止层，对埋入绝缘膜的上表面进行平坦化。
其次，在图29中示出的工序中，利用刻蚀除去氮化硅膜54和多晶硅膜53。在该阶段中，在被氮化硅膜54和多晶硅膜53包围的部分上留下多余的埋入绝缘膜61。
其次，在图30中示出的工序中，通过利用刻蚀除去多余的埋入绝缘膜61来形成STI膜50。此时，也除去氧化硅膜52和多余的埋入绝缘膜61的周围的内壁氧化膜58，在埋入绝缘膜61的上部边缘部上以隆起的方式留下因鸟嘴59增加了厚度的内壁氧化膜58。
最后，通过在硅衬底51上形成栅绝缘膜63，在栅绝缘膜63上形成栅电极64，可得到图22中示出的结构。
<E-3.作用和效果>
在图31中将图22中的STI膜50的上部边缘部附近的结构放大后示出。如图31中所示，在与栅电极衔接的STI膜50中，如果因热载流子等在内壁氧化膜58/硅衬底51界面上形成界面能级或陷阱，则与栅绝缘膜的情况相同，具有栅电极64的MOSFET的电流驱动力下降。
但是，如果如STI膜50那样在内壁氧化膜58中包含重氢，则由于重氢将内壁氧化膜58中的悬挂键端接，故可提高抗热载流子的性能，提高可靠性。
此外，通过如STI膜50那样使用包含重氢的埋入绝缘膜61，具有防止内壁氧化膜58的重氢在后工序的热处理中挥发的效果。
再有，不用说，也可用STI膜50规定有源区，在该处形成具有在实施例1～实施例3已说明的包含重氢原子的多层结构的栅绝缘膜的MOSFET。
<E-4.多晶硅膜的效果>
在图23中示出的工序中，示出了在硅衬底51上设置氧化硅膜52和多晶硅膜53的结构，但在使用图30已说明的工序中，在利用刻蚀除去多余的埋入绝缘膜61时，为了在埋入绝缘膜61的上部边缘部留下因鸟嘴59增加了厚度而隆起的内壁氧化膜58，多晶硅膜53是必要的构成。
图32是示出不设置多晶硅膜53而形成的情况的STI膜50的图，埋入绝缘膜61的上部边缘部的内壁氧化膜58成为具有凹陷部DP的形状。
这是由于多余的埋入绝缘膜61的周围的内壁氧化膜58(参照图29)的高度降低了不设置多晶硅膜53的部分、内壁氧化膜58被过度地刻蚀的结果。
这样，如果在内壁氧化膜58的上部边缘部形成凹陷部DP，则与该部分以衔接的方式形成的栅电极64的栅宽方向的边缘部也凹陷，在该处电场集中，MOSFET就以比阈值电压的设计值低的电压导通(反窄沟道效应)，因此，这是不希望有的。多晶硅膜53具有防止变成该状态的效果。
<F.实施例6>
<F-1.装置结构>
其次，使用图33～图42，说明本发明的实施例6。
图33是作为本发明的实施例6示出SOI衬底SB1的结构的剖面图。
SOI衬底SB1的特征在于：具有在硅衬底81的上部层叠了作为BOX(埋入氧化)膜的埋入绝缘膜BX1和SOI层74的结构，在埋入绝缘膜BX1内和埋入绝缘膜BX1与与其邻接的层的界面上包含重氢。
<F-2.制造方法>
以下，使用按顺序示出的图34～图37，说明SOI衬底SB1的制造方法。
首先，在图34中示出的工序中，准备硅衬底71，对其主表面进行清洗后，例如使用由反应式(7)表示的反应，形成含有重氢的氧化硅膜72。
其次，在图35中示出的工序中，从氧化硅膜72的上部进行氢离子或重氢离子的注入，形成注入层73。其剂量约为1×1016～1×1017/cm2。此外，注入能量是这样来决定的，即，氧化硅膜72的膜厚与其后成为SOI层74的部分的膜厚的和与注入离子浓度分布的峰值位置大体一致。再有，在图35中，将氢或重氢原子的浓度为峰值的区域作为注入层73来示出。
硅原子与重氢原子的结合比硅原子与氢原子的结合牢固，由于在其后使用图37示出的衬底分离工序中能容易地进行衬底的分离，故希望注入重氢离子。
其次，在图36中示出的工序中，准备硅衬底81，对其主表面进行清洗后，形成氧化硅膜82。然后，如图36中所示，使硅衬底81的形成了氧化硅膜82的主表面与硅衬底71的形成了氧化硅膜72的主表面对置，在室温下将两者接合。
其次，在图37中示出的工序中，对接合了的状态的硅衬底71和81进行2次热处理。
第一热处理在400℃～600℃下进行，以注入了氢或重氢的注入层73为边界，使硅衬底71和注入层73与硅衬底71和81的接合体分离。
由于对注入层73以高浓度注入氢原子或重氢原子，故成为非晶硅，硅原子的悬挂键被氢原子或重氢原子端接。另一方面，由于硅原子相互间的结合较弱，故以注入层73为边界分离。
其结果，处于注入层73的上部的硅单晶层留在硅衬底81的主表面上，成为SOI层74，氧化硅膜72和82成为埋入绝缘膜BX1，形成SOI衬底SB1。
第二热处理在约1100℃下进行，对SOI衬底SB1内的化学键进行强化。
再有，由于第二热处理之后的SOI衬底SB1表面的微粗糙度约为10nm，故通过研磨使微粗糙度为0.15nm以下，完成使用图33已说明的SOI衬底SB1。
<F-3.作用和效果>
如以上所说明的那样，在本发明的实施例6的SOI衬底中，由于使用在埋入绝缘膜BX1内和埋入绝缘膜BX1与与其邻接的层的界面处包含重氢的SOI衬底SB1，故埋入绝缘膜BX1中的硅原子与重氢的结合能量比硅原子与氢的结合能量大，难以形成界面能级或固定能级。因此，可提高在SOI衬底SB1中形成的半导体装置的可靠性。
再有，氧化硅膜82不是必须的，此外，在氧化硅膜82中也可不包含重氢。如果与SOI层74邻接的氧化硅膜72包含重氢，则可得到本发明的作用和效果。
<F-4.变形例>
以下，使用图38～图42，说明本实施例的变形例的结构。
在图38中示出的SOI衬底SB2中，与SOI层74邻接地设置氧化氮化硅膜(SiON)72A，构成了埋入绝缘膜BX2。其它的结构与图33中示出的SOI衬底SB1相同。
在图39中示出的SOI衬底SB3中，与SOI层74邻接地设置氧化氮化硅膜72A，同时在氧化氮化硅膜72A的下部设置氧化氮化硅膜82A，构成了埋入绝缘膜BX3。其它的结构与图33中示出的SOI衬底SB1相同。
在图40中示出的SOI衬底SB4中，与SOI层74邻接地设置氧化氮化硅膜72A，同时在氧化氮化硅膜72A的下部设置氮化硅膜82B，构成了埋入绝缘膜BX4。其它的结构与图33中示出的SOI衬底SB1相同。
在图41中示出的SOI衬底SB5中，在与SOI层74邻接的氧化硅膜72的下部设置氧化氮化硅膜82A，构成了埋入绝缘膜BX5。其它的结构与图33中示出的SOI衬底SB1相同。
在图42中示出的SOI衬底SB6中，在与SOI层74邻接的下部设置氮化硅膜82B，构成了埋入绝缘膜BX6。其它的结构与图33中示出的SOI衬底SB1相同。
在以上说明的SOI衬底SB2～SB6中，是设置氧化氮化硅膜与氧化硅膜的多层膜、氧化氮化硅膜的多层膜、氧化氮化硅膜与氮化硅膜的多层膜、氧化硅膜与氮化硅膜的多层膜的结构，来代替埋入绝缘膜BX1，这些多层膜使用由反应式(1)～(14)、(16)～(19)表示的反应即可。
再有，如图38～图40中所示，在SOI层74与氧化氮化硅膜72A接触的结构中，由于氧化氮化硅膜72A中的氮原子与在SOI层74与氧化氮化硅膜72A的界面处存在的硅的悬挂键端接，故减少了界面能级，减少了MOSFET在关断状态中的漏泄电流。
此外，如前面所述，由于氧化氮化硅膜的热膨胀率与硅大体相同，故可减少因高温处理时的热膨胀率的差异引起的热应力。
再有，如图42中所示，在氧化硅膜72的下部形成氮化硅膜82B的结构中，利用在氧化硅膜72中发生的压缩应力和在氮化硅膜82B中发生的拉伸应力，可缓和多层膜整体的应力，其结果，可减少与邻接的SOI层74的界面处形成的界面能级。
此外，SOI衬底SB2～SB6中的埋入绝缘膜BX1～BX6的厚度的大小起到与使用实施例1已说明的构成栅绝缘膜的多层膜的厚度的大小相同的效果。而且，通过将上述绝缘膜的多层膜作为第2栅绝缘膜来使用，也可形成双栅MOSFET。
此外，也可在SOI衬底SB2～SB6上形成具有在实施例1～实施例3中已说明的包含重氢原子的多层膜的栅绝缘膜的MOSFET，不用说，也可在SOI衬底SB2～SB6表面内设置在实施例5中已说明的包含重氢原子的STI膜来规定有源区。
<F-5.发明的展开>
在以上已说明的本发明的实施例6的SOI衬底中，其特征在于埋入绝缘膜至少包含重氢，但与埋入绝缘膜包含重氢还是不包含重氢无关，对于热来说，氧化硅膜的应力是膨胀型的，氮化硅膜的应力是收缩型的，因此，如果将氧化硅膜与氮化硅膜的2层膜作为埋入绝缘膜来使用，则可缓和热应力。因而，在与只是氧化硅膜的相同的厚度的埋入绝缘膜相比的情况下，具有可减少与SOI层有关的热应力的效果。
此外，由于氧化氮化硅膜的热膨胀率与硅的热膨胀率为同等程度，故如果将氧化硅膜与氧化氮化硅膜的2层膜作为埋入绝缘膜来使用，则在与只是氧化硅膜的相同的厚度的埋入绝缘膜相比的情况下，具有可减少与SOI层有关的热应力的效果。
因而，即使在其内部不包含重氢，通过将氧化硅膜与氮化硅膜的2层膜、氧化硅膜与氧化氮化硅膜的2层膜、氮化硅膜与氧化氮化硅膜的2层膜作为埋入绝缘膜来使用，可缓和热应力，其结果，可减少与邻接的SOI层的界面处形成的界面能级，因此，可得到减少起因于制造工序的缺陷、减少MOSFET等的半导体装置的漏泄电流的效果。当然，不用说通过使其内部包含重氢，可进一步提高在SOI衬底中形成的MOSFET等的半导体装置的可靠性。
再有，作为埋入绝缘膜不限定于2层膜，也可使用ONO(氧化-氮化-氧化)膜，也可以是由氧化硅膜、氮化硅膜和氧化氮化硅膜构成的多层膜。
在此，作为一例，在图49中示出在具有由多层膜构成的埋入绝缘膜BX2的SOI衬底SB2中设置了MOSFET90的结构。
在图49中，MOSFET90具备：由在埋入绝缘膜BX2的SOI层74上按下述顺序设置的包含重氢的氧化硅膜11和氮化硅膜12这2层膜构成的栅绝缘膜；以及由在氮化硅膜12上按下述顺序设置的掺杂多晶硅膜13、阻挡金属(WNx、TiNx、Ta、TaN等)层14、钨等的金属膜15这3层膜构成的栅电极。
此外，MOSFET90具备：覆盖栅绝缘膜和栅电极的覆盖绝缘膜16；至少覆盖覆盖绝缘膜16的侧面的侧壁绝缘膜17；设置在栅电极的下部的SOI层74的表面内的沟道层7；设置成夹住沟道层7而对置的一对延伸层6；分别设置在一对延伸层6内的袋层5；以及与一对延伸层6邻接地设置的一对源、漏主要层4。
此外，MOSFET90的有源区由作为元件隔离绝缘膜的一种的STI膜3来规定，以到达埋入绝缘膜BX2的方式形成了STI膜3的底面。而且，在MOSFET90的上部层叠了第1层间绝缘膜21、绝缘膜22、第2层间绝缘膜23和第3层间绝缘膜24。
此外，在图49中示出配置了下述部分的结构：贯通第1层间绝缘膜21和绝缘膜22分别到达一对源、漏主要层4的接触部31；与一方接触部31连接的第1布线层32；贯通第2层间绝缘膜23到达另一方的接触部31的接触部33；以及与接触部33连接的第2布线层34，但这不过是一例。
再有，SOI衬底SB2和埋入绝缘膜BX2与使用图38已说明的结构相同，省略重复的说明，但不用说，即使在埋入绝缘膜BX2中不一定包含重氢，如上所述，也可减少MOSFET等的半导体装置中的漏泄电流。
此外，MOSFET90是现有的半导体装置，但不用说，也可在SOI衬底SB2中形成在实施例2中使用图8已说明的本发明的MOSFET100。
此外，在图49中示出了STI膜3的底面到达埋入绝缘膜BX2的结构，但也可以是如图50中所示的在STI膜3的底面与埋入绝缘膜BX2之间存在SOI层74的结构。
按照本发明的第1方面所述的半导体装置，由于栅绝缘膜具有氧化硅膜与氧化氮化硅膜的2层膜且至少在1层中包含重氢原子的第一2层膜、或氮化硅膜与氧化氮化硅膜的2层膜且至少在1层中包含重氢原子的第二2层膜，故重氢原子比氢原子重，从第1层到第2层或在其反方向上漂移或扩散的速度比氢原子慢。因此，即使在施加了应力电压的状态下，形成界面能级的速度也慢。其结果，可提高MOSFET的可靠性。此外，由于重氢原子与硅原子间的结合能量比氢原子与硅原子间的结合能量大，故对于重氢原子来说，难以引起因来自半导体衬底的热载流子产生的与硅原子的解离。因此，由于使第一2层膜或第二2层膜包含重氢，难以引起在施加了应力电压的状态下的因热载流子产生的解离，提高了在施加了应力电压的状态下的抗热载流子的性能，MOSFET的寿命变长，提高了可靠性。
按照本发明的第2方面所述的半导体装置，由于在半导体衬底上使用第一2层膜的情况下设置了氧化硅膜，在使用第二2层膜的情况下设置了氧化氮化硅膜，故可防止在与半导体衬底的界面处增加界面能级密度。
按照本发明的第3方面所述的半导体装置，由于相对介电常数大的氧化氮化硅膜的厚度比氧化硅膜的厚度厚，故可增大栅绝缘膜的静电电容，通过增大栅绝缘膜的静电电容可加快电路的工作速度。
按照本发明的第4方面所述的半导体装置，氧化氮化硅膜的厚度比氮化硅膜的厚度厚，可减少在衬底界面处的应力，减少界面能级密度或缺陷密度。
按照本发明的第5方面所述的半导体装置，由于第一和第二2层膜在各自的第1层和第2层中包含重氢原子，故即使在施加了应力电压的状态下，形成界面能级的速度也变慢，可提高MOSFET的可靠性。此外，难以引起在施加了应力电压的状态下的因热载流子产生的解离，提高了在施加了应力电压的状态下的抗热载流子的性能，MOSFET的寿命变长，提高了可靠性。
按照本发明的第6方面所述的半导体装置，由于分别根据栅绝缘膜的厚度在多个功能块中设置多种MOSFET以便耐受最大施加电压，故通过只调整栅绝缘膜的某1层的膜厚，或调整两层的膜厚，可根据多个功能块的最大施加电压来调节栅绝缘膜的厚度，可在每个功能块中实现工作速度和可靠性的最佳化。
按照本发明的第7方面所述的半导体装置，由于还具有：栅绝缘膜和栅电极的层叠体；部分地覆盖该层叠体的侧面外方的半导体衬底的主表面的覆盖绝缘膜；以及覆盖覆盖绝缘膜的侧壁绝缘膜，覆盖绝缘膜包含重氢原子，故膜中的重氢原子与膜中的硅原子的悬挂键结合而使之端接，或与硅衬底的界面中的硅原子的悬挂键结合而使之端接，故可减少陷阱密度或界面能级密度。由于覆盖绝缘膜也有与栅绝缘膜邻接的部分，故通过使用包含能减少悬挂键的重氢的绝缘膜，可不对栅绝缘膜产生不良影响。
按照本发明的第8方面所述的半导体装置，由于覆盖绝缘膜是氧化硅膜，故可利用各种方法形成TEOS氧化膜、HDP氧化膜、或热氧化膜等。
按照本发明的第9方面所述的半导体装置，由于覆盖绝缘膜是氧化氮化硅膜，故具有耐氧化性，可防止因氧化引起的膜厚的变动。
按照本发明的第10方面所述的半导体装置，由于元件隔离绝缘膜具有设置在槽的内壁的重氢重氢原子的内壁绝缘膜和填埋在被内壁绝缘膜覆盖的槽内的绝缘膜，由于重氢将内壁绝缘膜中的悬挂键端接，故难以引起因来自半导体衬底的热载流子产生的与硅原子的解离，在内壁绝缘膜与衬底的界面处难以形成界面能级或陷阱，在与栅电极衔接的情况下，可提高抗热载流子的性能，提高可靠性。
按照本发明的第11方面所述的半导体装置，由于内壁绝缘膜是包含重氢原子的氧化硅膜或包含重氢原子的氧化氮化硅膜，故可比较容易地形成。
按照本发明的第12方面所述的半导体装置，由于绝缘膜是包含重氢原子的氧化硅膜或包含重氢原子的氧化氮化硅膜，故具有防止内壁绝缘膜中的重氢在后工序的热处理中挥发的效果。
按照本发明的第13方面所述的半导体装置，由于内壁绝缘膜的上部边缘部具有平缓的圆形以隆起的方式被设置，MOSFET的栅电极的栅宽方向的边缘部与上部边缘部衔接，故可防止发生电场集中于栅电极的栅宽方向的边缘部、MOSFET以比阈值电压的设计值低的电压导通这样的事态。
按照本发明的第14方面所述的半导体装置，由于半导体衬底由SOI衬底构成，埋入绝缘膜包含重氢原子，故埋入绝缘膜中的硅原子与重氢的结合能量比硅原子与氢原子的结合能量大，难以形成界面能级或固定能级。因此，可提高在SOI衬底中形成的MOSFET的可靠性。
按照本发明的第15方面所述的半导体装置，由于半导体衬底由SOI衬底构成，埋入绝缘膜是包含氧化硅膜、氧化氮化硅膜、氮化硅膜中的某2个膜的2层膜，故通过将例如在接受热的情况下的应力为膨胀型的氧化硅膜与为收缩型的氮化硅膜组合起来，可缓和热应力。因而，在与只是氧化硅膜的相同的厚度的埋入绝缘膜相比的情况下，可得到可减少与SOI层有关的热应力的效果，其结果，由于可减少在与邻接的SOI层的界面处形成的界面能级，故可减少因制造工序引起的缺陷，减少半导体装置的漏泄电流。

Claims (15)

1.一种半导体装置，具备至少一种MOSFET，该MOSFET具有设置在半导体衬底的主表面上的栅绝缘膜和设置在上述栅绝缘膜上的栅电极，其特征在于：
上述栅绝缘膜具有第一2层膜，该第一2层膜是氧化硅膜和氧化氮化硅膜的2层膜，在至少1层中包含重氢原子，或具有第二2层膜，该第一2层膜是氮化硅膜和氧化氮化硅膜的2层膜，在至少1层中包含重氢原子。
2.如权利要求1中所述的半导体装置，其特征在于：
上述第一2层膜具有在氧化硅膜上层叠了氧化氮化硅膜的结构，上述第二2层膜具有在氧化氮化硅膜上层叠了氮化硅膜的结构。
3.如权利要求2中所述的半导体装置，其特征在于：
上述第一2层膜的上述氧化氮化硅膜的厚度比上述氧化硅膜的厚度厚。
4.如权利要求2中所述的半导体装置，其特征在于：
上述第二2层膜的上述氧化氮化硅膜的厚度比上述氮化硅膜的厚度厚。
5.如权利要求2中所述的半导体装置，其特征在于：
上述第一和第二2层膜在各自的第1层和第2层中包含重氢原子。
6.如权利要求1中所述的半导体装置，其特征在于：
上述半导体装置具有被供给的最大施加电压各自不同的多个功能块，
上述至少一种MOSFET是上述栅绝缘膜的厚度不同的多种MOSFET之一，
根据上述栅绝缘膜的厚度，分别在上述多个功能块中设置上述多种MOSFET，以便耐受上述最大施加电压。
7.如权利要求1中所述的半导体装置，其特征在于：
上述至少一种MOSFET还具有上述栅绝缘膜与上述栅电极的层叠体、部分地覆盖该层叠体的侧面外方的上述半导体衬底的上述主表面的覆盖绝缘膜和覆盖上述覆盖绝缘膜的侧壁绝缘膜，
上述覆盖绝缘膜包含重氢原子。
8.如权利要求7中所述的半导体装置，其特征在于：
上述覆盖绝缘膜是氧化硅膜。
9.如权利要求7中所述的半导体装置，其特征在于：
上述覆盖绝缘膜是氧化氮化硅膜。
10.一种半导体装置，具备MOSFET，该MOSFET具有设置在被半导体衬底的主表面内设置的元件隔离绝缘膜规定的有源区上的栅绝缘膜和设置在上述栅绝缘膜上的栅电极，其特征在于：
上述元件隔离绝缘膜具有：
设置在上述半导体衬底的主表面内的槽；
设置在上述槽的内壁上并包含重氢原子的内壁绝缘膜；以及
填埋在被上述内壁绝缘膜覆盖的上述槽内的绝缘膜。
11.如权利要求10中所述的半导体装置，其特征在于：
上述内壁绝缘膜是包含重氢原子的氧化硅膜或包含重氢原子的氧化氮化硅膜。
12.如权利要求10中所述的半导体装置，其特征在于：
上述绝缘膜是包含重氢原子的氧化硅膜或包含重氢原子的氧化氮化硅膜。
13.如权利要求10中所述的半导体装置，其特征在于：
上述内壁绝缘膜的上部边缘部被配置成在上述半导体衬底的主表面上具有平缓的圆而隆起，上述MOSFET的栅电极的栅宽度方向的边缘部与上述上部边缘部衔接。
14.如权利要求1或10中所述的半导体装置，其特征在于：
上述半导体衬底是具备设置在硅衬底上的埋入绝缘膜和设置在上述埋入绝缘膜上的SOI层的SOI衬底，
上述埋入绝缘膜包含重氢原子。
15.一种SOI衬底，具备设置在硅衬底上的埋入绝缘膜和设置在上述埋入绝缘膜上的SOI层，其特征在于：
上述埋入绝缘膜是包含氧化硅膜、氧化氮化硅膜和氮化硅膜中的某2个膜的2层膜。
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