JPH0513756A - Ｍｉｓ型半導体装置およびその製造方法 - Google Patents
Ｍｉｓ型半導体装置およびその製造方法Info
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- JPH0513756A JPH0513756A JP16275491A JP16275491A JPH0513756A JP H0513756 A JPH0513756 A JP H0513756A JP 16275491 A JP16275491 A JP 16275491A JP 16275491 A JP16275491 A JP 16275491A JP H0513756 A JPH0513756 A JP H0513756A
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Abstract
(57)【要約】
【目的】 ゲート容量が小さく、かつホットエレクトロ
ン劣化に強いＭＩＳ型半導体装置およびその製造方法を
提供する。 【構成】 サイドウオール７と半導体基板１の間のゲー
ト酸化膜４より高い比誘電率を有する第２絶縁膜（例え
ばＴａ2Ｏ5）５によりドレイン近傍の高電界が緩和さ
れ、ホットエレクトロン劣化に強く、かつ従来のサイド
ウオールに高誘電体を用いたものよりゲート側壁のフリ
ンジ容量とゲートの上を走る配線とゲート電極の寄生容
量の２つをかなり低減することができる。
ン劣化に強いＭＩＳ型半導体装置およびその製造方法を
提供する。 【構成】 サイドウオール７と半導体基板１の間のゲー
ト酸化膜４より高い比誘電率を有する第２絶縁膜（例え
ばＴａ2Ｏ5）５によりドレイン近傍の高電界が緩和さ
れ、ホットエレクトロン劣化に強く、かつ従来のサイド
ウオールに高誘電体を用いたものよりゲート側壁のフリ
ンジ容量とゲートの上を走る配線とゲート電極の寄生容
量の２つをかなり低減することができる。
Description
【０００１】
【産業上の利用分野】本発明はＭＩＳ型半導体装置のホ
ットキャリア耐性を向上し、かつゲート容量を低減し回
路の高速化を図ったＭＩＳ型半導体装置およびその製造
方法に関するものである。
ットキャリア耐性を向上し、かつゲート容量を低減し回
路の高速化を図ったＭＩＳ型半導体装置およびその製造
方法に関するものである。
【０００２】
【従来の技術】超集積回路いわゆるＶＬＳＩにおて、Ｍ
ＯＳ型半導体装置は高集積化の要請からサブミクロン領
域に微細化されつつある。この微細化に伴い、ホットキ
ャリアによる電気特性劣化が信頼性上問題になってい
る。このホットキャリア耐性を向上し、しかも駆動能力
を向上したＭＯＳ構造としてサイドウオールに高誘電体
を用いた構造のものが提案されている。
ＯＳ型半導体装置は高集積化の要請からサブミクロン領
域に微細化されつつある。この微細化に伴い、ホットキ
ャリアによる電気特性劣化が信頼性上問題になってい
る。このホットキャリア耐性を向上し、しかも駆動能力
を向上したＭＯＳ構造としてサイドウオールに高誘電体
を用いた構造のものが提案されている。
【０００３】サイドウオールに高誘電体を用いた構造の
ものとしては、例えば、アイ・イー・イー・イー １９
８９年 アイー・イー・ディ・エム テクニカルダイジ
ェスト ６１３〜６１６頁 Ｔ．ＭＩＺＵＮＯ等（Ｉ．
Ｅ．Ｅ．Ｅ．１９８９ Ｉ．Ｅ．Ｄ．Ｍ Technical Di
gest pp613-616 Ｔ．ＭＩＺＵＮＯ etc ）によって提
案された構造の断面図を図３に示す。
ものとしては、例えば、アイ・イー・イー・イー １９
８９年 アイー・イー・ディ・エム テクニカルダイジ
ェスト ６１３〜６１６頁 Ｔ．ＭＩＺＵＮＯ等（Ｉ．
Ｅ．Ｅ．Ｅ．１９８９ Ｉ．Ｅ．Ｄ．Ｍ Technical Di
gest pp613-616 Ｔ．ＭＩＺＵＮＯ etc ）によって提
案された構造の断面図を図３に示す。
【０００４】図３において、２１は第１導電型の半導体
基板（ｐ型）、２２は第２導電型の高濃度拡散層（ｎ+
型）、２３は第２導電型の低濃度拡散層（ｎ- 型）、２
４はゲート酸化膜、２６はゲート電極、２７は高誘電体
のサイドウォールである。
基板（ｐ型）、２２は第２導電型の高濃度拡散層（ｎ+
型）、２３は第２導電型の低濃度拡散層（ｎ- 型）、２
４はゲート酸化膜、２６はゲート電極、２７は高誘電体
のサイドウォールである。
【０００５】以上のように構成されているＭＯＳ型半導
体装置では、ゲート電極２６に電圧を加えると、第２導
電型の高濃度拡散層２２のソース・ドレイン間に電流が
流れ、その際高誘電体のサイドウォールによりドレイン
近傍の高電界が緩和されホットエレクトロン劣化を抑制
する。
体装置では、ゲート電極２６に電圧を加えると、第２導
電型の高濃度拡散層２２のソース・ドレイン間に電流が
流れ、その際高誘電体のサイドウォールによりドレイン
近傍の高電界が緩和されホットエレクトロン劣化を抑制
する。
【０００６】またこの半導体装置の製造方法は通常のＬ
ＤＤ構造ＭＯＳＦＥＴの製造プロセスと同じだある。
ＤＤ構造ＭＯＳＦＥＴの製造プロセスと同じだある。
【０００７】
【発明が解決しようとする課題】しかしながら、この半
導体装置の構造ではサブミクロン領域以下のＭＯＳ型半
導体装置としてはやはり充分でない。ゲート容量は主と
してゲート電極底面と基板表面との間に形成されるチャ
ネル容量、ゲート電極側面とソース・ドレイン拡散層と
の間に形成されるゲート側壁容量、ゲートの上を走る配
線とゲート電極の間の寄生容量の３つからなる。チャネ
ル容量は寸法スケーリングに従って小さくなるが、側壁
容量は寸法スケーリングに依存せずゲート構造で決定さ
れる一定値を持つため、半導体装置の微細化が進むにつ
れ全ゲート容量に占めるゲート側壁容量の割合が増加す
る。従来の技術ではドレイン近傍の水平電界を緩和する
ためにサイドウォールに高誘電体を用いているためゲー
ト側壁のフリンジ容量が非常に大きくなる。またゲート
側壁の横を走る配線とゲート電極の間の寄生容量も高誘
電体サイドウォールのために大きくなる。従ってゲート
容量が増大し、スイッチング速度が遅くなるという問題
点があるからである。
導体装置の構造ではサブミクロン領域以下のＭＯＳ型半
導体装置としてはやはり充分でない。ゲート容量は主と
してゲート電極底面と基板表面との間に形成されるチャ
ネル容量、ゲート電極側面とソース・ドレイン拡散層と
の間に形成されるゲート側壁容量、ゲートの上を走る配
線とゲート電極の間の寄生容量の３つからなる。チャネ
ル容量は寸法スケーリングに従って小さくなるが、側壁
容量は寸法スケーリングに依存せずゲート構造で決定さ
れる一定値を持つため、半導体装置の微細化が進むにつ
れ全ゲート容量に占めるゲート側壁容量の割合が増加す
る。従来の技術ではドレイン近傍の水平電界を緩和する
ためにサイドウォールに高誘電体を用いているためゲー
ト側壁のフリンジ容量が非常に大きくなる。またゲート
側壁の横を走る配線とゲート電極の間の寄生容量も高誘
電体サイドウォールのために大きくなる。従ってゲート
容量が増大し、スイッチング速度が遅くなるという問題
点があるからである。
【０００８】本発明は、かかる点に鑑み、ゲート容量を
小さくし、かつホットエレクトロン劣化に強いＭＩＳ型
半導体装置およびその製造方法を提供することを目的と
する。
小さくし、かつホットエレクトロン劣化に強いＭＩＳ型
半導体装置およびその製造方法を提供することを目的と
する。
【０００９】
【課題を解決するための手段】請求項１記載のＭＯＳ型
半導体装置は、第１導電型半導体基板の一主面に第２導
電型の高濃度ソース、ドレイン拡散層を形成している。
半導体装置は、第１導電型半導体基板の一主面に第２導
電型の高濃度ソース、ドレイン拡散層を形成している。
【００１０】また半導体基板の一主面に第２導電型の低
濃度拡散層を形成している。この第２導電型の低濃度拡
散層は、高濃度ソース、ドレイン拡散層の間の半導体基
板の一主面に接触し、かつ高濃度ソース、ドレイン拡散
層の側面にそれぞれ接触している。
濃度拡散層を形成している。この第２導電型の低濃度拡
散層は、高濃度ソース、ドレイン拡散層の間の半導体基
板の一主面に接触し、かつ高濃度ソース、ドレイン拡散
層の側面にそれぞれ接触している。
【００１１】また、低濃度拡散層の間の一主面にゲート
絶縁膜を介してゲート電極を設けている。
絶縁膜を介してゲート電極を設けている。
【００１２】また半導体基板の上部で、かつ半導体基板
の一主面に接触し、かつゲート電極とゲート絶縁膜の側
面にそれぞれ接触し、かつゲート絶縁膜の比誘電率より
高い比誘電率を有する第２絶縁膜を設けている。
の一主面に接触し、かつゲート電極とゲート絶縁膜の側
面にそれぞれ接触し、かつゲート絶縁膜の比誘電率より
高い比誘電率を有する第２絶縁膜を設けている。
【００１３】また第２絶縁膜を介してゲート電極の側部
に、ゲート絶縁膜の比誘電率と同程度の比誘電率を有す
る側壁を設けている。
に、ゲート絶縁膜の比誘電率と同程度の比誘電率を有す
る側壁を設けている。
【００１４】請求項２記載のＭＩＳ型半導体装置は、第
１導電型半導体基板の一主面に第２導電型の高濃度ソー
ス、ドレイン拡散層を形成している。
１導電型半導体基板の一主面に第２導電型の高濃度ソー
ス、ドレイン拡散層を形成している。
【００１５】また半導体基板の一主面に第２導電型の低
濃度拡散層を形成している。この第２導電型の低濃度拡
散層は、高濃度ソース、ドレイン拡散層の間の半導体基
板の一主面に接触し、かつ高濃度ソース、ドレイン拡散
層の側面にそれぞれ接触している。
濃度拡散層を形成している。この第２導電型の低濃度拡
散層は、高濃度ソース、ドレイン拡散層の間の半導体基
板の一主面に接触し、かつ高濃度ソース、ドレイン拡散
層の側面にそれぞれ接触している。
【００１６】また、低濃度拡散層の上部の一主面と低濃
度拡散層の間の一主面に第１のゲート絶縁膜と、第１の
ゲート絶縁膜の上部に、第１のゲート絶縁膜の比誘電率
より高い比誘電率を有する第２のゲート絶縁膜を介して
ゲート電極を設けている。
度拡散層の間の一主面に第１のゲート絶縁膜と、第１の
ゲート絶縁膜の上部に、第１のゲート絶縁膜の比誘電率
より高い比誘電率を有する第２のゲート絶縁膜を介して
ゲート電極を設けている。
【００１７】また第１と第２のゲート絶縁膜を介して、
ゲート電極の側部に、第１のゲート絶縁膜の比誘電率と
同程度の比誘電率を有する側壁を設けている。
ゲート電極の側部に、第１のゲート絶縁膜の比誘電率と
同程度の比誘電率を有する側壁を設けている。
【００１８】請求項３記載のＭＩＳ型半導体装置は、前
記第２のゲート絶縁膜の上部に、前記第２のゲート絶縁
膜と異なる第３のゲート絶縁膜を設けている。
記第２のゲート絶縁膜の上部に、前記第２のゲート絶縁
膜と異なる第３のゲート絶縁膜を設けている。
【００１９】請求項４記載のＭＩＳ型半導体装置の製造
方法は、まず第１導電型半導体基板の一主面にゲート絶
縁膜を形成し、このゲート絶縁膜の上部に選択的にゲー
ト電極を形成し、ゲート電極をマスクとして半導体基板
の表面にイオン注入し第２導電型の低濃度拡散層を形成
する。
方法は、まず第１導電型半導体基板の一主面にゲート絶
縁膜を形成し、このゲート絶縁膜の上部に選択的にゲー
ト電極を形成し、ゲート電極をマスクとして半導体基板
の表面にイオン注入し第２導電型の低濃度拡散層を形成
する。
【００２０】ついで、ゲート電極および半導体基板上に
ゲート絶縁膜の比誘電率より高い比誘電率を有する第２
絶縁膜を堆積する。
ゲート絶縁膜の比誘電率より高い比誘電率を有する第２
絶縁膜を堆積する。
【００２１】ついで、第２絶縁膜上に第３絶縁膜をゲー
ト電極より厚く堆積し、第３絶縁膜を平坦化する。
ト電極より厚く堆積し、第３絶縁膜を平坦化する。
【００２２】ついで、第２絶縁膜とゲート電極に対して
選択比のあるエッチング方法を用いて、第３絶縁膜を、
半導体基板上に堆積された第２絶縁膜上だけに残してエ
ッチングする。
選択比のあるエッチング方法を用いて、第３絶縁膜を、
半導体基板上に堆積された第２絶縁膜上だけに残してエ
ッチングする。
【００２３】ついで、第３絶縁膜とゲート電極に対して
選択比のあり、等方性のあるエッチング方法を用いて、
ゲート電極の周囲にあり、かつ半導体基板上に堆積され
た第２絶縁膜より上部にある第２絶縁膜をエッチングす
る。
選択比のあり、等方性のあるエッチング方法を用いて、
ゲート電極の周囲にあり、かつ半導体基板上に堆積され
た第２絶縁膜より上部にある第２絶縁膜をエッチングす
る。
【００２４】ついで、第２絶縁膜とゲート電極に大きい
選択比のあるエッチング方法を用いて、第３絶縁膜をエ
ッチングする。
選択比のあるエッチング方法を用いて、第３絶縁膜をエ
ッチングする。
【００２５】ついで、ゲート電極および第２絶縁膜上に
ゲート絶縁膜の比誘電率と同程度の比誘電率を有する第
４絶縁膜を堆積する。
ゲート絶縁膜の比誘電率と同程度の比誘電率を有する第
４絶縁膜を堆積する。
【００２６】ついで、垂直方向に強い異方性のあるエッ
チング法によりゲート電極に側面を覆った状態に自己整
合的に第４絶縁膜を残す。
チング法によりゲート電極に側面を覆った状態に自己整
合的に第４絶縁膜を残す。
【００２７】ついで、半導体基板の表面に第２導電型の
不純物をイオン注入することにより、低濃度拡散層の外
側において半導体基板の一主面に高濃度ソース・ドレイ
ン拡散層を形成する。
不純物をイオン注入することにより、低濃度拡散層の外
側において半導体基板の一主面に高濃度ソース・ドレイ
ン拡散層を形成する。
【００２８】請求項５記載のＭＩＳ型半導体装置の製造
方法は、まず第１導電型半導体基板の一主面に第１のゲ
ート絶縁膜を形成し、この第１のゲート絶縁膜の上部に
前記第１のゲート絶縁膜の比誘電率より高い比誘電率を
有する第２のゲート絶縁膜を形成し、さらにゲート電極
を堆積する。
方法は、まず第１導電型半導体基板の一主面に第１のゲ
ート絶縁膜を形成し、この第１のゲート絶縁膜の上部に
前記第１のゲート絶縁膜の比誘電率より高い比誘電率を
有する第２のゲート絶縁膜を形成し、さらにゲート電極
を堆積する。
【００２９】ついで垂直方向に強い異方性があり、かつ
第２のゲート絶縁膜に対して選択比のあるエッチング方
法を用いて、ゲート電極を選択的にエッチングしてゲー
ト電極を形成し、ゲート電極をマスクとして半導体基板
の表面にイオン注入し第２導電型の低濃度拡散層を形成
する。
第２のゲート絶縁膜に対して選択比のあるエッチング方
法を用いて、ゲート電極を選択的にエッチングしてゲー
ト電極を形成し、ゲート電極をマスクとして半導体基板
の表面にイオン注入し第２導電型の低濃度拡散層を形成
する。
【００３０】ついで、ゲート電極および第２のゲート絶
縁膜上に第１のゲート絶縁膜の比誘電率と同程度の比誘
電率を有する第３絶縁膜を堆積する。
縁膜上に第１のゲート絶縁膜の比誘電率と同程度の比誘
電率を有する第３絶縁膜を堆積する。
【００３１】ついで、垂直方向に強い異方性のあるエッ
チング法によりゲート電極に側面を覆った状態に自己整
合的に第３絶縁膜と第１と第２のゲート絶縁膜を残す。
チング法によりゲート電極に側面を覆った状態に自己整
合的に第３絶縁膜と第１と第２のゲート絶縁膜を残す。
【００３２】ついで、半導体基板の表面に第２導電型の
不純物をイオン注入することにより、低濃度拡散層の外
側において半導体基板の一主面に高濃度ソース・ドレイ
ン拡散層を形成する。
不純物をイオン注入することにより、低濃度拡散層の外
側において半導体基板の一主面に高濃度ソース・ドレイ
ン拡散層を形成する。
【００３３】請求項６記載のＭＩＳ型半導体装置の製造
方法は、前記ゲート電極を形成した後に、前記第２のゲ
ート絶縁膜の比誘電率と同程度の比誘電率を有する絶縁
膜を堆積する工程を含むような請求項５記載のＭＩＳ型
半導体装置の製造方法。
方法は、前記ゲート電極を形成した後に、前記第２のゲ
ート絶縁膜の比誘電率と同程度の比誘電率を有する絶縁
膜を堆積する工程を含むような請求項５記載のＭＩＳ型
半導体装置の製造方法。
【００３４】
【作用】本発明の半導体装置によると、前記した構成の
サイドウオールと半導体基板の間のゲート絶縁膜より高
い比誘電率を有する第２絶縁膜によりドレイン近傍の高
電界が緩和され、ホットエレクトロン劣化に強く、かつ
従来のサイドウオールに高誘電体を用いたものよりゲー
ト側壁のフリンジ容量とゲートの上を走る配線とゲート
電極の寄生容量の２つをかなり低減することができる。
サイドウオールと半導体基板の間のゲート絶縁膜より高
い比誘電率を有する第２絶縁膜によりドレイン近傍の高
電界が緩和され、ホットエレクトロン劣化に強く、かつ
従来のサイドウオールに高誘電体を用いたものよりゲー
ト側壁のフリンジ容量とゲートの上を走る配線とゲート
電極の寄生容量の２つをかなり低減することができる。
【００３５】またゲート絶縁膜を積層構造にすることに
より、ゲート絶縁膜の絶縁破壊特性を改善し、かつホッ
トエレクトロン劣化を改善し、かつ従来のサイドウオー
ルに高誘電体を用いたものよりゲート側壁のフリンジ容
量とゲートの上を走る配線とゲート電極の寄生容量の２
つをかなり低減することができる。
より、ゲート絶縁膜の絶縁破壊特性を改善し、かつホッ
トエレクトロン劣化を改善し、かつ従来のサイドウオー
ルに高誘電体を用いたものよりゲート側壁のフリンジ容
量とゲートの上を走る配線とゲート電極の寄生容量の２
つをかなり低減することができる。
【００３６】また本発明の半導体装置の製造方法による
と、ゲート側壁に第２絶縁膜がなくサイドウオール下部
のみに第２絶縁膜があるというような構成を可能にし、
前記半導体装置を精度よくセルフアライメントに作るこ
とができる。
と、ゲート側壁に第２絶縁膜がなくサイドウオール下部
のみに第２絶縁膜があるというような構成を可能にし、
前記半導体装置を精度よくセルフアライメントに作るこ
とができる。
【００３７】またゲート絶縁膜を積層構造にする工程の
ため、ゲート絶縁膜の絶縁破壊特性を改善し、かつホッ
トエレクトロン劣化を改善し、かつゲート容量を低減す
る多くの長所を持った半導体装置を、非常に単純なプロ
セスで作ることができるという大きな長所がある。
ため、ゲート絶縁膜の絶縁破壊特性を改善し、かつホッ
トエレクトロン劣化を改善し、かつゲート容量を低減す
る多くの長所を持った半導体装置を、非常に単純なプロ
セスで作ることができるという大きな長所がある。
【００３８】
【実施例】この発明のＭＩＳ型半導体装置の第１の実施
例について、図面を参照しながら説明する。
例について、図面を参照しながら説明する。
【００３９】図１はこの発明のＭＩＳ型半導体装置の第
１の実施例の断面図を示すものである。図１において、
１は第１導電型の半導体基板（ｐ型）、２は第２導電型
の高濃度ソース・ドレイン拡散層（ｎ+ 型）、３は第２
導電型の低濃度拡散層（ｎ-型）、４は第１導電型の半
導体基板１上のゲート酸化膜、５は第２導電型の低濃度
拡散層（ｎ- 型）３の上部に設けられた、ゲート酸化膜
４より厚く、高い比誘電率を有する第２絶縁膜（例えば
Ｔａ2Ｏ5）、６はゲート酸化膜４上のポリシリコンゲー
ト電極、７はＳｉＯ2 サイドウオールである。
１の実施例の断面図を示すものである。図１において、
１は第１導電型の半導体基板（ｐ型）、２は第２導電型
の高濃度ソース・ドレイン拡散層（ｎ+ 型）、３は第２
導電型の低濃度拡散層（ｎ-型）、４は第１導電型の半
導体基板１上のゲート酸化膜、５は第２導電型の低濃度
拡散層（ｎ- 型）３の上部に設けられた、ゲート酸化膜
４より厚く、高い比誘電率を有する第２絶縁膜（例えば
Ｔａ2Ｏ5）、６はゲート酸化膜４上のポリシリコンゲー
ト電極、７はＳｉＯ2 サイドウオールである。
【００４０】以上のように構成されたＭＯＳ型トランジ
スタにおいて特徴的なことは、ゲート電極６に電圧を加
えると、第２導電型の高濃度拡散層（ｎ+ 型）３のソー
ス・ドレイン間に電流が流れるが、第２絶縁膜によるフ
リンジ電界のため、ドレイン近傍の水平電界が緩和され
ホットエレクトロン劣化が抑制されることである。
スタにおいて特徴的なことは、ゲート電極６に電圧を加
えると、第２導電型の高濃度拡散層（ｎ+ 型）３のソー
ス・ドレイン間に電流が流れるが、第２絶縁膜によるフ
リンジ電界のため、ドレイン近傍の水平電界が緩和され
ホットエレクトロン劣化が抑制されることである。
【００４１】図４は、３次元プロセス・デバイスシミュ
レータを用いて求められた、ＬＤＤ構造と従来技術の高
誘電体サイドウオール（Ｔａ2Ｏ5）を用いたもの（図
３）、および本実施例のｎ- 層の上に第２絶縁膜（Ｔａ
2Ｏ5）がある構造のもの（図１）に対するそれぞれの
０．７μｍＭＯＳＦＥＴのチャネル部Ｓｉ界面水平電界
図である。チャネル部Ｓｉ界面水平電界の大きさとホッ
トキャリアの発生には強い相関がある。
レータを用いて求められた、ＬＤＤ構造と従来技術の高
誘電体サイドウオール（Ｔａ2Ｏ5）を用いたもの（図
３）、および本実施例のｎ- 層の上に第２絶縁膜（Ｔａ
2Ｏ5）がある構造のもの（図１）に対するそれぞれの
０．７μｍＭＯＳＦＥＴのチャネル部Ｓｉ界面水平電界
図である。チャネル部Ｓｉ界面水平電界の大きさとホッ
トキャリアの発生には強い相関がある。
【００４２】ここでゲート酸化膜の厚さは１２ｎｍ、サ
イドウオール長は０．２μｍ、ゲート電極の高さは０．
５μｍであり、ソース電圧・ゲート電圧・ドレイン電圧
はそれぞれ０．０Ｖ・１．５Ｖ・３．０Ｖであり、Ｓｉ
Ｏ2 の比誘電率は３．９とした。本実施例の第２絶縁膜
（Ｔａ2Ｏ5）の厚さは３０ｎｍであり、比誘電率は３０
とした。
イドウオール長は０．２μｍ、ゲート電極の高さは０．
５μｍであり、ソース電圧・ゲート電圧・ドレイン電圧
はそれぞれ０．０Ｖ・１．５Ｖ・３．０Ｖであり、Ｓｉ
Ｏ2 の比誘電率は３．９とした。本実施例の第２絶縁膜
（Ｔａ2Ｏ5）の厚さは３０ｎｍであり、比誘電率は３０
とした。
【００４３】図４からわかるように、本実施例の第２絶
縁膜（Ｔａ2Ｏ5）の厚さは３０ｎｍとかなり薄いにもか
かわらず、高誘電体サイドウオール（Ｔａ2Ｏ5）を用い
たものと同様に水平電界が緩和されていることがわか
る。従ってホットキャリアの発生が抑制される。
縁膜（Ｔａ2Ｏ5）の厚さは３０ｎｍとかなり薄いにもか
かわらず、高誘電体サイドウオール（Ｔａ2Ｏ5）を用い
たものと同様に水平電界が緩和されていることがわか
る。従ってホットキャリアの発生が抑制される。
【００４４】次にこのＭＯＳ型トランジスタにおいて特
徴的なことは、従来技術のものに比較してゲート側壁の
フリンジ容量が非常に低減されることである。図５は３
次元プロセス・デバイスシミュレータを用いて求められ
た、ＬＤＤ構造と従来技術の高誘電体サイドウオール
（Ｔａ2Ｏ5）を用いたもの（図３）、および本実施例の
ｎ- 層の上に第２絶縁膜（Ｔａ2Ｏ5）がある構造のもの
（図１）に対するそれぞれの０．７μｍＭＯＳＦＥＴの
ゲート容量のゲート・ソース間電圧依存性である。ここ
でシミュレーションを行ったＭＯＳＦＥＴは図４でシミ
ュレーションを行ったＭＯＳＦＥＴと同じ構造のもので
ゲート幅が１０μｍであり、図５（ａ）、（ｂ）は各々
ソース・ドレイン間電圧が０Ｖ、３Ｖに対応している。
第５図からわかるように、高誘電体サイドウオール（Ｔ
ａ2Ｏ5）を用いたもののゲート容量がＬＤＤ構造のゲー
ト容量に比較してかなり大きくなっているのに対して、
本実施例のゲート容量はＬＤＤ構造のゲート容量とほと
んど変化していないことがわかる。チャネル容量はほと
んど変化しないので従来技術のものに対してゲート側壁
のフリンジ容量が非常に低減されることがわかる。
徴的なことは、従来技術のものに比較してゲート側壁の
フリンジ容量が非常に低減されることである。図５は３
次元プロセス・デバイスシミュレータを用いて求められ
た、ＬＤＤ構造と従来技術の高誘電体サイドウオール
（Ｔａ2Ｏ5）を用いたもの（図３）、および本実施例の
ｎ- 層の上に第２絶縁膜（Ｔａ2Ｏ5）がある構造のもの
（図１）に対するそれぞれの０．７μｍＭＯＳＦＥＴの
ゲート容量のゲート・ソース間電圧依存性である。ここ
でシミュレーションを行ったＭＯＳＦＥＴは図４でシミ
ュレーションを行ったＭＯＳＦＥＴと同じ構造のもので
ゲート幅が１０μｍであり、図５（ａ）、（ｂ）は各々
ソース・ドレイン間電圧が０Ｖ、３Ｖに対応している。
第５図からわかるように、高誘電体サイドウオール（Ｔ
ａ2Ｏ5）を用いたもののゲート容量がＬＤＤ構造のゲー
ト容量に比較してかなり大きくなっているのに対して、
本実施例のゲート容量はＬＤＤ構造のゲート容量とほと
んど変化していないことがわかる。チャネル容量はほと
んど変化しないので従来技術のものに対してゲート側壁
のフリンジ容量が非常に低減されることがわかる。
【００４５】また本実施例は従来技術のものに比較して
ゲートの上を走る配線とゲート電極の寄生容量を非常に
低減させることができる。ここでは簡単に図６、図７に
示すような平行平板モデルを用いて寄生容量の低減を説
明する。
ゲートの上を走る配線とゲート電極の寄生容量を非常に
低減させることができる。ここでは簡単に図６、図７に
示すような平行平板モデルを用いて寄生容量の低減を説
明する。
【００４６】図６において、５１は第１導電型の半導体
基板（ｐ型）、５２は第２導電型の高濃度ソース・ドレ
イン拡散層（ｎ+ 型）、５３は第２導電型の低濃度拡散
層（ｎ- 型）、５４は第１導電型の半導体基板５１上の
ゲート酸化膜、５５は第２導電型の低濃度拡散層（ｎ-
型）５３の上部に設けられた、ゲート酸化膜５４より厚
く、高い比誘電率を有する第２絶縁膜（例えばＴａ
2Ｏ5）、５６はゲート酸化膜５４上のポリシリコンゲー
ト電極、５７はＳｉＯ2 サイドウオール、５８は保護膜
（ＳｉＯ2 ）、５９は配線である。図７において、６１
は第１導電型の半導体基板（ｐ型）、６２は第２導電型
の高濃度ソース・ドレイン拡散層（ｎ+ 型）、６３は第
２導電型の低濃度拡散層（ｎ- 型）、６４は第１導電型
の半導体基板６１上のゲート酸化膜、６６はゲート酸化
膜６４上のポリシリコンゲート電極、６７はＴａ2Ｏ5サ
イドウオール、６８は保護膜（ＳｉＯ2 ）、６９は配線
である。
基板（ｐ型）、５２は第２導電型の高濃度ソース・ドレ
イン拡散層（ｎ+ 型）、５３は第２導電型の低濃度拡散
層（ｎ- 型）、５４は第１導電型の半導体基板５１上の
ゲート酸化膜、５５は第２導電型の低濃度拡散層（ｎ-
型）５３の上部に設けられた、ゲート酸化膜５４より厚
く、高い比誘電率を有する第２絶縁膜（例えばＴａ
2Ｏ5）、５６はゲート酸化膜５４上のポリシリコンゲー
ト電極、５７はＳｉＯ2 サイドウオール、５８は保護膜
（ＳｉＯ2 ）、５９は配線である。図７において、６１
は第１導電型の半導体基板（ｐ型）、６２は第２導電型
の高濃度ソース・ドレイン拡散層（ｎ+ 型）、６３は第
２導電型の低濃度拡散層（ｎ- 型）、６４は第１導電型
の半導体基板６１上のゲート酸化膜、６６はゲート酸化
膜６４上のポリシリコンゲート電極、６７はＴａ2Ｏ5サ
イドウオール、６８は保護膜（ＳｉＯ2 ）、６９は配線
である。
【００４７】単位面積当りの容量Ｃは真空中の誘電率を
ε、膜厚をｄ、比誘電率をｋとするとＣ＝ｋε／ｄで表
される。従来例として図６（ｂ）では、Ｔａ2Ｏ5サイド
ウオール６７を０．２μｍ、ＳｉＯ2 保護膜６８を０．
３μｍと仮定する。Ｔａ2Ｏ5サイドウオール６７の単位
面積当りの容量Ｃ２１はＣ２１＝３０ε／０．２＝１５
０εとなり、ＳｉＯ2 保護膜６８の単位面積当りの容量
Ｃ２２はＣ２２＝３．９ε／０．３＝１３εとなる。ゲ
ート電極６６と配線６９間の単位面積当りの寄生容量Ｃ
２は、Ｃ２１とＣ２２の直列容量であるから、Ｃ２＝Ｃ
２１・Ｃ２２／（Ｃ２１＋Ｃ２２）＝１２εと求められ
る。次に本発明例の図６では、同様にＳｉＯ2 サイドウ
オール５７を０．２μｍ、ＳｉＯ2 保護膜５８を０．３
μｍと仮定する。ＳｉＯ2 サイドウオール５７の単位面
積当りの容量Ｃ１１はＣ１１＝３．９ε／０．２＝１
９．５εとなり、ＳｉＯ2保護膜５８の単位面積当りの
容量Ｃ１２はＣ１２＝３．９ε／０．３＝１３εとな
る。ゲート電極５６と配線５９間の単位面積当りの寄生
容量Ｃ１は、Ｃ１＝Ｃ１１・Ｃ１２／（Ｃ１１＋Ｃ１
２）＝７．８εと求められる。従って７．８／１２．０
＝６５％と従来例に比較して本実施例は大きく改善され
る。
ε、膜厚をｄ、比誘電率をｋとするとＣ＝ｋε／ｄで表
される。従来例として図６（ｂ）では、Ｔａ2Ｏ5サイド
ウオール６７を０．２μｍ、ＳｉＯ2 保護膜６８を０．
３μｍと仮定する。Ｔａ2Ｏ5サイドウオール６７の単位
面積当りの容量Ｃ２１はＣ２１＝３０ε／０．２＝１５
０εとなり、ＳｉＯ2 保護膜６８の単位面積当りの容量
Ｃ２２はＣ２２＝３．９ε／０．３＝１３εとなる。ゲ
ート電極６６と配線６９間の単位面積当りの寄生容量Ｃ
２は、Ｃ２１とＣ２２の直列容量であるから、Ｃ２＝Ｃ
２１・Ｃ２２／（Ｃ２１＋Ｃ２２）＝１２εと求められ
る。次に本発明例の図６では、同様にＳｉＯ2 サイドウ
オール５７を０．２μｍ、ＳｉＯ2 保護膜５８を０．３
μｍと仮定する。ＳｉＯ2 サイドウオール５７の単位面
積当りの容量Ｃ１１はＣ１１＝３．９ε／０．２＝１
９．５εとなり、ＳｉＯ2保護膜５８の単位面積当りの
容量Ｃ１２はＣ１２＝３．９ε／０．３＝１３εとな
る。ゲート電極５６と配線５９間の単位面積当りの寄生
容量Ｃ１は、Ｃ１＝Ｃ１１・Ｃ１２／（Ｃ１１＋Ｃ１
２）＝７．８εと求められる。従って７．８／１２．０
＝６５％と従来例に比較して本実施例は大きく改善され
る。
【００４８】また本実施例では第２絶縁膜をＴａ2Ｏ5と
したが、Ｓｉ3Ｎ4等の第２絶縁膜でも構わないことはい
うまでもない。
したが、Ｓｉ3Ｎ4等の第２絶縁膜でも構わないことはい
うまでもない。
【００４９】この発明のＭＩＳ型半導体装置の第２の実
施例について、図面を参照しながら説明する。
施例について、図面を参照しながら説明する。
【００５０】図２はこの発明のＭＩＳ型半導体装置の第
２の実施例の断面図を示すものである。図２において、
１１は第１導電型の半導体基板（ｐ型）、１２は第２導
電型の高濃度ソース・ドレイン拡散層（ｎ+ 型）、１３
は第２導電型の低濃度拡散層（ｎ- 型）、１４は第１導
電型の半導体基板１１上の第１のゲート酸化膜、１５は
第１のゲート酸化膜１４の上部にあり第１のゲート酸化
膜１４の比誘電率より高い比誘電率を有する第２のゲー
ト絶縁膜、１６は第２のゲート絶縁膜１５上のポリシリ
コンゲート電極、１７はＳｉＯ2 サイドウオールであ
る。
２の実施例の断面図を示すものである。図２において、
１１は第１導電型の半導体基板（ｐ型）、１２は第２導
電型の高濃度ソース・ドレイン拡散層（ｎ+ 型）、１３
は第２導電型の低濃度拡散層（ｎ- 型）、１４は第１導
電型の半導体基板１１上の第１のゲート酸化膜、１５は
第１のゲート酸化膜１４の上部にあり第１のゲート酸化
膜１４の比誘電率より高い比誘電率を有する第２のゲー
ト絶縁膜、１６は第２のゲート絶縁膜１５上のポリシリ
コンゲート電極、１７はＳｉＯ2 サイドウオールであ
る。
【００５１】この発明は第１の実施例と同様に、サイド
ウオールと半導体基板の間の高誘電体絶縁膜によりドレ
イン近傍の高電界が緩和され、ホットエレクトロン劣化
に強く、かつ従来のサイドウオールに高誘電体を用いた
ものよりゲート側壁のフリンジ容量とゲートの上を走る
配線とゲート電極の寄生容量の２つをかなり低減するこ
とができる。
ウオールと半導体基板の間の高誘電体絶縁膜によりドレ
イン近傍の高電界が緩和され、ホットエレクトロン劣化
に強く、かつ従来のサイドウオールに高誘電体を用いた
ものよりゲート側壁のフリンジ容量とゲートの上を走る
配線とゲート電極の寄生容量の２つをかなり低減するこ
とができる。
【００５２】なお第１のゲート酸化膜をＳｉＯ2 、第２
のゲート絶縁膜をＳｉ3Ｎ4で構成すれば、さらにゲート
絶縁膜の絶縁破壊特性を改善することができ、ホットキ
ャリアストレス変動に強い半導体装置を構成することが
できる。
のゲート絶縁膜をＳｉ3Ｎ4で構成すれば、さらにゲート
絶縁膜の絶縁破壊特性を改善することができ、ホットキ
ャリアストレス変動に強い半導体装置を構成することが
できる。
【００５３】この発明のＭＩＳ型半導体装置の第３の実
施例について、図面を参照しながら説明する。
施例について、図面を参照しながら説明する。
【００５４】図１８はこの発明のＭＩＳ型半導体装置の
第３の実施例の断面図を示すものである。図１８におい
て、３１は第１導電型の半導体基板（ｐ型）、３２は第
２導電型の高濃度ソース・ドレイン拡散層（ｎ+ 型）、
３３は第２導電型の低濃度拡散層（ｎ- 型）、３４は第
１導電型の半導体基板３１上の第１のゲート酸化膜、３
５は第１のゲート酸化膜３４の上部にあり第１のゲート
酸化膜３４の比誘電率より高い比誘電率を有する第２の
ゲート絶縁膜、３８は第２のゲート絶縁膜３５の上部に
あり第１のゲート酸化膜３４の比誘電率と同程度の比誘
電率を有する第３のゲート絶縁膜、３６は第３のゲート
絶縁膜３８上のポリシリコンゲート電極、３７はＳｉＯ
2 サイドウオールである。
第３の実施例の断面図を示すものである。図１８におい
て、３１は第１導電型の半導体基板（ｐ型）、３２は第
２導電型の高濃度ソース・ドレイン拡散層（ｎ+ 型）、
３３は第２導電型の低濃度拡散層（ｎ- 型）、３４は第
１導電型の半導体基板３１上の第１のゲート酸化膜、３
５は第１のゲート酸化膜３４の上部にあり第１のゲート
酸化膜３４の比誘電率より高い比誘電率を有する第２の
ゲート絶縁膜、３８は第２のゲート絶縁膜３５の上部に
あり第１のゲート酸化膜３４の比誘電率と同程度の比誘
電率を有する第３のゲート絶縁膜、３６は第３のゲート
絶縁膜３８上のポリシリコンゲート電極、３７はＳｉＯ
2 サイドウオールである。
【００５５】この実施例は第２の実施例とほぼ同様の効
果が期待される。なお第１のゲート酸化膜をＳｉＯ2 、
第２のゲート絶縁膜をＳｉ3Ｎ4、第３のゲート絶縁膜を
ＳｉＯ2 で構成すれば、さらにゲート絶縁膜の絶縁破壊
特性を改善することができ、ホットキャリアストレス変
動に強い半導体装置を構成することができる。
果が期待される。なお第１のゲート酸化膜をＳｉＯ2 、
第２のゲート絶縁膜をＳｉ3Ｎ4、第３のゲート絶縁膜を
ＳｉＯ2 で構成すれば、さらにゲート絶縁膜の絶縁破壊
特性を改善することができ、ホットキャリアストレス変
動に強い半導体装置を構成することができる。
【００５６】次に、以上に述べたＭＩＳ型半導体装置を
製造するＭＩＳ型半導体装置の製造方法の第１の実施例
について、そのポイントとなる点を図面を参照にしなが
ら説明する。
製造するＭＩＳ型半導体装置の製造方法の第１の実施例
について、そのポイントとなる点を図面を参照にしなが
ら説明する。
【００５７】図８はこの発明のＭＩＳ型半導体装置の製
造方法の第１の実施例を示す工程順断面図の工程
（ａ）、図９は工程（ｂ）、図１０は工程（ｃ）、図１
１は工程（ｄ）、図１２は工程（ｅ）、図１３は工程
（ｆ）である。図８から図１３において、１は第１導電
型の半導体基板（ｐ型）、２は第２導電型の高濃度ソー
ス・ドレイン拡散層（ｎ+ 型）、３は第２導電型の低濃
度拡散層（ｎ- 型）、４は第１導電型の半導体基板１上
のゲート酸化膜、５は第２導電型の低濃度拡散層（ｎ-
型）３の上部に設けられた、ゲート酸化膜４より厚く、
高い比誘電率を有する第２絶縁膜（例えばＳｉ3Ｎ4）、
６はゲート酸化膜４上のポリシリコンゲート電極、７は
ＳｉＯ2 サイドウオール、８はＢＰＳＧである。
造方法の第１の実施例を示す工程順断面図の工程
（ａ）、図９は工程（ｂ）、図１０は工程（ｃ）、図１
１は工程（ｄ）、図１２は工程（ｅ）、図１３は工程
（ｆ）である。図８から図１３において、１は第１導電
型の半導体基板（ｐ型）、２は第２導電型の高濃度ソー
ス・ドレイン拡散層（ｎ+ 型）、３は第２導電型の低濃
度拡散層（ｎ- 型）、４は第１導電型の半導体基板１上
のゲート酸化膜、５は第２導電型の低濃度拡散層（ｎ-
型）３の上部に設けられた、ゲート酸化膜４より厚く、
高い比誘電率を有する第２絶縁膜（例えばＳｉ3Ｎ4）、
６はゲート酸化膜４上のポリシリコンゲート電極、７は
ＳｉＯ2 サイドウオール、８はＢＰＳＧである。
【００５８】まず、工程（ａ）では、第１導電型半導体
基板（ｐ型）１の一主面にゲート酸化膜４を形成する。
さらに、このゲート酸化膜を介して多結晶シリコンによ
り形成されたゲート電極６をマスクとして、半導体基板
１の表面に第２導電型の低濃度拡散層（ｎ- 型）３形成
用の不純物である燐を加速電圧４０ｋｅＶ、ドーズ量
１．０×１０13／ｃｍ2 でイオン注入を行う。
基板（ｐ型）１の一主面にゲート酸化膜４を形成する。
さらに、このゲート酸化膜を介して多結晶シリコンによ
り形成されたゲート電極６をマスクとして、半導体基板
１の表面に第２導電型の低濃度拡散層（ｎ- 型）３形成
用の不純物である燐を加速電圧４０ｋｅＶ、ドーズ量
１．０×１０13／ｃｍ2 でイオン注入を行う。
【００５９】工程（ｂ）では、ゲート電極６および半導
体基板１上に第２絶縁膜（Ｓｉ3Ｎ4）５をゲート酸化膜
４の２倍程度の厚さに堆積する。さらに、第２絶縁膜５
上にＢＰＳＧ８をゲート電極６より厚く堆積し、そのＢ
ＰＳＧ８を熱処理して平坦化する。
体基板１上に第２絶縁膜（Ｓｉ3Ｎ4）５をゲート酸化膜
４の２倍程度の厚さに堆積する。さらに、第２絶縁膜５
上にＢＰＳＧ８をゲート電極６より厚く堆積し、そのＢ
ＰＳＧ８を熱処理して平坦化する。
【００６０】工程（ｃ）では、第２絶縁膜５とゲート電
極６に対して非常に大きい選択比のあるエッチング方法
を用いて、ＢＰＳＧ８を半導体基板上１に堆積された第
２絶縁膜５上だけに残すようにエッチングする。この場
合ＢＰＳＧ８は第２絶縁膜５より厚くする必要がある。
また第２絶縁膜５に対しては２倍程度の選択比のあるエ
ッチング方法で構わない。その場合ゲート電極６側面の
第２絶縁膜５はエッチングされる可能性がある。
極６に対して非常に大きい選択比のあるエッチング方法
を用いて、ＢＰＳＧ８を半導体基板上１に堆積された第
２絶縁膜５上だけに残すようにエッチングする。この場
合ＢＰＳＧ８は第２絶縁膜５より厚くする必要がある。
また第２絶縁膜５に対しては２倍程度の選択比のあるエ
ッチング方法で構わない。その場合ゲート電極６側面の
第２絶縁膜５はエッチングされる可能性がある。
【００６１】工程（ｄ）では、ＢＰＳＧ８とゲート電極
６に対して非常に大きい選択比のあるエッチング方法を
用いて、ゲート電極６の周囲にある第２絶縁膜５をエッ
チングすることで、半導体基板上１に堆積された第２絶
縁膜５のみを残す。
６に対して非常に大きい選択比のあるエッチング方法を
用いて、ゲート電極６の周囲にある第２絶縁膜５をエッ
チングすることで、半導体基板上１に堆積された第２絶
縁膜５のみを残す。
【００６２】工程（ｅ）では、第２絶縁膜５とゲート電
極６とに対して非常に大きい選択比のあるエッチング方
法を用いて、ＢＰＳＧ８をエッチングする。さらに、ゲ
ート電極６および第２絶縁膜５上にＳｉＯ2 ７を堆積す
る。
極６とに対して非常に大きい選択比のあるエッチング方
法を用いて、ＢＰＳＧ８をエッチングする。さらに、ゲ
ート電極６および第２絶縁膜５上にＳｉＯ2 ７を堆積す
る。
【００６３】工程（ｆ）では、垂直方向に強い異方性の
あるエッチング法によりゲート電極６の側面を覆った状
態にＳｉＯ2 ７を残す。さらに、ゲート電極６とＳｉＯ
2 ７とをマスクとして、高濃度ソース・ドレイン拡散層
２形成用の不純物であるヒ素を加速電圧８０ｋｅＶ、ド
ーズ量６．０×１０15／ｃｍ2 で半導体基板１にイオン
注入し、熱処理を行って不純物を拡散させることにより
高濃度ソース・ドレイン拡散層２を形成することでＭＩ
Ｓ型半導体装置が得られる。
あるエッチング法によりゲート電極６の側面を覆った状
態にＳｉＯ2 ７を残す。さらに、ゲート電極６とＳｉＯ
2 ７とをマスクとして、高濃度ソース・ドレイン拡散層
２形成用の不純物であるヒ素を加速電圧８０ｋｅＶ、ド
ーズ量６．０×１０15／ｃｍ2 で半導体基板１にイオン
注入し、熱処理を行って不純物を拡散させることにより
高濃度ソース・ドレイン拡散層２を形成することでＭＩ
Ｓ型半導体装置が得られる。
【００６４】次に、ＭＩＳ型半導体装置を製造するＭＩ
Ｓ型半導体装置の製造方法の第２の実施例について、そ
のポイントとなる点を図面を参照にしながら説明する。
Ｓ型半導体装置の製造方法の第２の実施例について、そ
のポイントとなる点を図面を参照にしながら説明する。
【００６５】図１４はこの発明のＭＩＳ型半導体装置の
製造方法の第２の実施例を示す工程順断面図の工程
（ａ）、図１５は工程（ｂ）、図１６は工程（ｃ）、図
１７は工程（ｄ）である。図１４から図１７において、
１１は第１導電型の半導体基板（ｐ型）、１２は第２導
電型の高濃度ソース・ドレイン拡散層（ｎ+ 型）、１３
は第２導電型の低濃度拡散層（ｎ- 型）、１４は第１導
電型の半導体基板１１上の第１のゲート酸化膜、１５は
第１のゲート酸化膜上１４に形成された第２のゲート絶
縁膜（例えばＴａ2Ｏ5）、１６は第２のゲート絶縁膜１
５上のポリシリコンゲート電極、１７はＳｉＯ2 サイド
ウオールである。
製造方法の第２の実施例を示す工程順断面図の工程
（ａ）、図１５は工程（ｂ）、図１６は工程（ｃ）、図
１７は工程（ｄ）である。図１４から図１７において、
１１は第１導電型の半導体基板（ｐ型）、１２は第２導
電型の高濃度ソース・ドレイン拡散層（ｎ+ 型）、１３
は第２導電型の低濃度拡散層（ｎ- 型）、１４は第１導
電型の半導体基板１１上の第１のゲート酸化膜、１５は
第１のゲート酸化膜上１４に形成された第２のゲート絶
縁膜（例えばＴａ2Ｏ5）、１６は第２のゲート絶縁膜１
５上のポリシリコンゲート電極、１７はＳｉＯ2 サイド
ウオールである。
【００６６】まず、工程（ａ）では、第１導電型半導体
基板（ｐ型）１１の一主面に第１のゲート酸化膜１４を
形成する。さらにこの第１のゲート酸化膜１４の上部に
第２のゲート絶縁膜１５を堆積し、さらに多結晶シリコ
ン１６を堆積する。
基板（ｐ型）１１の一主面に第１のゲート酸化膜１４を
形成する。さらにこの第１のゲート酸化膜１４の上部に
第２のゲート絶縁膜１５を堆積し、さらに多結晶シリコ
ン１６を堆積する。
【００６７】工程（ｂ）では、垂直方向に強い異方性が
あり、かつ第２のゲート絶縁膜１５に対して非常に大き
い選択比のあるエッチング方法を用いて、多結晶シリコ
ン１６のみをエッチングして選択的にゲート電極１６を
形成する。このとき第２のゲート絶縁膜１５がほとんど
エッチングされないことが重要である。さらにこのゲー
ト電極１６をマスクとして、半導体基板１１の表面に第
２導電型の低濃度拡散層（ｎ- 型）１３形成用の不純物
である燐を加速電圧４０ｋｅＶ、ドーズ量１．０×１０
13／ｃｍ2 でイオン注入を行う。
あり、かつ第２のゲート絶縁膜１５に対して非常に大き
い選択比のあるエッチング方法を用いて、多結晶シリコ
ン１６のみをエッチングして選択的にゲート電極１６を
形成する。このとき第２のゲート絶縁膜１５がほとんど
エッチングされないことが重要である。さらにこのゲー
ト電極１６をマスクとして、半導体基板１１の表面に第
２導電型の低濃度拡散層（ｎ- 型）１３形成用の不純物
である燐を加速電圧４０ｋｅＶ、ドーズ量１．０×１０
13／ｃｍ2 でイオン注入を行う。
【００６８】工程（ｃ）では、ゲート電極１６および第
２のゲート絶縁膜１５上にＳｉＯ2１７を堆積する。
２のゲート絶縁膜１５上にＳｉＯ2１７を堆積する。
【００６９】工程（ｄ）では、垂直方向に強い異方性の
あるエッチング法によりゲート電極１６の側面を覆った
状態にＳｉＯ2 １７を残す。この時第１のゲート酸化膜
１４と第２のゲート絶縁膜１５もエッチングする。さら
に、ゲート電極１６とＳｉＯ 2 １７をマスクとして、高
濃度ソース・ドレイン拡散層１２形成用の不純物である
ヒ素を加速電圧８０ｋｅＶ、ドーズ量６．０×１０15／
ｃｍ2 で半導体基板１１にイオン注入し、熱処理を行っ
て不純物を拡散させることにより高濃度ソース・ドレイ
ン拡散層１２を形成することでＭＩＳ型半導体装置が得
られる。
あるエッチング法によりゲート電極１６の側面を覆った
状態にＳｉＯ2 １７を残す。この時第１のゲート酸化膜
１４と第２のゲート絶縁膜１５もエッチングする。さら
に、ゲート電極１６とＳｉＯ 2 １７をマスクとして、高
濃度ソース・ドレイン拡散層１２形成用の不純物である
ヒ素を加速電圧８０ｋｅＶ、ドーズ量６．０×１０15／
ｃｍ2 で半導体基板１１にイオン注入し、熱処理を行っ
て不純物を拡散させることにより高濃度ソース・ドレイ
ン拡散層１２を形成することでＭＩＳ型半導体装置が得
られる。
【００７０】次に、ＭＩＳ型半導体装置を製造するＭＩ
Ｓ型半導体装置の製造方法の第３の実施例について、そ
のポイントとなる点を図面を参照にしながら説明する。
Ｓ型半導体装置の製造方法の第３の実施例について、そ
のポイントとなる点を図面を参照にしながら説明する。
【００７１】図１９はこの発明のＭＩＳ型半導体装置の
製造方法の第３の実施例を示す工程順断面図の工程
（ａ）、図２０は工程（ｂ）、図２１は工程（ｃ）、図
２２は工程（ｄ）である。図１９から図２２において、
３１は第１導電型の半導体基板（ｐ型）、３２は第２導
電型の高濃度ソース・ドレイン拡散層（ｎ+ 型）、３３
は第２導電型の低濃度拡散層（ｎ- 型）、３４は第１導
電型の半導体基板３１上の第１のゲート酸化膜、３５は
第１のゲート酸化膜３４の上部にあり第１のゲート酸化
膜３４の比誘電率より高い比誘電率を有する第２のゲー
ト絶縁膜、３８は第２のゲート絶縁膜３５の上部にあり
第１のゲート酸化膜３４の比誘電率と同程度の比誘電率
を有する第３のゲート絶縁膜、３６は第３のゲート絶縁
膜３８上のポリシリコンゲート電極、３７はＳｉＯ2 サ
イドウオールである。
製造方法の第３の実施例を示す工程順断面図の工程
（ａ）、図２０は工程（ｂ）、図２１は工程（ｃ）、図
２２は工程（ｄ）である。図１９から図２２において、
３１は第１導電型の半導体基板（ｐ型）、３２は第２導
電型の高濃度ソース・ドレイン拡散層（ｎ+ 型）、３３
は第２導電型の低濃度拡散層（ｎ- 型）、３４は第１導
電型の半導体基板３１上の第１のゲート酸化膜、３５は
第１のゲート酸化膜３４の上部にあり第１のゲート酸化
膜３４の比誘電率より高い比誘電率を有する第２のゲー
ト絶縁膜、３８は第２のゲート絶縁膜３５の上部にあり
第１のゲート酸化膜３４の比誘電率と同程度の比誘電率
を有する第３のゲート絶縁膜、３６は第３のゲート絶縁
膜３８上のポリシリコンゲート電極、３７はＳｉＯ2 サ
イドウオールである。
【００７２】まず、工程（ａ）では、第１導電型半導体
基板（ｐ型）３１の一主面に第１のゲート酸化膜３４を
形成する。さらにこの第１のゲート酸化膜３４の上部に
第２のゲート絶縁膜３５、この第２のゲート絶縁膜３５
の上部に第３のゲート絶縁膜３８を堆積し、さらに多結
晶シリコン３６を堆積する。
基板（ｐ型）３１の一主面に第１のゲート酸化膜３４を
形成する。さらにこの第１のゲート酸化膜３４の上部に
第２のゲート絶縁膜３５、この第２のゲート絶縁膜３５
の上部に第３のゲート絶縁膜３８を堆積し、さらに多結
晶シリコン３６を堆積する。
【００７３】工程（ｂ）では、垂直方向に強い異方性が
あり、かつ第３のゲート絶縁膜３８に対して非常に大き
い選択比のあるエッチング方法を用いて、多結晶シリコ
ン３６のみをエッチングして選択的にゲート電極３６を
形成する。このとき第３のゲート絶縁膜３８がほとんど
エッチングされないことが重要である。さらにこのゲー
ト電極３６をマスクとして、半導体基板３１の表面に第
２導電型の低濃度拡散層（ｎ- 型）３３形成用の不純物
である燐を加速電圧４０ｋｅＶ、ドーズ量１．０×１０
13／ｃｍ2 でイオン注入を行う。
あり、かつ第３のゲート絶縁膜３８に対して非常に大き
い選択比のあるエッチング方法を用いて、多結晶シリコ
ン３６のみをエッチングして選択的にゲート電極３６を
形成する。このとき第３のゲート絶縁膜３８がほとんど
エッチングされないことが重要である。さらにこのゲー
ト電極３６をマスクとして、半導体基板３１の表面に第
２導電型の低濃度拡散層（ｎ- 型）３３形成用の不純物
である燐を加速電圧４０ｋｅＶ、ドーズ量１．０×１０
13／ｃｍ2 でイオン注入を行う。
【００７４】工程（ｃ）では、ゲート電極３６および第
３のゲート絶縁膜３８上にＳｉＯ2３７を堆積する。
３のゲート絶縁膜３８上にＳｉＯ2３７を堆積する。
【００７５】工程（ｄ）では、垂直方向に強い異方性の
あるエッチング法によりゲート電極３６の側面を覆った
状態にＳｉＯ2 ３７を残す。この時第１のゲート酸化膜
３４と第２のゲート絶縁膜３５と第３のゲート絶縁膜３
８もエッチングする。さらに、ゲート電極３６とＳｉＯ
2 ３７をマスクとして、高濃度ソース・ドレイン拡散層
３２形成用の不純物であるヒ素を加速電圧８０ｋｅＶ、
ドーズ量６．０×１０ 15／ｃｍ2 で半導体基板３１にイ
オン注入し、熱処理を行って不純物を拡散させることに
より高濃度ソース・ドレイン拡散層３２を形成すること
でＭＩＳ型半導体装置が得られる。
あるエッチング法によりゲート電極３６の側面を覆った
状態にＳｉＯ2 ３７を残す。この時第１のゲート酸化膜
３４と第２のゲート絶縁膜３５と第３のゲート絶縁膜３
８もエッチングする。さらに、ゲート電極３６とＳｉＯ
2 ３７をマスクとして、高濃度ソース・ドレイン拡散層
３２形成用の不純物であるヒ素を加速電圧８０ｋｅＶ、
ドーズ量６．０×１０ 15／ｃｍ2 で半導体基板３１にイ
オン注入し、熱処理を行って不純物を拡散させることに
より高濃度ソース・ドレイン拡散層３２を形成すること
でＭＩＳ型半導体装置が得られる。
【００７６】最後に、ＭＩＳ型半導体装置を製造するＭ
ＩＳ型半導体装置の製造方法の第４の実施例について、
そのポイントとなる点を図面を参照にしながら説明す
る。
ＩＳ型半導体装置の製造方法の第４の実施例について、
そのポイントとなる点を図面を参照にしながら説明す
る。
【００７７】図２３はこの発明のＭＩＳ型半導体装置の
製造方法の第４の実施例を示す工程順断面図の工程
（ａ）、図２４は工程（ｂ）、図２５は工程（ｃ）、図
２６は工程（ｄ）である。図２３から図２６において、
４１は第１導電型の半導体基板（ｐ型）、４２は第２導
電型の高濃度ソース・ドレイン拡散層（ｎ+ 型）、４３
は第２導電型の低濃度拡散層（ｎ- 型）、４４は第１導
電型の半導体基板４１上の第１のゲート酸化膜、４５は
第１のゲート酸化膜４４の上部にあり第１のゲート酸化
膜４４の比誘電率より高い比誘電率を有する第２のゲー
ト絶縁膜、４８は第２のゲート絶縁膜４５の上部とゲー
ト電極の周りにあり第２のゲート酸化膜４５の比誘電率
と同程度の比誘電率を有する第３の絶縁膜、４６は第２
のゲート絶縁膜４５上のポリシリコンゲート電極、４７
はＳｉＯ2 サイドウオールである。
製造方法の第４の実施例を示す工程順断面図の工程
（ａ）、図２４は工程（ｂ）、図２５は工程（ｃ）、図
２６は工程（ｄ）である。図２３から図２６において、
４１は第１導電型の半導体基板（ｐ型）、４２は第２導
電型の高濃度ソース・ドレイン拡散層（ｎ+ 型）、４３
は第２導電型の低濃度拡散層（ｎ- 型）、４４は第１導
電型の半導体基板４１上の第１のゲート酸化膜、４５は
第１のゲート酸化膜４４の上部にあり第１のゲート酸化
膜４４の比誘電率より高い比誘電率を有する第２のゲー
ト絶縁膜、４８は第２のゲート絶縁膜４５の上部とゲー
ト電極の周りにあり第２のゲート酸化膜４５の比誘電率
と同程度の比誘電率を有する第３の絶縁膜、４６は第２
のゲート絶縁膜４５上のポリシリコンゲート電極、４７
はＳｉＯ2 サイドウオールである。
【００７８】まず、工程（ａ）では、第１導電型半導体
基板（ｐ型）１の一主面に第１のゲート酸化膜４４を形
成する。さらにこの第１のゲート酸化膜４４の上部に第
２のゲート絶縁膜４５を堆積し、さらに多結晶シリコン
４６を堆積する。
基板（ｐ型）１の一主面に第１のゲート酸化膜４４を形
成する。さらにこの第１のゲート酸化膜４４の上部に第
２のゲート絶縁膜４５を堆積し、さらに多結晶シリコン
４６を堆積する。
【００７９】工程（ｂ）では、垂直方向に強い異方性が
あり、かつ第２のゲート絶縁膜４５に対して非常に大き
い選択比のあるエッチング方法を用いて、多結晶シリコ
ン４６のみをエッチングして選択的にゲート電極４６を
形成する。このとき第２のゲート絶縁膜４５がほとんど
エッチングされないことが重要である。さらにこのゲー
ト電極４６をマスクとして、半導体基板４１の表面に第
２導電型の低濃度拡散層（ｎ- 型）１３形成用の不純物
である燐を加速電圧４０ｋｅＶ、ドーズ量１．０×１０
13／ｃｍ2 でイオン注入を行う。
あり、かつ第２のゲート絶縁膜４５に対して非常に大き
い選択比のあるエッチング方法を用いて、多結晶シリコ
ン４６のみをエッチングして選択的にゲート電極４６を
形成する。このとき第２のゲート絶縁膜４５がほとんど
エッチングされないことが重要である。さらにこのゲー
ト電極４６をマスクとして、半導体基板４１の表面に第
２導電型の低濃度拡散層（ｎ- 型）１３形成用の不純物
である燐を加速電圧４０ｋｅＶ、ドーズ量１．０×１０
13／ｃｍ2 でイオン注入を行う。
【００８０】工程（ｃ）では、ゲート電極４６および第
２のゲート絶縁膜４５上に第３の絶縁膜４８を堆積し、
ＳｉＯ2 ４７を堆積する。
２のゲート絶縁膜４５上に第３の絶縁膜４８を堆積し、
ＳｉＯ2 ４７を堆積する。
【００８１】工程（ｄ）では、垂直方向に強い異方性の
あるエッチング法によりゲート電極４６の側面を覆った
状態にＳｉＯ2 ４７を残す。この時第１のゲート酸化膜
４４と第２のゲート絶縁膜４５と第３の絶縁膜４８もエ
ッチングする。さらに、ゲート電極４６とＳｉＯ2 ４７
をマスクとして、高濃度ソース・ドレイン拡散層４２形
成用の不純物であるヒ素を加速電圧８０ｋｅＶ、ドーズ
量６．０×１０15／ｃｍ2 で半導体基板４１にイオン注
入し、熱処理を行って不純物を拡散させることにより高
濃度ソース・ドレイン拡散層４２を形成することでＭＩ
Ｓ型半導体装置が得られる。
あるエッチング法によりゲート電極４６の側面を覆った
状態にＳｉＯ2 ４７を残す。この時第１のゲート酸化膜
４４と第２のゲート絶縁膜４５と第３の絶縁膜４８もエ
ッチングする。さらに、ゲート電極４６とＳｉＯ2 ４７
をマスクとして、高濃度ソース・ドレイン拡散層４２形
成用の不純物であるヒ素を加速電圧８０ｋｅＶ、ドーズ
量６．０×１０15／ｃｍ2 で半導体基板４１にイオン注
入し、熱処理を行って不純物を拡散させることにより高
濃度ソース・ドレイン拡散層４２を形成することでＭＩ
Ｓ型半導体装置が得られる。
【００８２】
【発明の効果】本発明の半導体装置によると、前記した
構成のサイドウオールと半導体基板の間のゲート絶縁膜
より高い比誘電率を有する第２絶縁膜によりドレイン近
傍の高電界が緩和され、ホットエレクトロン劣化に強
く、かつ従来のサイドウオールに高誘電体を用いたもの
よりゲート側壁のフリンジ容量とゲートの上を走る配線
とゲート電極の寄生容量の２つをかなり低減することが
できる。
構成のサイドウオールと半導体基板の間のゲート絶縁膜
より高い比誘電率を有する第２絶縁膜によりドレイン近
傍の高電界が緩和され、ホットエレクトロン劣化に強
く、かつ従来のサイドウオールに高誘電体を用いたもの
よりゲート側壁のフリンジ容量とゲートの上を走る配線
とゲート電極の寄生容量の２つをかなり低減することが
できる。
【００８３】またゲート絶縁膜を積層構造にすることに
より、ゲート絶縁膜の絶縁破壊特性を改善し、かつホッ
トエレクトロン劣化を改善し、かつ従来のサイドウオー
ルに高誘電体を用いたものよりゲート側壁のフリンジ容
量とゲートの上を走る配線とゲート電極の寄生容量の２
つをかなり低減することができる。
より、ゲート絶縁膜の絶縁破壊特性を改善し、かつホッ
トエレクトロン劣化を改善し、かつ従来のサイドウオー
ルに高誘電体を用いたものよりゲート側壁のフリンジ容
量とゲートの上を走る配線とゲート電極の寄生容量の２
つをかなり低減することができる。
【００８４】また本発明の半導体装置の製造方法による
と、ゲート側壁に第２絶縁膜がなくサイドウオール下部
のみに第２絶縁膜があるというような構成を可能にし、
前記半導体装置を精度よくセルフアライメントに作るこ
とができる。
と、ゲート側壁に第２絶縁膜がなくサイドウオール下部
のみに第２絶縁膜があるというような構成を可能にし、
前記半導体装置を精度よくセルフアライメントに作るこ
とができる。
【００８５】またゲート絶縁膜を積層構造にする工程の
ため、ゲート絶縁膜の絶縁破壊特性を改善し、かつホッ
トエレクトロン劣化を改善し、かつゲート容量を低減す
る多くの長所を持った半導体装置を、非常に単純なプロ
セスで作ることができるという大きな長所がある。
ため、ゲート絶縁膜の絶縁破壊特性を改善し、かつホッ
トエレクトロン劣化を改善し、かつゲート容量を低減す
る多くの長所を持った半導体装置を、非常に単純なプロ
セスで作ることができるという大きな長所がある。
【００８６】以上のように、この発明によって得られる
ＭＩＳ型半導体装置と半導体装置の製造方法はサブミク
ロン領域以下のＶＬＳＩ技術に要求されるホットキャリ
ア劣化耐性に優れ、高速に動作する技術のためには必要
不可欠であり、その工業的価値は高いと思われる。
ＭＩＳ型半導体装置と半導体装置の製造方法はサブミク
ロン領域以下のＶＬＳＩ技術に要求されるホットキャリ
ア劣化耐性に優れ、高速に動作する技術のためには必要
不可欠であり、その工業的価値は高いと思われる。
【図１】本発明のＭＩＳ型半導体装置の第１の実施例を
示す断面図である。
示す断面図である。
【図２】本発明のＭＩＳ型半導体装置の第２の実施例を
示す断面図である。
示す断面図である。
【図３】ＭＩＳ型半導体装置の従来例を示す断面図であ
る。
る。
【図４】従来例と本発明のチャネル部Ｓｉ界面水平電界
図である
図である
【図５】従来例と本発明のゲート容量のゲート・ソース
間電圧依存性を示す図である。
間電圧依存性を示す図である。
【図６】平行平板と仮定したゲート配線間容量の本発明
の模式図である。
の模式図である。
【図７】平行平板と仮定したゲート配線間容量の従来例
の模式図である。
の模式図である。
【図８】本発明のＭＩＳ型半導体装置の製造方法の第１
の実施例を示す第１の工程順断面図である。
の実施例を示す第１の工程順断面図である。
【図９】本発明のＭＩＳ型半導体装置の製造方法の第１
の実施例を示す第２の工程順断面図である。
の実施例を示す第２の工程順断面図である。
【図１０】本発明のＭＩＳ型半導体装置の製造方法の第
１の実施例を示す第３の工程順断面図である。
１の実施例を示す第３の工程順断面図である。
【図１１】本発明のＭＩＳ型半導体装置の製造方法の第
１の実施例を示す第４の工程順断面図である。
１の実施例を示す第４の工程順断面図である。
【図１２】本発明のＭＩＳ型半導体装置の製造方法の第
１の実施例を示す第５の工程順断面図である。
１の実施例を示す第５の工程順断面図である。
【図１３】本発明のＭＩＳ型半導体装置の製造方法の第
１の実施例を示す第６の工程順断面図である。
１の実施例を示す第６の工程順断面図である。
【図１４】本発明のＭＩＳ型半導体装置の製造方法の第
２の実施例を示す第１の工程順断面図である。
２の実施例を示す第１の工程順断面図である。
【図１５】本発明のＭＩＳ型半導体装置の製造方法の第
２の実施例を示す第２の工程順断面図である。
２の実施例を示す第２の工程順断面図である。
【図１６】本発明のＭＩＳ型半導体装置の製造方法の第
２の実施例を示す第３の工程順断面図である。
２の実施例を示す第３の工程順断面図である。
【図１７】本発明のＭＩＳ型半導体装置の製造方法の第
２の実施例を示す第４の工程順断面図である。
２の実施例を示す第４の工程順断面図である。
【図１８】本発明のＭＩＳ型半導体装置の第３の実施例
を示す断面図である。
を示す断面図である。
【図１９】本発明のＭＩＳ型半導体装置の製造方法の第
３の実施例を示す第１の工程順断面図である。
３の実施例を示す第１の工程順断面図である。
【図２０】本発明のＭＩＳ型半導体装置の製造方法の第
３の実施例を示す第２の工程順断面図である。
３の実施例を示す第２の工程順断面図である。
【図２１】本発明のＭＩＳ型半導体装置の製造方法の第
３の実施例を示す第３の工程順断面図である。
３の実施例を示す第３の工程順断面図である。
【図２２】本発明のＭＩＳ型半導体装置の製造方法の第
３の実施例を示す第４の工程順断面図である。
３の実施例を示す第４の工程順断面図である。
【図２３】本発明のＭＩＳ型半導体装置の製造方法の第
４の実施例を示す第１の工程順断面図である。
４の実施例を示す第１の工程順断面図である。
【図２４】本発明のＭＩＳ型半導体装置の製造方法の第
４の実施例を示す第２の工程順断面図である。
４の実施例を示す第２の工程順断面図である。
【図２５】本発明のＭＩＳ型半導体装置の製造方法の第
４の実施例を示す第３の工程順断面図である。
４の実施例を示す第３の工程順断面図である。
【図２６】本発明のＭＩＳ型半導体装置の製造方法の第
４の実施例を示す第４の工程順断面図である。
４の実施例を示す第４の工程順断面図である。
【符号の説明】
１ 第１導電型の半導体基板（ｐ型）
２ 第２導電型の高濃度ソース・ドレイン拡散層（ｎ+
型） ３ 第２導電型の低濃度拡散層（ｎ- 型） ４ ゲート酸化膜 ５ 第２絶縁膜 ６ ゲート電極 ７ ＳｉＯ2 サイドウオール
型） ３ 第２導電型の低濃度拡散層（ｎ- 型） ４ ゲート酸化膜 ５ 第２絶縁膜 ６ ゲート電極 ７ ＳｉＯ2 サイドウオール
Claims (7)
- 【請求項１】 第１導電型半導体基板の一主面に形成さ
れた第２導電型の高濃度ソース、ドレイン拡散層と、 前記高濃度ソース、ドレイン拡散層の間の前記半導体基
板の一主面に接触し、かつ前記高濃度ソース、ドレイン
拡散層の側面にそれぞれ接触するように前記半導体基板
の一主面に形成された第２導電型の低濃度拡散層と、 前記低濃度拡散層の間の一主面にゲート絶縁膜を介して
設けられたゲート電極と、 前記半導体基板の上部で、かつ前記半導体基板の一主面
に接触し、かつ前記ゲート電極と前記ゲート絶縁膜の側
面にそれぞれ接触し、かつ前記ゲート絶縁膜の比誘電率
より高い比誘電率を有する第２絶縁膜と、 前記絶縁膜を介して前記ゲート電極の側部に、前記ゲー
ト絶縁膜の比誘電率と同程度の比誘電率を有する側壁を
備えたことを特徴とするＭＩＳ型半導体装置。 - 【請求項２】 第１導電型半導体基板の一主面に形成さ
れた第２導電型の高濃度ソース、ドレイン拡散層と、 前記高濃度ソース、ドレイン拡散層の間の前記半導体基
板の一主面に接触し、かつ前記高濃度ソース、ドレイン
拡散層の側面にそれぞれ接触するように前記半導体基板
の一主面に形成された第２導電型の低濃度拡散層と、 前記低濃度拡散層の上部の一主面と前記低濃度拡散層の
間の一主面に第１のゲート絶縁膜と、前記第１のゲート
絶縁膜の上部に、前記第１のゲート絶縁膜の比誘電率よ
り高い比誘電率を有する第２のゲート絶縁膜を介して設
けられたゲート電極と、 前記第１と第２のゲート絶縁膜を介して、前記ゲート電
極の側部に、前記第１のゲート絶縁膜の比誘電率と同程
度の比誘電率を有する側壁を備えたことを特徴とするＭ
ＩＳ型半導体装置。 - 【請求項３】 前記第２のゲート絶縁膜の上部に、前記
第２のゲート絶縁膜と異なる第３のゲート絶縁膜を設け
た請求項２記載のＭＩＳ型半導体装置。 - 【請求項４】 第１導電型半導体基板の一主面にゲート
絶縁膜を形成し、このゲート絶縁膜の上部に選択的にゲ
ート電極を形成し、前記ゲート電極をマスクとして前記
半導体基板の表面にイオン注入し第２導電型の低濃度拡
散層を形成する工程と、 ついで、前記ゲート電極および前記半導体基板上に前記
ゲート絶縁膜の比誘電率より高い比誘電率を有する第２
絶縁膜を堆積する工程と、 ついで、前記第２絶縁膜上に第３絶縁膜を前記ゲート電
極より厚く堆積する工程と、 ついで、前記第３絶縁膜を平坦化する工程と、 ついで、前記第２絶縁膜と前記ゲート電極に対して選択
比のあるエッチング方法を用いて、前記第３絶縁膜を、
前記半導体基板上に堆積された前記第２絶縁膜上だけに
残してエッチングする工程と、 ついで、前記第３絶縁膜と前記ゲート電極に対して選択
比があり、等方性のあるのあるエッチング方法を用い
て、前記ゲート電極の周囲にあり、かつ前記半導体基板
上に堆積された前記第２絶縁膜より上部にある前記第２
絶縁膜をエッチングする工程と、 ついで、前記第２絶縁膜と前記ゲート電極に対して選択
比があるエッチング方法を用いて、前記第３絶縁膜をエ
ッチングする工程と、 ついで、前記ゲート電極および前記第２絶縁膜上に前記
ゲート絶縁膜の比誘電率と同程度の比誘電率を有する第
４絶縁膜を堆積する工程と、 ついで、垂直方向に強い異方性のあるエッチング法によ
り前記ゲート電極に側面を覆った状態に自己整合的に前
記第４絶縁膜を残す工程と、 ついで、前記半導体基板の表面に第２導電型の不純物を
イオン注入することにより、前記低濃度拡散層の外側に
おいて前記半導体基板の一主面に高濃度ソース・ドレイ
ン拡散層を形成する工程とを含むＭＩＳ型半導体装置の
製造方法。 - 【請求項５】 第１導電型半導体基板の一主面に第１の
ゲート絶縁膜を形成し、この第１のゲート絶縁膜の上部
に前記第１のゲート絶縁膜の比誘電率より高い比誘電率
を有する第２のゲート絶縁膜を形成する工程と、 ついでゲート電極を堆積する工程と、ついで垂直方向に
強い異方性があり、かつ前記第２のゲート絶縁膜に対し
て選択比のあるエッチング方法を用いて、前記ゲート電
極を選択的にエッチングしてゲート電極を形成する工程
と、 ついで前記ゲート電極をマスクとして前記半導体基板の
表面にイオン注入し第２導電型の低濃度拡散層を形成す
る工程と、 ついで、前記ゲート電極および前記第２のゲート絶縁膜
上に前記第１のゲート絶縁膜の比誘電率と同程度の比誘
電率を有する第３絶縁膜を堆積する工程と、 ついで、垂直方向に強い異方性のあるエッチング方法に
より前記ゲート電極に側面を覆った状態に自己整合的に
前記第３絶縁膜と第１と第２のゲート絶縁膜を残す工程
と、 ついで、前記半導体基板の表面に第２導電型の不純物を
イオン注入することにより、前記低濃度拡散層の外側に
おいて前記半導体基板の一主面に高濃度ソース・ドレイ
ン拡散層を形成する工程を含むＭＩＳ型半導体装置の製
造方法。 - 【請求項６】 前記第２のゲート絶縁膜を形成した後
に、前記第１のゲート絶縁膜の比誘電率と同程度の比誘
電率を有する絶縁膜を堆積する工程を含むような請求項
５記載のＭＩＳ型半導体装置の製造方法。 - 【請求項７】 前記ゲート電極を形成した後に、前記第
２のゲート絶縁膜の比誘電率と同程度の比誘電率を有す
る絶縁膜を堆積する工程を含むような請求項５記載のＭ
ＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16275491A JPH0513756A (ja) | 1991-07-03 | 1991-07-03 | Ｍｉｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16275491A JPH0513756A (ja) | 1991-07-03 | 1991-07-03 | Ｍｉｓ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513756A true JPH0513756A (ja) | 1993-01-22 |
Family
ID=15760619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16275491A Pending JPH0513756A (ja) | 1991-07-03 | 1991-07-03 | Ｍｉｓ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513756A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999031721A1 (en) * | 1997-12-18 | 1999-06-24 | Advanced Micro Devices, Inc. | High k gate electrode |
| WO2002009166A1 (fr) * | 2000-07-21 | 2002-01-31 | Tokyo Electron Limited | Procede de fabrication de dispositif semi-conducteur, raffineur de substrat, et systeme de traitement du substrat |
| US6661065B2 (en) | 2000-09-01 | 2003-12-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and SOI substrate |
| JP2009049427A (ja) * | 2008-10-22 | 2009-03-05 | Renesas Technology Corp | Ｍｉｓ型半導体装置の製造方法 |
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| US7517814B2 (en) | 2005-03-30 | 2009-04-14 | Tokyo Electron, Ltd. | Method and system for forming an oxynitride layer by performing oxidation and nitridation concurrently |
-
1991
- 1991-07-03 JP JP16275491A patent/JPH0513756A/ja active Pending
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| WO2002009166A1 (fr) * | 2000-07-21 | 2002-01-31 | Tokyo Electron Limited | Procede de fabrication de dispositif semi-conducteur, raffineur de substrat, et systeme de traitement du substrat |
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