JP2005285963A - Soi基板の製造方法 - Google Patents

Soi基板の製造方法 Download PDF

Info

Publication number
JP2005285963A
JP2005285963A JP2004095491A JP2004095491A JP2005285963A JP 2005285963 A JP2005285963 A JP 2005285963A JP 2004095491 A JP2004095491 A JP 2004095491A JP 2004095491 A JP2004095491 A JP 2004095491A JP 2005285963 A JP2005285963 A JP 2005285963A
Authority
JP
Japan
Prior art keywords
soi substrate
hydrogen
film
insulating layer
silicon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004095491A
Other languages
English (en)
Inventor
Toru Yamazaki
亨 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Priority to JP2004095491A priority Critical patent/JP2005285963A/ja
Priority to US11/091,589 priority patent/US7329589B2/en
Publication of JP2005285963A publication Critical patent/JP2005285963A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】 SOI基板の品質を低下させることなく、表面シリコン層と絶縁層との界面の界面準位密度を低減できるSOI基板の製造方法を提供する。
【解決手段】 シリコン支持体、このシリコン支持体の一面に設けられた酸化膜からなる絶縁層、及び、この絶縁層をシリコン支持体とで挟んだ状態で形成された表面シリコン層を備えたSOI基板を形成した後、このSOI基板の絶縁層と表面シリコン層との界面部分に水素を導入する水素導入工程を含み、水素導入工程は、SOI基板を、水素または水蒸気を含む雰囲気中で熱処理する方法とする。これにより、表面シリコン層中への酸素の混入や、酸窒化膜の形成による表面シリコン層の薄膜化などを生じることなく、水素導入により表面シリコン層と絶縁層との界面の界面準位密度を低減できる。
【選択図】 図1

Description

本発明は、シリコン支持体と表面シリコン層との間に酸化膜からなる絶縁層を設けた構造の基板つまりSOI基板の製造方法に関する。
近年、高性能トランジスタの半導体基板として、シリコン支持体と表面シリコン層との間に酸化膜からなる絶縁層を挟み込んだ構成を有するSOI(Silicon on Insulator)構造のウェーハ、すなわちSOI基板が注目されている。このSOI基板では、接合容量の低下によるデバイスの高速化、消費電力の低減、基板バイアス効果の低下による動作電圧の低下、素子の完全分離によるソフトエラー耐性の向上、ラッチアップの抑制、基板の干渉ノイズの抑制などといったように、形成した電子デバイスの動作性能や信頼性を向上させることが可能となる。
ところで、このようなSOI基板を用いて形成した電子デバイスの動作性能や信頼性をさらに向上するため、表面シリコン層と絶縁層との界面の界面準位密度を低減することが望まれている。
これに対して、SOI基板を用いて電子デバイス、例えばMOSFETなどを製造する際、通常のウェーハ、例えばCZウェーハやエピタキシャルウェーハなどを用いて電子デバイスを形成する際に用いられる方法、つまり、ゲート絶縁膜を形成した後、水素雰囲気中で熱処理することによりゲート絶縁膜の界面準位密度をパッシベートする方法と同様の方法により、表面シリコン層と絶縁層との界面の界面準位密度を低減することが一般的に行なわれている。
ところが、このような、SOI基板を用いて電子デバイスを製造する際、水素雰囲気中で熱処理する方法では、水素により絶縁層中の酸素が還元されて表面シリコン層中に酸素が入り、また、後の熱処理によって、表面シリコン層中に酸素析出物ができることにより、SOI基板の品質が低下し、電子デバイスの動作性能や信頼性などを低下させてしまう可能性がある。
そこで、水素雰囲気中で熱処理せずに表面シリコン層と絶縁層との界面の界面準位密度を低減する方法として、SOI基板を用いて電子デバイスを製造する際に窒素を所定濃度偏析させた窒素偏析層を形成することにより、表面シリコン層と絶縁層との界面の界面準位密度を低減することが提案されている(例えば、特許文献1参照)。
特開平2002−26299号公報(第3頁、第1図)
しかし、特許文献1に提案されているような表面シリコン層と絶縁層との界面に窒素偏析層を形成する方法では、表面シリコン層の表面に酸窒化膜が形成されることにより、酸窒化膜が形成された分、表面シリコン層が薄膜化する。このため、酸窒化膜の形成による表面シリコン層の膜厚が減少することにより、やはりSOI基板の品質が低下し、このSOI基板を用いて形成した電子デバイスの動作性能や信頼性などが低下してしまう可能性がある。
このため、SOI基板を用いて形成した電子デバイスの動作性能や信頼性などをさらに向上するため、SOI基板の品質を低下させることなく、表面シリコン層と絶縁層との界面の界面準位密度を低減したSOI基板が必要となっている。
本発明の課題は、SOI基板の品質を低下させることなく、表面シリコン層と絶縁層との界面の界面準位密度を低減することにある。
本発明のSOI基板の製造方法は、シリコン支持体、このシリコン支持体の一面側に設けられた酸化膜からなる絶縁層、及び、この絶縁層をシリコン支持体とで挟んだ状態で形成された表面シリコン層を備えたSOI基板を形成した後、このSOI基板の絶縁層と表面シリコン層との界面部分に水素を導入する水素導入工程を含み、水素導入工程は、SOI基板を、水素または水蒸気を含む雰囲気中で熱処理する方法とすることにより上記課題を解決する。
本発明者らは、水素雰囲気ではなく、水素または水蒸気を含む雰囲気中で熱処理をすることでも、熱処理の温度及び時間との兼ね合いにより、表面シリコン層と絶縁層との界面部分に水素を導入でき、界面準位密度を低減できることを見出した。したがって、このような方法とすることにより、水素雰囲気中で熱処理することによりBOX層中の酸素が還元されて表面シリコン層中に酸素が入るといったことなどを防げ、また、酸窒化膜の形成による表面シリコン層の薄膜化も生じることなく、水素導入により表面シリコン層と絶縁層との界面の界面準位密度を低減できる。このため、SOI基板の品質を低下させることなく、表面シリコン層と絶縁層との界面の界面準位密度を低減できる。
このとき、水素導入工程は、SOI基板を、水素を0.07重量%以上または水蒸気を0.4重量%以上含む雰囲気中で、350℃以上の温度で3分以上熱処理をすることによって、SOI基板の品質を低下させることなく、表面シリコン層と絶縁層との界面の界面準位密度をより確実に低減できる。
ところで、水素を導入するとき、水素はその量に依存して酸素の増速拡散をもたらす。その結果、酸素析出核として作用する微小酸素析出物の形成が加速され、後の熱履歴により、より多くの酸素析出物が表面シリコン層に形成される可能性がある。特に、SOI基板では表面シリコン層に酸素析出物が発生すると素子不良つまり品質の低下が生じる場合があるため、水素の導入量は、析出が発生し難い範囲にする必要がある。
したがって、水素導入工程は、SOI基板を、水素を0.2重量%以下または水蒸気を3.7重量%以下含む雰囲気中で、750℃以下の温度で30分以下の熱処理とする方法とする。これにより、水素により絶縁層中の酸素が還元されて表面シリコン層中に酸素が入るといったことをより確実に防ぐことができ、微小酸素析出物の増加を確実に抑制できることにより、SOI基板の品質の低下をより確実に防ぐことができる。
さらに、熱処理は、加熱したプレート上にSOI基板を載置することで行なわれる方法とする。このような方法とすれば、熱処理を行なうために炉などを用いる必要がなく、製造を簡素化できる。
また、水素導入工程の前に、SOI基板の表面シリコン層の表面に形成された酸化膜を除去する酸化膜除去工程を含む方法とする。これにより、SOI基板の製造過程で表面シリコン層の表面に熱処理などによって酸化膜が形成されている場合、この酸化膜を除去することで表面シリコン層と絶縁層との界面部分に水素をより確実に導入できるようになるため、SOI基板の品質を低下させることなく、表面シリコン層と絶縁層との界面の界面準位密度をより確実に低減できる。
さらに、本発明のSOI基板の製造方法は、SOI基板の表面に形成されている酸化膜表面に、水素が発生する反応により膜を形成することでSOI基板の絶縁層と表面シリコン層との界面部分に水素を導入するための膜形成工程と、この膜形成工程で形成した膜を除去する膜除去工程とを含む方法とすることにより上記課題を解決する。
このような方法とすることにより、水素雰囲気中で熱処理することや、酸窒化膜の形成によるSOI基板の品質の低下を生じることなく、表面シリコン層と絶縁層との界面に水素を導入できる。したがって、SOI基板の品質を低下させることなく、表面シリコン層と絶縁層との界面の界面準位密度を低減できる。
また、膜形成工程が、SOI基板の表面に形成された酸化膜表面にモノシランガスとアンモニアガスを用いてプラズマCVD法により窒化膜を形成する方法とする。
このような方法とすることにより、酸化膜表面にモノシランガスとアンモニアガスを用いてプラズマCVD法により窒化膜を形成する過程において表面シリコン層と絶縁層との界面に水素を導入できる。
このとき、水素導入工程は、窒化膜の膜厚を300A以上に堆積させる方法とすれば、表面シリコン層と絶縁層との界面の界面準位密度をより確実に低減できる。
また、膜形成工程が、SOI基板の表面に形成された酸化膜表面に硫酸銅溶液を用いた無電解めっき法により銅めっき膜を形成する方法とする。
このような方法とすることにより、酸化膜表面に硫酸銅めっき液を用いた無電解めっき法により銅めっき膜を形成する過程において表面シリコン層と絶縁層との界面に水素を導入できる。
このとき、水素導入工程は、銅めっき膜の膜厚を1000A以上に堆積させる方法とすれば、表面シリコン層と絶縁層との界面の界面準位密度をより確実に低減できる。
本発明によれば、SOI基板の品質を低下させることなく、表面シリコン層と絶縁層との界面の界面準位密度を低減できる。
(第1の実施形態)
以下、本発明を適用してなるSOI基板の製造方法の第1の実施形態について図1乃至図11を参照して説明する。図1は、本発明を適用してなるSIMOX法によるSOI基板の製造方法を示すフロー図である。図2は、SIMOX法によるSOI構造の形成方法を模式的に示す図である。図3は、界面準位密度の計測方法を説明する図である。図4は、SIMOX法で形成したSOI基板の加熱温度と界面準位密度との関係を示す図である。図5及び図6は、SIMOX法で形成したSOI基板の加熱時間と界面準位密度との関係を示す図である。図7は、SIMOX法で形成したSOI基板の大気中の水分量と界面準位密度との関係を示す図である。図8は、SIMOX法で形成したSOI基板の雰囲気中の水素量と界面準位密度との関係を示す図である。図9は、本発明を適用してなる貼り合わせ法によるSOI基板の製造方法を示すフロー図である。図10は、貼り合わせ法によるSOI構造の形成方法を模式的に示す図である。図11は、貼り合わせ法で形成したSOI基板の加熱温度と界面準位密度との関係を示す図である。
シリコン支持体と表面シリコン層との間に酸化膜からなる絶縁層を設けた構成を有するSOI(Silicon on Insulator)構造のウェーハ、すなわちSOI基板の製造には2種類の方法が用いられている。一つは、酸素イオンをシリコン基板に注入し、所定の温度の熱をかけるアニール処理することで、シリコン基板内部に埋め込み酸化膜つまりBOX(Buried Oxide)層からなる絶縁層を形成するSIMOX(Separation by Implanted Oxygen)法である。もう一つは、予めシリコン基板上に酸化膜を形成した後、他のシリコン基板と貼り合わせ、酸化膜を形成したシリコン基板の表面を所定の厚みになるまで薄膜化する貼り合わせ法である。
本発明を適用してなるSOI基板の製造方法を、まず、SIMOX法の場合について説明する。本発明を適用してなるSIMOX法によるSOI基板の製造方法は、図1及び図2に示すように、シリコン基板1に酸素イオンを注入するイオン注入工程(ステップ101)、イオン注入工程の後に熱処理により酸化シリコン膜であるBOX層からなる絶縁層3を形成する絶縁層形成工程(ステップ103)、絶縁層形成工程で表面シリコン層5の表面に形成された熱酸化膜を剥離して除去する酸化膜除去工程(ステップ105)、そして、水素または水分を含む雰囲気中でアニールつまり熱処理を行なう水素導入工程(ステップ107)などからなる。
ステップ101のイオン注入工程では、シリコン基板1を用意し、このシリコン基板1内の所定部位に酸素イオンが到達するよう、例えば加速エネルギー170keV、ドーズ量5×1017/cmの条件で酸素イオンを注入する。イオン注入工程の後、ステップ103の絶縁層形成工程では、例えば1300℃で6時間程度以上の熱処理を施すことで、シリコン基板1の酸素イオンを注入した部位に絶縁層3を形成する。また、絶縁層3が形成されることにより、絶縁層3の両側にシリコン支持体7と、活性層となるSOI層つまり表面シリコン層5が形成され、SOI基板9となる。
ステップ103の絶縁層形成工程の熱処理において雰囲気が酸化性雰囲気の場合、SOI基板9の表面シリコン層5の表面には、酸化シリコン膜からなる熱酸化膜が形成される。そこで、SOI基板9が形成された後、ステップ105の酸化膜除去工程では、フッ酸などを用いて熱酸化膜を剥離して除去する。そして、酸化膜除去工程の後、ステップ107の水素導入工程では、水素または水蒸気を含む雰囲気中で、加熱したプレート上にSOI基板を載置するか、または、SOI基板を炉内に入れることで熱処理を行なって水素を導入し、最終的なSOI基板9を得る。
ここで、ステップ107の水素導入工程における雰囲気中の水素または水蒸気の量、熱処理の温度及び時間に対するSOI層である表面シリコン層5とBOX層である絶縁層3との界面の界面準位密度を検討した結果の一例を以下に示す。ここでは、図1に示すステップ101からステップ107のような工程にしたがって、雰囲気中の種々の水素または水蒸気の量、熱処理の温度、そして熱処理の時間で形成した直径200mm、P型(ボロンドープ)のSOI基板9を試料として用いる。試料となるSOI基板9は、フッ酸で表面シリコン層5やシリコン支持体7の表面に形成されている自然酸化膜を除去した後、純水を用いて洗浄し、Nブローで乾燥させる。
洗浄し乾燥した後、図3に示すように、試料となるSOI基板9の表面シリコン層5に水銀を2箇所接触させてMOSFETのソース電極11とドレイン電極13を形成する。また、シリコン支持体7の表面に金でゲート電極15を形成する。ソース電極11、ドレイン電極13、そして、ゲート電極15に配線17を介して電源を接続し、ソース電極11、ドレイン電極13、そして、ゲート電極15にそれぞれ電圧を印加する。これによりIds−Vgsカーブを得、このIds−Vgsカーブから界面準位密度を計算する。
この結果、水蒸気を0.8重量%含む大気中で、加熱したプレート及び炉を用いて30分間熱処理することで水素導入工程を行なったとき、熱処理の温度と表面シリコン層と絶縁層との界面の界面準位密度との関係は図4のようになった。図4に示すように、熱処理の温度を350℃以上としたとき、有意な界面準位密度の低下が生じる。
水蒸気を0.8重量%含む大気中で、加熱したプレートを用いて350℃で熱処理することで水素導入工程を行なったとき、熱処理の時間と表面シリコン層と絶縁層との界面の界面準位密度との関係は図5のようになった。図5に示すように、熱処理の時間を30分以上としたとき、有意な界面準位密度の低下が生じる。加えて、水蒸気を0.8重量%含む大気中で、加熱したプレート及び炉を用いて250℃、350℃、450℃で熱処理することで水素導入工程を行なったとき、熱処理の時間と表面シリコン層と絶縁層との界面の界面準位密度との関係は図6のようになった。図6に示すように、温度が450℃のときには、熱処理の時間を3分以上としたとき、温度が350℃のときには、熱処理の時間を30分以上としたとき、有意な界面準位密度の低下が生じる。温度が250℃では時間に関係なく、有意な界面準位密度の低下は生じない。
加熱したプレートを用いて350℃で30分間熱処理することで水素導入工程を行なったとき、大気中の水分量つまり水蒸気量と表面シリコン層と絶縁層との界面の界面準位密度との関係は図7のようになった。図7に示すように、雰囲気中の水蒸気量が0.4重量%以上であれば、有意な界面準位密度の低下が生じる。一方、加熱したプレートを用いて350℃で30分間熱処理することで水素導入工程を行なったとき、雰囲気中の水素量と表面シリコン層と絶縁層との界面の界面準位密度との関係は図8のようになった。図8に示すように、雰囲気中の水素量が0.07重量%以上であれば、有意な界面準位密度の低下が生じる。
これらのことから、図1のステップ107の水素導入工程において、雰囲気中の水素量が0.07重量%以上または雰囲気中の水蒸気量が0.4重量%以上で、350℃以上の温度で3分間以上熱処理することにより、界面準位密度を確実に低下できる。さらに、水素を0.2重量%以下または水蒸気を3.7重量%以下含む雰囲気中で、温度を700℃以下、時間を30分以下で熱処理することによって、水素によりBOX層中の酸素が還元されて表面シリコン層中に酸素が入るといったことをより確実に防ぐことができ、表面シリコン層5での微小酸素析出物の増加を確実に抑制できることにより、SOI基板の品質の低下をより確実に防ぐことができた。
次に、本発明を適用してなるSOI基板の製造方法について、貼り合わせ法の場合を例として説明する。本発明を適用してなる貼り合わせ法によるSOI基板の製造方法は、図9及び図10に示すように、表面シリコン層5となるシリコン基板19の表面に酸化膜21を形成する酸化膜形成工程(ステップ201)、酸化膜形成工程後にシリコン基板19の酸化膜21の一方とシリコン支持体7の鏡面とを貼り合わせて酸化膜21によって絶縁層3を形成する貼り合わせ工程(ステップ203)、貼り合わせ工程の後にシリコン基板19のシリコン支持体7に貼り合わされていない側の酸化膜21側の面を研磨して酸化膜21を除去すると共に表面シリコン層5を形成する研磨工程(ステップ205)、そして、水素または水分を含む雰囲気中でアニールつまり熱処理を行なう水素導入工程(ステップ207)などからなる。
ステップ201の酸化膜形成工程では、シリコン基板19を用意し、このシリコン基板19を、例えば1000℃の湿雰囲気中で熱処理することで、シリコン基板19の両表面全体に膜厚150nm程度の酸化膜21を形成する。酸化膜形成工程の後、ステップ203の貼り合わせ工程では、シリコン基板19の一方の面の酸化膜21と無処理のシリコン支持体7鏡面とを対面させて貼り合わせ、例えば1100℃程度で熱処理し、両者を完全に密着させて貼り合わせる。これにより、シリコン基板19とシリコン支持体7との間の酸化膜21、つまりシリコン支持体7と張合わされた側の酸化膜21が絶縁層3となる。貼り合わせ工程の後、ステップ205の研磨工程では、貼り合わせたシリコン基板19を、シリコン支持体7側とは反対側の面の酸化膜21側から研磨して酸化膜21を除去すると共に薄くすることにより、活性層となるSOI層つまり表面シリコン層5を形成することでSOI基板9となる。
そして、研磨工程でSOI基板9を形成した後、ステップ207の水素導入工程では、SIMOX法の場合のステップ107と同様に、水素または水蒸気を含む雰囲気中で、加熱したプレート上にSOI基板を載置するか、または、SOI基板を炉内に入れることで熱処理を行なって水素を導入し、最終的なSOI基板9を得る。
ここで、SIMOX法の場合と同様に、図9に示すステップ201からステップ207のような工程にしたがって、雰囲気中の種々の水素または水蒸気の量、熱処理の温度、そして熱処理の時間で形成した直径200mm、P型(ボロンドープ)のSOI基板9を試料として用い、自然酸化膜の除去を行い洗浄し乾燥した後、図3に示すようなMOSFET構造として表面シリコン層5と絶縁層3との界面の界面準位密度を検討した結果の一例を以下に示す。
水蒸気を0.8重量%含む大気中で、加熱したプレートを用いて350℃で熱処理することで水素導入工程を行なったとき、熱処理の時間と表面シリコン層と絶縁層との界面の界面準位密度との関係は図11のようになった。図11に示すように、SIMOX法の場合と同様、熱処理の時間を30分以上としたとき、有意な界面準位密度の低下が生じる。雰囲気中の水素量や水蒸気量、温度に関してもSIMOX法の場合と同様の結果が得られた。
このように、本実施形態のSOI基板の製造方法では、水素導入工程は、SOI基板9の絶縁層3と表面シリコン層5との界面部分に水素または水蒸気を含む雰囲気中で行なうことで水素を導入している。これにより、酸窒化膜の形成により表面シリコン層が薄膜化することなく、水素導入によって、絶縁層3と表面シリコン層5との界面に存在するダングリングボンドが終端されるため、界面準位密度を低減できる。また、水素の導入は、水素雰囲気ではなく、水素または水蒸気を含む雰囲気中で熱処理を行なうため、水素によりBOX層中の酸素が還元されて表面シリコン層中に酸素が入るといったことを防ぐことができる。したがって、SOI基板の品質を低下させることなく、表面シリコン層と絶縁層との界面の界面準位密度を低減できる。
さらに、SOI基板の品質を低下させることなく、表面シリコン層と絶縁層との界面の界面準位密度を低減できることにより、SOI基板を用いて形成した電子デバイスにおけるキャリア移動度を向上でき、電子デバイスの高速動作化や低消費電力化などといったように、電子デバイスの動作性能や信頼性などを向上できる。
さらに、SOI基板を用いて電子デバイスを製造する際に水素導入処理を行なうことは、製造コストの増大にも繋がっていたが、本実施形態では、SOI基板に対して水素導入処理を行なうため、電子デバイスの製造コストを低減できる。加えて、本実施形態では、界面準位密度を低減するために窒素偏析層を形成する方法に比べても、窒素偏析層の形成や酸窒化膜の剥離などの工程などがないため、製造コストを低減できる。
さらに、水素導入工程において、水素を0.07重量%以上または水蒸気を0.4重量%以上含む雰囲気中で、350℃以上の温度で3分以上の熱処理を行なうことにより、SOI基板の品質を低下させることなく、表面シリコン層と絶縁層との界面の界面準位密度をより確実に低減できる。
加えて、熱処理は、加熱したプレート上にSOI基板を載置することで行なうことで、熱処理を行なうために炉などを用いる必要がなく、製造を簡素化できる。
さらに、本実施形態では、水素導入工程の前に、SOI基板9の表面シリコン層5の表面に形成された酸化膜を除去する酸化膜除去工程を行なっているため、表面シリコン層5と絶縁層3との界面部分に水素をより確実に導入できるようになり、SOI基板の品質を低下させることなく、表面シリコン層と絶縁層との界面の界面準位密度をより確実に低減できる。
(第2の実施形態)
以下、本発明を適用してなるSOI基板の製造方法の第2の実施形態について図1乃至図3、図12及び図13を参照して説明する。図12は、本発明を適用してなるSOI基板の製造方法を示すフロー図である。図13は、形成した窒化膜の膜厚と界面準位密度との関係を示す図である。
本実施形態のSOI基板の製造方法が第1の実施形態と相違する点は、水素の導入のため、水素や水蒸気を含む雰囲気中で熱処理を行なわず、化学蒸着による薄膜形成法の一つであるプラズマCVD法により窒化膜を形成するときに発生する水素を利用することにある。すなわち、本実施形態のSOI基板の製造方法は、図12に示すように、第1の実施形態の図1で示したステップ101からステップ103、または、図9で示したステップ201からステップ205によりSOI基板を形成する工程(ステップ301)の後、プラズマCVD法により窒化膜を形成する窒化膜形成工程(ステップ303)を行なう。
ステップ303の窒化膜形成工程では、図1または図2に示すようなSOI基板9の表面に熱酸化膜または自然酸化膜が形成している状態で、反応ガスとして窒素で希釈した20体積%モノシランガス(20vol%SiH)と、アンモニアガス(NH)を用い、温度350℃以上450℃以下程度で窒化膜をSOI基板9の表面シリコン層5の表面にプラズマCVD法で生成する。このとき、モノシランガス及びアンモニアガスの流量は、各々400SCCM及び30SCCM とし、2SLMの窒素ガス(N)を混合して、圧力46.6Pa、RFパワー1.0kWで窒化膜を堆積させる。このような窒化膜形成工程で発生する水素が表面シリコン層5と絶縁層3との界面部分へ拡散し、表面シリコン層5と絶縁層3との界面の界面準位密度を低減する。
ステップ303の窒化膜形成工程の後、形成した窒化膜は不要であるため、この不要な窒化膜を熱リン酸溶液で除去する窒化膜除去工程(ステップ305)を行い、最終的なSOI基板9を得る。
ここで、第1の実施形態と同様に、図12に示すステップ301からステップ305のような工程にしたがって、種々の膜厚で窒化膜を堆積して水素を導入した後、窒化膜を除去した直径200mm、P型(ボロンドープ)のSOI基板を試料として用い、フッ酸などを用いて自然酸化膜の除去を行い洗浄し乾燥した後、図3に示すようなMOSFET構造として表面シリコン層5と絶縁層3との界面の界面準位密度を検討した結果の一例を以下に示す。
堆積させた窒化膜の膜厚と表面シリコン層と絶縁層との界面の界面準位密度との関係は図13のようになった。図13に示すように、堆積させた窒化膜の膜厚が300A以上のとき、有意な界面準位密度の低下が生じる。
このように、本実施形態のSOI基板の製造方法でも、窒素偏析層を形成することなく、また、水素によりBOX層中の酸素が還元されて表面シリコン層中に酸素が入ることなく、プラズマCVD法で窒化膜を形成する際に発生し導入された水素によって、絶縁層3と表面シリコン層5との界面に存在するダングリングボンドが終端されるため、界面準位密度を低減できる。したがって、SOI基板の品質を低下させることなく、表面シリコン層と絶縁層との界面の界面準位密度を低減できる。
さらに、窒化膜の膜厚を300A以上に堆積させることにより、表面シリコン層と絶縁層との界面の界面準位密度をより確実に低減できる。
(第3の実施形態)
以下、本発明を適用してなるSOI基板の製造方法の第3の実施形態について図1乃至図3、図14及び図15を参照して説明する。図14は、本発明を適用してなるSOI基板の製造方法を示すフロー図である。図15は、形成した銅めっき膜の膜厚と界面準位密度との関係を示す図である。
本実施形態のSOI基板の製造方法が第1の実施形態と相違する点は、第2の実施形態と同様、水素の導入のため、水素や水蒸気を含む雰囲気中で熱処理を行なわないことであるが、第2の実施形態と異なり、無電解めっき法により銅めっき膜を形成している。すなわち、本実施形態のSOI基板の製造方法は、図14に示すように、第1の実施形態の図1で示したステップ101からステップ103、または、図9で示したステップ201からステップ205によりSOI基板を形成する工程(ステップ401)の後、無電解めっき法により銅めっき膜を形成する銅めっき膜形成工程(ステップ403)を行なう。
ステップ403の窒化膜形成工程では、図1または図2に示すようなSOI基板9の表面に熱酸化膜または自然酸化膜が形成している状態で、この熱酸化膜または自然酸化膜の上に、Ti/TiNのバリヤメタルをスパッタ法で約50nmの膜厚で形成し、この後、連続して銅(Cu)からなるめっきシード膜を約50nmの膜厚で形成する。そして、このシード膜上に、硫酸銅溶液を使用して無電解めっきを行なって銅を電着させて銅めっき膜を堆積する。このとき、硫酸銅めっき液としては、0.04モル/Lの硫酸銅(CuSO・5HO)、酒石酸塩として0.1モル/Lのロッシェル塩(KNaC・4HO)、還元材として0.1モル/Lのホルムアルデヒドを用いた条件で銅めっき膜を形成する。このような銅めっき膜形成工程で発生する水素が表面シリコン層5と絶縁層3との界面部分へ拡散し、表面シリコン層5と絶縁層3との界面の界面準位密度を低減する。
ステップ403の銅めっき膜形成工程の後、形成した銅めっき膜、そして、シード膜やバリヤメタルは不要であるため、この不要な銅めっき膜、シード膜、バリヤメタルを熱濃硫酸で除去する銅めっき膜除去工程(ステップ405)を行う。さらに、窒素雰囲気中で350℃以上450℃以下の温度で30分間熱処理を行う熱処理工程(ステップ407)を行ない、最終的なSOI基板9を得る。
ここで、第1の実施形態と同様に、図14に示すステップ401からステップ405のような工程にしたがって、種々の膜厚で銅めっき膜を堆積して水素を導入した後、銅めっき膜を除去した直径200mm、P型(ボロンドープ)のSOI基板を試料として用い、フッ酸などを用いて自然酸化膜の除去を行い洗浄し乾燥した後、図3に示すようなMOSFET構造として表面シリコン層5と絶縁層3との界面の界面準位密度を検討した結果の一例を以下に示す。
堆積させた銅めっき膜の膜厚と表面シリコン層と絶縁層との界面の界面準位密度との関係は図15のようになった。図15に示すように、堆積させた銅めっき膜の膜厚が1000A以上のとき、有意な界面準位密度の低下が生じる。
このように、本実施形態のSOI基板の製造方法でも、窒素偏析層を形成することなく、また、水素によりBOX層中の酸素が還元されて表面シリコン層中に酸素が入ることなく、無電解めっき法で銅めっき膜を形成する際に発生し導入された水素によって、絶縁層3と表面シリコン層5との界面に存在するダングリングボンドが終端されるため、界面準位密度を低減できる。したがって、SOI基板の品質を低下させることなく、表面シリコン層と絶縁層との界面の界面準位密度を低減できる。
さらに、銅めっき膜の膜厚を1000A以上に堆積させることにより、表面シリコン層と絶縁層との界面の界面準位密度をより確実に低減できる
また、本発明は、第1乃至第3の実施形態で示した方法に限らず、水素または水蒸気を含む雰囲気での熱処理を行なう水素導入工程、または、水素を発生する反応により膜を形成する膜形成工程及びこの膜を除去する膜除去工程を含んでいれば様々な方法にすることができる。
本発明を適用してなるSIMOX法による第1の実施形態のSOI基板の製造方法を示すフロー図である。 SIMOX法によるSOI構造の形成方法を模式的に示す図である。 界面準位密度の計測方法を説明する図である。 SIMOX法で形成したSOI基板の加熱温度と界面準位密度との関係を示す図である。 SIMOX法で形成したSOI基板の加熱時間と界面準位密度との関係を示す図である。 SIMOX法で形成したSOI基板の加熱時間及び温度と、界面準位密度との関係を示す図である。 SIMOX法で形成したSOI基板の加熱温度と界面準位密度との関係を示す図である。 SIMOX法で形成したSOI基板の雰囲気中の水素量と界面準位密度との関係を示す図である。 本発明を適用してなる貼り合わせ法による第1の実施形態のSOI基板の製造方法を示すフロー図である。 貼り合わせ法によるSOI構造の形成方法を模式的に示す図である。 貼り合わせ法で形成したSOI基板の加熱温度と界面準位密度との関係を示す図である。 本発明を適用してなる第2の実施形態のSOI基板の製造方法を示すフロー図である。 形成した窒化膜の膜厚と界面準位密度との関係を示す図である。 本発明を適用してなる第3の実施形態のSOI基板の製造方法を示すフロー図である。 形成した銅めっき膜の膜厚と界面準位密度との関係を示す図である。
符号の説明
1、19 シリコン基板
3 絶縁層
5 表面シリコン層
7 シリコン支持体
9 SOI基板
11 ソース電極
13 ドレイン電極
15 ゲート電極
17 配線
21 酸化膜

Claims (10)

  1. シリコン支持体、該シリコン支持体の一面側に設けられた酸化膜からなる絶縁層、及び、該絶縁層をシリコン支持体とで挟んだ状態で形成された表面シリコン層を備えたSOI基板を形成した後、該SOI基板の前記絶縁層と前記表面シリコン層との界面部分に水素を導入する水素導入工程を含み、前記水素導入工程は、前記SOI基板を、水素または水蒸気を含む雰囲気中で熱処理するSOI基板の製造方法。
  2. 前記水素導入工程は、前記SOI基板を、水素を0.07重量%以上または水蒸気を0.4重量%以上含む雰囲気中で、350℃以上の温度で3分以上熱処理することを特徴とする請求項1に記載のSOI基板の製造方法。
  3. 前記水素導入工程は、SOI基板を、水素を0.2重量%以下または水蒸気を3.7重量%以下含む雰囲気中で、750℃以下の温度で30分以下の熱処理とすることを特徴とする請求項1または2に記載のSOI基板の製造方法。
  4. 前記熱処理は、加熱したプレート上に前記SOI基板を載置することで行なわれることを特徴とする請求項1乃至3のいずれか1項に記載のSOI基板の製造方法。
  5. 前記水素導入工程の前に、前記SOI基板の前記表面シリコン層の表面に形成された酸化膜を除去する酸化膜除去工程を含むことを特徴とする請求項1乃至4のいずれか1項に記載のSOI基板の製造方法。
  6. シリコン支持体、該シリコン支持体の一面に設けられた酸化膜からなる絶縁層、及び、該絶縁層をシリコン支持体とで挟んだ状態で形成された表面シリコン層を備えたSOI基板を形成した後、該SOI基板の表面に形成されている酸化膜表面に、水素が発生する反応により膜を形成することで前記SOI基板の前記絶縁層と前記表面シリコン層との界面部分に水素を導入するための膜形成工程と、該膜形成工程で形成した膜を除去する膜除去工程とを含むSOI基板の製造方法。
  7. 前記膜形成工程は、前記SOI基板の表面に形成されている酸化膜表面にモノシランガスとアンモニアガスを用いてプラズマCVD法により窒化膜を形成することを特徴とする請求項6に記載のSOI基板の製造方法。
  8. 前記膜形成工程は、前記窒化膜の膜厚を300A以上に堆積させることを特徴とする請求項7に記載のSOI基板の製造方法。
  9. 前記膜形成工程は、前記SOI基板の表面に形成されている酸化膜表面に硫酸銅溶液を用いた無電解めっき法により銅めっき膜を形成することを特徴とする請求項6に記載のSOI基板の製造方法。
  10. 前記膜形成工程は、前記銅めっき膜の膜厚を1000A以上に堆積させることを特徴とする請求項9に記載のSOI基板の製造方法。
JP2004095491A 2004-03-29 2004-03-29 Soi基板の製造方法 Pending JP2005285963A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004095491A JP2005285963A (ja) 2004-03-29 2004-03-29 Soi基板の製造方法
US11/091,589 US7329589B2 (en) 2004-03-29 2005-03-29 Method for manufacturing silicon-on-insulator wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004095491A JP2005285963A (ja) 2004-03-29 2004-03-29 Soi基板の製造方法

Publications (1)

Publication Number Publication Date
JP2005285963A true JP2005285963A (ja) 2005-10-13

Family

ID=35061102

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004095491A Pending JP2005285963A (ja) 2004-03-29 2004-03-29 Soi基板の製造方法

Country Status (2)

Country Link
US (1) US7329589B2 (ja)
JP (1) JP2005285963A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007207874A (ja) * 2006-01-31 2007-08-16 Sumco Corp シリコンウェーハの製造方法およびシリコンウェーハ
JP4849419B2 (ja) * 2005-02-03 2012-01-11 ソイテック 半導体ウェーハにおいてトラップ密度を減少させるための方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041241A (ja) * 1996-07-26 1998-02-13 Sharp Corp 半導体装置の製造方法
JPH10270373A (ja) * 1997-03-20 1998-10-09 Siemens Ag 基板ウェハの加工装置
JP2001237190A (ja) * 2000-02-24 2001-08-31 Rikogaku Shinkokai 多結晶シリコン薄膜およびその形成方法
JP2002289820A (ja) * 2001-03-28 2002-10-04 Nippon Steel Corp Simox基板の製造方法およびsimox基板
JP2002343800A (ja) * 2001-05-18 2002-11-29 Fujitsu Ltd シリコン半導体装置及びその製造方法
JP2003031779A (ja) * 2001-07-13 2003-01-31 Mitsubishi Electric Corp Soiウェハの製造方法
JP2003218121A (ja) * 2002-01-21 2003-07-31 Sony Corp 半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5310689A (en) * 1990-04-02 1994-05-10 Motorola, Inc. Method of forming a SIMOX structure
US6326285B1 (en) * 2000-02-24 2001-12-04 International Business Machines Corporation Simultaneous multiple silicon on insulator (SOI) wafer production
JP2002076336A (ja) * 2000-09-01 2002-03-15 Mitsubishi Electric Corp 半導体装置およびsoi基板
JP2003197878A (ja) * 2001-10-15 2003-07-11 Hitachi Ltd メモリ半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041241A (ja) * 1996-07-26 1998-02-13 Sharp Corp 半導体装置の製造方法
JPH10270373A (ja) * 1997-03-20 1998-10-09 Siemens Ag 基板ウェハの加工装置
JP2001237190A (ja) * 2000-02-24 2001-08-31 Rikogaku Shinkokai 多結晶シリコン薄膜およびその形成方法
JP2002289820A (ja) * 2001-03-28 2002-10-04 Nippon Steel Corp Simox基板の製造方法およびsimox基板
JP2002343800A (ja) * 2001-05-18 2002-11-29 Fujitsu Ltd シリコン半導体装置及びその製造方法
JP2003031779A (ja) * 2001-07-13 2003-01-31 Mitsubishi Electric Corp Soiウェハの製造方法
JP2003218121A (ja) * 2002-01-21 2003-07-31 Sony Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4849419B2 (ja) * 2005-02-03 2012-01-11 ソイテック 半導体ウェーハにおいてトラップ密度を減少させるための方法
JP2007207874A (ja) * 2006-01-31 2007-08-16 Sumco Corp シリコンウェーハの製造方法およびシリコンウェーハ

Also Published As

Publication number Publication date
US7329589B2 (en) 2008-02-12
US20050227454A1 (en) 2005-10-13

Similar Documents

Publication Publication Date Title
JP3974547B2 (ja) 半導体装置および半導体装置の製造方法
CN103069552B (zh) 包括具有在其侧壁上增强的氮浓度的SiON栅电介质的MOS晶体管
KR20080090273A (ko) Soi 기판 및 그 제작 방법, 및 반도체 장치
KR20060130089A (ko) 실리콘 옥시니트라이드 층을 형성하는 방법
JP4983025B2 (ja) 半導体装置の製造方法
CN105047539B (zh) 提高SiC MOSFET沟道迁移率的方法
US10600640B2 (en) Reduction of surface roughness in epitaxially grown germanium by controlled thermal oxidation
KR20100027947A (ko) 감소된 secco 결함 밀도를 갖는 반도체-온-절연체 기판의 제조 방법
JP2002510437A (ja) 半導体装置のゲート酸化膜層の窒化方法および得られる装置
JPH10209147A (ja) 半導体装置の製造方法
US7329589B2 (en) Method for manufacturing silicon-on-insulator wafer
CN116613058A (zh) 一种复合基底、复合薄膜及其制备方法
US7253069B2 (en) Method for manufacturing silicon-on-insulator wafer
JP4581348B2 (ja) 貼り合わせウエーハの製造方法およびsoiウエーハ
JP2010103296A (ja) 酸化ゲルマニウムの製造方法およびそれを用いた半導体デバイスの製造方法
WO2007010921A1 (ja) 酸化膜の形成方法並びにその酸化膜を備えた半導体装置及びその製造方法
JP4609026B2 (ja) Soiウェーハの製造方法
JP2001135805A (ja) 半導体部材及び半導体装置の製造方法
JP2010093170A (ja) 半導体装置の製造方法
CN105140285B (zh) 一种垂直导电结构SiC MOSFET功率器件
GB2307790A (en) Method of removing defects from semiconductor devices.
JP2007080949A (ja) Soiウエーハの製造方法
JP2000208526A (ja) シリコン集積回路の製造方法
JPH11261065A (ja) シリコンゲートfetの製造方法
US20230215760A1 (en) Method for manufacturing a semiconductor-on-insulator substrate for radiofrequency applications

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060721

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100601

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100603

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20101012