JP2010093170A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 CZ基板を用いた絶縁ゲート型の半導体装置の製造方法において、ゲート酸化膜の絶縁耐圧を十分に確保することができる製造方法を提供すること。
【解決手段】 プラズマCVD法によって、CZ基板6の表面に水素が含有されたゲート酸化膜10を形成する工程と、ゲート酸化膜10を熱処理する工程を備えている。ゲート酸化膜10を熱処理することによって、ゲート酸化膜10内の水素と、ゲート酸化膜10とCZ基板6の界面近傍のCZ基板6内に存在する酸素析出欠陥との間で還元反応が生じる。これによって、CZ基板6内の酸素が除去され、ゲート酸化膜10の絶縁耐圧を十分に確保することができる。
【選択図】 図3
【解決手段】 プラズマCVD法によって、CZ基板6の表面に水素が含有されたゲート酸化膜10を形成する工程と、ゲート酸化膜10を熱処理する工程を備えている。ゲート酸化膜10を熱処理することによって、ゲート酸化膜10内の水素と、ゲート酸化膜10とCZ基板6の界面近傍のCZ基板6内に存在する酸素析出欠陥との間で還元反応が生じる。これによって、CZ基板6内の酸素が除去され、ゲート酸化膜10の絶縁耐圧を十分に確保することができる。
【選択図】 図3
Description
本発明は、半導体装置の製造方法に関する。特に、CZ法によって形成されたシリコン基板を用いた絶縁ゲート型の半導体装置を製造する方法に関する。
半導体装置の製造に用いられるシリコン基板を形成する方法として、CZ(Czokralski)法およびFZ(Floating Zone)法が知られている。CZ法によって形成されたシリコン基板(以下、CZ基板と記載する)は、FZ法によって形成されたシリコン基板(以下、FZ基板と記載する)に比べて、製造コストが低い。このため、CZ基板を用いて半導体装置を製造することが望ましい。一方で、CZ法では石英坩堝を用いるため、CZ基板はFZ基板に比べて基板内の酸素濃度が高い。CZ基板内に含まれる酸素は、CZ基板内で酸素析出欠陥(SiOx)として存在する。
絶縁ゲート型のパワーMOS(Metal Oxide Semiconductor)、IGBT(Insulated Gate Bipolar Transistor)等のパワー半導体装置では、良好なデバイス特性を確保するために、ゲート酸化膜の絶縁耐圧を十分に確保する必要がある。CZ基板を用いてパワー半導体装置を製造した場合、CZ基板内の酸素濃度が高いため、CZ基板からCZ基板の表面に形成したゲート酸化膜内に多くの酸素析出欠陥が取り込まれる。ゲート酸化膜内に取り込まれた酸素析出欠陥はゲート酸化膜の絶縁耐圧の低下を引き起こすため、ゲート酸化膜の絶縁耐圧を十分に確保することができない。
特許文献1に、CZ基板内の酸素濃度を低下させることによってゲート酸化膜の絶縁耐圧の低下を抑制できる半導体装置の製造方法が開示されている。この方法によると、半導体装置の製造過程において、CZ基板の表面をプラズマ処理することによって、CZ基板の表面からCZ基板内に水素を注入する。注入された水素はCZ基板内の酸素と還元反応を引き起こし(SiOx+H→Si+H2O)、CZ基板内の酸素が除去される。これによって、CZ基板内の酸素濃度が低下する。このため、ゲート酸化膜の絶縁耐圧の低下を抑制することができる。
しかしながら、上記した従来の製造方法によると、CZ基板の表面に対して直接プラズマ処理を行うため、CZ基板の表面が損傷することがある。CZ基板の表面が損傷すると、CZ基板内に結晶欠陥が形成される。このため、CZ基板の表面にゲート酸化膜を形成したときに、CZ基板内の結晶欠陥がゲート酸化膜内に取り込まれて、ゲート酸化膜の絶縁耐圧の低下を引き起こす。
本発明は上記の課題を解決するために提案されたものである。本発明の製造方法では、CZ基板の表面を損傷させることなく、CZ基板内の酸素濃度を低下させる。本発明は、CZ基板を用いた絶縁ゲート型の半導体装置の製造方法において、ゲート酸化膜の絶縁耐圧を十分に確保できる製造方法を提供することを目的とする。
本発明は、CZ法によって形成されたシリコン基板を用いた絶縁ゲート型の半導体装置を製造する方法に関する。
本方法は、プラズマCVD法によって、シリコン基板の表面に水素が含有されたゲート酸化膜を形成する工程と、シリコン基板の表面に形成されたゲート酸化膜を熱処理する工程を備えている。
本方法によると、プラズマCVD(Chemical Vapor Deposition)法によって、シリコン基板の表面に水素が含有されたゲート酸化膜が形成される。ゲート酸化膜内に水素が含有されているため、ゲート酸化膜を熱処理することによって、ゲート酸化膜内の水素と、ゲート酸化膜とCZ基板の界面近傍のCZ基板内に存在する酸素析出欠陥との間で還元反応が生じる。これによって、CZ基板内の酸素が除去され、CZ基板内の酸素濃度が低下する。CZ基板の表面を直接プラズマ処理することがないため、CZ基板の表面が損傷することがない。このため、ゲート酸化膜の絶縁耐圧を十分に確保することができる。
本方法では、ゲート酸化膜を形成する工程で、1019atoms/cm3以上の水素が含有されたゲート酸化膜を形成することが好ましい。CZ基板内には、通常4×1017atoms/cm3〜15×1018atoms/cm3の酸素が含有されている。CZ基板内の酸素濃度よりも高い濃度の水素が含有されたゲート酸化膜を形成することによって、CZ基板内の酸素の還元効果を高めることができる。これによって、ゲート酸化膜の絶縁耐圧の低下を確実に防止することができる。
本方法では、ゲート酸化膜を形成する工程で、50Pa以下の圧力条件下でプラズマCVD法を用いることが好ましい。50Pa以下の減圧条件下でプラズマCVD法を用いることによって、減圧しない場合に比べて、より多くの水素が含有されたゲート酸化膜を形成することができる。このため、多くの酸素析出欠陥を還元することができ、CZ基板内の酸素をより低減することができる。ゲート酸化膜の絶縁耐圧の低下を確実に防止することができる。
本発明によると、CZ基板を用いた絶縁ゲート型の半導体装置の製造方法において、ゲート酸化膜の絶縁耐圧を十分に確保することができる。
下記に説明する実施例の好ましい特徴を列記する。
(第1特徴)プラズマCVD法に用いる材料ガスとして、SiH4/N2O又はTEOS/O2を用いる。
(第2特徴)CZ基板の表面に40nm以下の厚みの熱酸化膜を形成する。
(第1特徴)プラズマCVD法に用いる材料ガスとして、SiH4/N2O又はTEOS/O2を用いる。
(第2特徴)CZ基板の表面に40nm以下の厚みの熱酸化膜を形成する。
(第1実施例)
図1〜図4に本発明の第1実施例である半導体装置100を製造する方法を示す。半導体装置100は、トレンチ構造を有する絶縁ゲート型のMOSである。
まず、図1に示すように、n型のCZ基板6を準備する。図1は、CZ基板6の表面側の一部の断面図を示したものである。次に、CZ基板6の表面側にp型のボディ領域4を形成する。これによって、CZ基板6内には、n型のドリフト領域2とボディ領域4が形成される。なお、CZ基板6は基板抵抗が50Ωであり、基板内の酸素濃度が4×1017atoms/cm3、又は1.5×1018atoms/cm3のものを用いることができる。
図1〜図4に本発明の第1実施例である半導体装置100を製造する方法を示す。半導体装置100は、トレンチ構造を有する絶縁ゲート型のMOSである。
まず、図1に示すように、n型のCZ基板6を準備する。図1は、CZ基板6の表面側の一部の断面図を示したものである。次に、CZ基板6の表面側にp型のボディ領域4を形成する。これによって、CZ基板6内には、n型のドリフト領域2とボディ領域4が形成される。なお、CZ基板6は基板抵抗が50Ωであり、基板内の酸素濃度が4×1017atoms/cm3、又は1.5×1018atoms/cm3のものを用いることができる。
次に、図2に示すように、CZ基板6の表面からエッチングを行って、CZ基板6の表面からボディ領域4を貫通してCZ基板6内を伸びる複数のトレンチ8を形成する。エッチング法としてはRIE(Reactive Ion Etching)法等を用いることができる。
次に、図3に示すように、プラズマCVD法によって、CZ基板6の表面に100nmの厚みのゲート酸化膜10を成膜する。ここで、CZ基板6の表面には、トレンチ8の内壁も含まれる。プラズマCVD法の条件として、成膜温度は380℃、圧力は10Torr、材料ガスはSiH4/N2Oを用いることができる。これによって、CZ基板6の表面に約1019atoms/cm3の水素が含有されたゲート酸化膜10が形成される。プラズマCVD法の他の条件として、成膜温度は690℃、圧力は50Pa、材料ガスはTEOS/O2を用いることができる。これによって、CZ基板6の表面に約1020atoms/cm3の水素が含有されたゲート酸化膜10が形成される。
次に、CZ基板6の表面に成膜したゲート酸化膜10をアニール処理する。アニール処理の条件として、処理温度を900℃、窒素雰囲気、処理時間を30分とすることができる。これによって、ゲート酸化膜10内の水素と、ゲート酸化膜10との界面近傍のCZ基板6内に存在する酸素析出欠陥SiOxとの間で還元反応が生じる。
次に、図4に示すように、トレンチ8の内部にゲート電極12を形成する。次に、ゲート電極12の表面を層間絶縁膜14で被覆する。次に、ソース電極16、半導体装置100の裏面構造(図示しない)、ドレイン電極(図示しない)を形成することによって、半導体装置100が完成する。
本実施例の製造方法によると、ゲート酸化膜10内に含まれる水素によって、アニール処理を行ったときに、ゲート酸化膜10との界面近傍のCZ基板6内に存在する酸素が還元される。これによって、CZ基板6内の酸素が除去され、CZ基板6内の酸素濃度が低下する。このため、ゲート酸化膜10の絶縁耐圧を十分に確保することができる。
また、本実施例の製造方法によると、MOS等のパワー半導体装置の製造過程において、CZ基板6を用いた場合でも、ゲート酸化膜10の絶縁耐圧を十分に確保することができる。このため、FZ基板等、他のシリコン基板を用いた場合に比べて製造コストを低減することができる。
さらに、本実施例の製造方法によると、CZ基板6の表面に水素が含有されたゲート酸化膜10を形成するため、CZ基板6内への水素の注入とゲート酸化膜10の形成を別工程で行う場合に比べて製造工程数を減らすことができる。
(第2実施例)
図5,6に本発明の第2実施例である半導体装置200を製造する方法を示す。半導体装置200はトレンチ構造を有する絶縁ゲート型のMOSである。
半導体基板26にトレンチ28(図5参照)を形成するまでの製造過程(第1実施例の図1,2に相当)は第1実施例の製造方法と同様であるため、説明を省略する。
図5,6に本発明の第2実施例である半導体装置200を製造する方法を示す。半導体装置200はトレンチ構造を有する絶縁ゲート型のMOSである。
半導体基板26にトレンチ28(図5参照)を形成するまでの製造過程(第1実施例の図1,2に相当)は第1実施例の製造方法と同様であるため、説明を省略する。
図5に、CZ基板26内にトレンチ28を形成したときのCZ基板28の断面図を示す。図5に示すように、トレンチ28を形成した後、CZ基板26の表面にSiO2等の熱酸化膜33を成膜する。次に、プラズマCVD法によって、熱酸化膜33の表面にゲート酸化膜30を成膜する。プラズマCVD法の条件は第1実施例の条件と同様であるため、説明を省略する。次に、熱酸化膜33の表面に形成したゲート酸化膜30をアニール処理する。アニール処理の条件は第1実施例の条件と同様であるため、説明を省略する。なお、熱酸化膜33の厚みが大きすぎる場合、ゲート酸化膜30内への酸素析出欠陥の取り込みが顕著になり、ゲート酸化膜30の絶縁耐圧が低下することがある。このため、熱酸化膜33の厚みはゲート酸化膜の厚みより小さいことが望ましい。また、熱酸化膜33が形成されていても、CZ基板26内の酸素の還元に影響はない。
次に、図6に示すように、トレンチ28の内部にゲート電極32を形成する。次に、ゲート電極32の表面を層間絶縁膜34で被覆する。次に、ソース電極36、半導体装置200の裏面構造(図示しない)、ドレイン電極(図示しない)を形成することによって、半導体装置200が完成する。
本実施例の製造方法によると、CZ基板26とゲート酸化膜30の間に熱酸化膜33を形成する。これによって、CZ基板26の表面に直接ゲート酸化膜30を形成した場合に比べて、CZ基板26の表面を清浄な状態に保つことができる。このため、CZ基板26とゲート酸化膜30の間の界面準位が低減され、ゲート酸化膜30内に余分な電荷が入り込むのを防止することができる。
(第3実施例)
図7,8に本発明の第3実施例である半導体装置300を製造する方法を示す。半導体装置300はトレンチ構造を有する絶縁ゲート型のMOSである。
半導体基板46にトレンチ48(図7参照)を形成するまでの製造過程(第1実施例の図1,2に相当)は第1実施例の製造方法と同様であるため、説明を省略する。
図7,8に本発明の第3実施例である半導体装置300を製造する方法を示す。半導体装置300はトレンチ構造を有する絶縁ゲート型のMOSである。
半導体基板46にトレンチ48(図7参照)を形成するまでの製造過程(第1実施例の図1,2に相当)は第1実施例の製造方法と同様であるため、説明を省略する。
図7に、CZ基板46内にトレンチ48を形成したときのCZ基板46の断面図を示す。図7に示すように、トレンチ48を形成した後、CZ基板46の表面にSiO2等の熱酸化膜53を成膜する。次に、熱酸化膜53の表面に、CVD法によって、Si3N4等のCVD窒化膜51を成膜する。次に、プラズマCVD法によって、CVD窒化膜51の表面にゲート酸化膜50を形成する。プラズマCVD法の条件は第1実施例の条件と同様であるため、説明を省略する。次に、CVD窒化膜51の表面に形成したゲート酸化膜50をアニール処理する。アニール処理の条件は第1実施例の条件と同様であるため、説明を省略する。なお、熱酸化膜53およびCVD窒化膜51の厚みが大きすぎる場合、ゲート酸化膜50内への酸素析出欠陥の取り込みが顕著になり、ゲート酸化膜50の絶縁耐圧が低下することがある。このため、熱酸化膜53およびCVD窒化膜51の厚みはゲート酸化膜の厚みより小さいことが望ましい。また、熱酸化膜53およびCVD窒化膜51が形成されていても、CZ基板46内の酸素の還元に影響はない。
次に、図8に示すように、トレンチ48の内部にゲート電極52を形成する。次に、ゲート電極52の表面を層間絶縁膜54で被覆する。次に、ソース電極56、半導体装置300の裏面構造(図示しない)、ドレイン電極(図示しない)を形成することによって、半導体装置300が完成する。
本実施例の製造方法によると、CZ基板46とゲート酸化膜50の間に熱酸化膜53を形成し、さらに、ゲート酸化膜50と熱酸化膜53の間にCVD窒化膜51を形成する。これによって、ゲート酸化膜50の長期的な信頼性を高めることができる。また、ゲート酸化膜50の絶縁耐圧をより高めることもできる。
第2実施例および第3実施例の製造方法では、CZ基板の表面に40nm以下の厚みの熱酸化膜を形成することが好ましい。ゲート酸化膜内への酸素析出欠陥の取り込みを防止することができ、ゲート酸化膜の絶縁耐圧の低下を防止することができる。
(第4実施例)
図9,10に本発明の第4実施例である半導体装置400を製造する方法を示す。半導体装置400は、プレーナ構造を有する絶縁ゲート型のMOSである。
まず、図9に示すように、n型のCZ基板66の表面側の一部にp型のボディ領域64と、n+型のソース領域68を形成する。CZ基板66内の他の領域は、ドリフト領域62となる。次に、プラズマCVD法によって、CZ基板66の表面にゲート酸化膜70を成膜する。プラズマCVD法の条件は第1実施例の条件と同様であるため、説明を省略する。
図9,10に本発明の第4実施例である半導体装置400を製造する方法を示す。半導体装置400は、プレーナ構造を有する絶縁ゲート型のMOSである。
まず、図9に示すように、n型のCZ基板66の表面側の一部にp型のボディ領域64と、n+型のソース領域68を形成する。CZ基板66内の他の領域は、ドリフト領域62となる。次に、プラズマCVD法によって、CZ基板66の表面にゲート酸化膜70を成膜する。プラズマCVD法の条件は第1実施例の条件と同様であるため、説明を省略する。
次に、図10に示すように、ゲート酸化膜70の一部をエッチングにより除去して、CZ基板66の表面の一部にソース領域78と接触するソース電極76を形成する。次に、ゲート酸化膜70の表面であってソース電極76と接触しない位置にゲート電極72を形成する。次に、CZ基板66の裏面側にドレイン領域61を形成する。次に、CZ基板66の裏面にドレイン領域61と接触するドレイン電極(図示しない)を形成することによって、半導体装置400が完成する。
本実施例の製造方法によると、プレーナ構造を有する絶縁ゲート型のMOSを製造する場合であっても、水素が含有されたゲート酸化膜70を形成することができる。これによって、半導体装置400の絶縁耐圧を十分に確保することができる。
第1実施例〜第4実施例の製造方法では、プラズマCVD法に用いる材料ガスとして、SiH4/N2O又はTEOS/O2を用いることが好ましい。高濃度の水素が含有されたゲート酸化膜を形成することができる。
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、実施例ではMOSを製造する方法を記載したが、IGBTを製造する方法であってもよい。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
例えば、実施例ではMOSを製造する方法を記載したが、IGBTを製造する方法であってもよい。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
2、22、42:ドリフト領域
4、24、44、74:ボディ領域
6、26、46、66:CZ基板
8、28、48:トレンチ
10、30、50、70:ゲート酸化膜
12、32、52、72:ゲート電極
14、34、54:層間絶縁膜
16、36、56、76:ソース電極
33、53:熱酸化膜
51:CVD窒化膜
68:ソース領域
71:ドレイン領域
100、200、300、400:半導体装置
4、24、44、74:ボディ領域
6、26、46、66:CZ基板
8、28、48:トレンチ
10、30、50、70:ゲート酸化膜
12、32、52、72:ゲート電極
14、34、54:層間絶縁膜
16、36、56、76:ソース電極
33、53:熱酸化膜
51:CVD窒化膜
68:ソース領域
71:ドレイン領域
100、200、300、400:半導体装置
Claims (3)
- CZ法によって形成されたシリコン基板を用いた絶縁ゲート型の半導体装置を製造する方法であり、
プラズマCVD法によって、前記シリコン基板の表面に水素が含有されたゲート酸化膜を形成する工程と、
そのゲート酸化膜を熱処理する工程と、
を備えていることを特徴とする半導体装置の製造方法。 - 前記ゲート酸化膜を形成する工程では、1019atoms/cm3以上の水素が含有されたゲート酸化膜を形成することを特徴とする請求項1の半導体装置の製造方法。
- 前記ゲート酸化膜を形成する工程では、50Pa以下の圧力条件下でプラズマCVD法を用いることを特徴とする請求項1又は2の半導体装置の製造方法。
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