JP2006261495A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【課題】ゲート絶縁膜が部分的に薄膜化することを抑制できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、トランジスタが形成される素子領域を他の領域から分離する素子分離膜2を形成する工程と、素子領域2に位置するシリコン基板1に、ゲート絶縁膜3を形成する工程と、ゲート絶縁膜3上にゲート電極4を形成する工程とを具備し、ゲート絶縁膜3を形成する工程は、素子領域2に位置するシリコン基板1に、熱酸化膜3aを形成する工程と、熱酸化膜3a上に酸化シリコン膜3bを、気相法により形成する工程と、酸化シリコン膜3bをアニール処理する工程とを具備する。
【選択図】 図2
【解決手段】本発明に係る半導体装置の製造方法は、トランジスタが形成される素子領域を他の領域から分離する素子分離膜2を形成する工程と、素子領域2に位置するシリコン基板1に、ゲート絶縁膜3を形成する工程と、ゲート絶縁膜3上にゲート電極4を形成する工程とを具備し、ゲート絶縁膜3を形成する工程は、素子領域2に位置するシリコン基板1に、熱酸化膜3aを形成する工程と、熱酸化膜3a上に酸化シリコン膜3bを、気相法により形成する工程と、酸化シリコン膜3bをアニール処理する工程とを具備する。
【選択図】 図2
Description
本発明は、素子分離膜が半導体基板に埋め込まれた半導体装置の製造方法及び半導体装置に関する。特に本発明は、ゲート絶縁膜が部分的に薄膜化することを抑制できる半導体装置の製造方法及び半導体装置に関する。
図8は、従来の半導体装置の第1の例を説明する為の断面図である。本例に示す半導体装置は、動作電圧が高い(例えば15V以上)のトランジスタを有している。このトランジスタは、素子分離膜102によって他の領域から分離されている。チャネル領域に位置するシリコン基板100には、ゲート絶縁膜103が熱酸化法により形成されており、ゲート絶縁膜103上にはゲート電極104が形成されている。ゲート電極104の側壁はサイドウォール105によって覆われている。また、シリコン基板100には、低濃度不純物領域106a,106b、並びにソース及びドレインとなる不純物領域107a,107bそれぞれが形成されている。
素子分離膜102は、LOCOS法によって形成される。すなわち、シリコン基板100上には、開口パターンを有する窒化シリコン膜(図示せず)が形成される。次いで、窒化シリコン膜をマスクとしてシリコン基板100をエッチングする。これにより、シリコン基板100には溝が形成される。次いで、シリコン基板100を熱酸化する。これにより、シリコン基板100のうち溝が形成された部分には、素子分離膜102が形成される。その後、窒化シリコン膜を除去する。
図9(A)は、従来の半導体装置の第2の例を説明する為の断面図である。本図に示す半導体装置の構造は、素子分離膜102の構造を除いて第1の例と同一である。本例において、素子分離膜102はSTI構造を有しており、シリコン基板100に形成された溝101に埋め込まれている(例えば特許文献1参照)。
特開2000−22141号公報(図6)
図9(B)は、図9(A)のA−A断面図である。溝101は、シリコン基板100を異方性エッチングすることにより形成されているため、側壁101aの傾斜は急である。このため、点線で囲んだ拡大図に示すように、ゲート絶縁膜103のうち、溝101に隣接する部分である端部103aは、ゲート絶縁膜103の他の部分と比べて薄くなりやすい(例えば3/5以下)。
この理由は以下の通りである。一般に、シリコンの酸化速度は面方位によって異なる。これに対し、端部103aの下に位置するシリコン基板100の面方位が、ゲート絶縁膜103の他の部分の下に位置するシリコン基板100の面方位と異なるため、ゲート絶縁膜103の成長速度は端部103aで遅くなってしまう。
半導体装置には、動作電圧が異なる複数種類のトランジスタが形成される場合が多い。低電圧で動作するトランジスタは高密度に集積することが望まれるため、このトランジスタの素子分離膜はSTI構造が望ましい。一方、高電圧で動作するトランジスタの素子分離膜をSTI構造にした場合、上記したようにゲート絶縁膜の縁が他の部分より薄くなるため、トランジスタの動作電圧を十分に高くできない場合がある。
なお、素子分離膜の表面をシリコン基板の表面より上に位置させることにより、溝の端部が露出しないようにする方法も考えられる。しかし、この場合においても、酸化速度を上げて膜厚を厚くすると、酸化種(酸素や水)が素子分離膜を透過してしまい、上記した問題が生じる。また、この構造において溝の端部を露出させないようにするには、加工精度が要求されるため、生産性が低下する。
一方、高電圧で動作するトランジスタの素子分離膜をLOCOS法で形成することも考えられるが、素子分離膜の幅を狭められないため、低電圧で動作するトランジスタと高電圧で動作するトランジスタとを高集積で形成することができない。
本発明は上記のような事情を考慮してなされたものであり、その目的は、ゲート絶縁膜が部分的に薄膜化することを抑制できる半導体装置の製造方法及び半導体装置を提供することにある。
上記課題を解決するため、本発明に係る半導体装置の製造方法は、シリコン基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記シリコン基板に熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程とを具備する。
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記シリコン基板に熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程とを具備する。
この半導体装置の製造方法によって製造される半導体装置のゲート絶縁膜は、熱酸化膜と酸化シリコン膜とを積層した構造である。酸化シリコン膜は、気相法によって形成されるため、薄膜化する部分が生じにくい。このため、ゲート絶縁膜が部分的に薄膜化することを抑制できる。
本発明に係る他の半導体装置の製造方法は、シリコン基板に、トランジスタが形成される素子領域を他の領域から分離する素子分離膜を形成する工程と、
前記素子領域に位置する前記シリコン基板に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記素子領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程とを具備する。
前記素子領域に位置する前記シリコン基板に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記素子領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程とを具備する。
本発明に係る他の半導体装置の製造方法は、シリコン基板に、トランジスタのチャネル領域を他の領域から分離する素子分離膜を形成する工程と、
前記チャネル領域に位置する前記シリコン基板に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記チャネル領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程とを具備する。
前記チャネル領域に位置する前記シリコン基板に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記チャネル領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程とを具備する。
これらの半導体装置の製造方法によって製造される半導体装置のゲート絶縁膜は、熱酸化膜と酸化シリコン膜とを積層した構造である。酸化シリコン膜は、気相法によって形成されるため、素子分離膜に隣接する部分で薄膜化しにくい。従って、ゲート絶縁膜が素子分離膜に隣接する部分で薄膜化することを抑制できる。
前記素子分離膜を形成する工程は、前記シリコン基板に溝を形成する工程と、前記溝の中に絶縁物を埋め込む工程とを具備してもよい。また、前記酸化シリコン膜を形成する工程は、CVD法により前記酸化シリコン膜を形成する工程であるのが好ましい。
前記酸化シリコン膜をアニール処理する工程において、酸素が添加された窒素雰囲気中、又は酸素が添加されたアルゴン雰囲気中で、前記酸化シリコン膜をアニール処理するのが好ましい。この場合、プラズマ雰囲気中で前記酸化シリコン膜をアニール処理するのが好ましい。また、雰囲気に水素を添加するのが好ましい。また、前記シリコン基板を400℃以上600℃以下に加熱するのが好ましい。
本発明に係る他の半導体装置の製造方法は、シリコン基板に、第1のトランジスタが形成される第1領域を他の領域から分離する第1の素子分離膜、及び第2のトランジスタが形成される第2領域を他の領域から分離する第2の素子分離膜それぞれを形成する工程と、
前記第1領域に位置するシリコン基板に、前記第1のトランジスタのゲート絶縁膜を形成する工程と、
前記第2領域に位置するシリコン基板に、前記第2のトランジスタのゲート絶縁膜を形成する工程と、
前記第1のトランジスタのゲート絶縁膜上に第1のゲート電極を形成するとともに、前記第2のトランジスタのゲート絶縁膜上に第2ゲート電極を形成する工程と、
を具備し、
前記第1のトランジスタのゲート絶縁膜を形成する工程は、
前記第1領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程とを具備する。
前記第1領域に位置するシリコン基板に、前記第1のトランジスタのゲート絶縁膜を形成する工程と、
前記第2領域に位置するシリコン基板に、前記第2のトランジスタのゲート絶縁膜を形成する工程と、
前記第1のトランジスタのゲート絶縁膜上に第1のゲート電極を形成するとともに、前記第2のトランジスタのゲート絶縁膜上に第2ゲート電極を形成する工程と、
を具備し、
前記第1のトランジスタのゲート絶縁膜を形成する工程は、
前記第1領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程とを具備する。
本発明に係る他の半導体装置の製造方法は、シリコン基板に、第1のトランジスタのチャネルとなる第1領域を他の領域から分離す第1の素子分離膜、及び第2のトランジスタが形成される第2領域を他の領域から分離する第2の素子分離膜それぞれを形成する工程と、
前記第1領域に位置するシリコン基板に、前記第1のトランジスタのゲート絶縁膜を形成する工程と、
前記第2領域に位置するシリコン基板に、前記第2のトランジスタのゲート絶縁膜を形成する工程と、
前記第1のトランジスタのゲート絶縁膜上に第1のゲート電極を形成するとともに、前記第2のトランジスタのゲート絶縁膜上に第2ゲート電極を形成する工程と、
を具備し、
前記第1のトランジスタのゲート絶縁膜を形成する工程は、
前記第1領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程とを具備する。
前記第1領域に位置するシリコン基板に、前記第1のトランジスタのゲート絶縁膜を形成する工程と、
前記第2領域に位置するシリコン基板に、前記第2のトランジスタのゲート絶縁膜を形成する工程と、
前記第1のトランジスタのゲート絶縁膜上に第1のゲート電極を形成するとともに、前記第2のトランジスタのゲート絶縁膜上に第2ゲート電極を形成する工程と、
を具備し、
前記第1のトランジスタのゲート絶縁膜を形成する工程は、
前記第1領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程とを具備する。
これらの半導体装置の製造方法において、前記第1のトランジスタのゲート絶縁膜を形成する工程と、前記第2のトランジスタのゲート絶縁膜を形成する工程とは、どちらが先に行われてもよい。
また、前記第2のトランジスタの動作電圧は、前記第1のトランジスタの動作電圧より低い場合、前記第2のトランジスタのゲート絶縁膜を形成する工程は、前記第2領域に位置するシリコン基板を熱酸化する工程であってもよい。
また、前記第2のトランジスタの動作電圧は、前記第1のトランジスタの動作電圧より低い場合、前記第2のトランジスタのゲート絶縁膜を形成する工程は、前記第2領域に位置するシリコン基板を熱酸化する工程であってもよい。
前記第1のトランジスタのゲート絶縁膜を形成する工程において、前記熱酸化膜及び前記酸化シリコン膜それぞれが、前記第2領域にも形成され、
前記第1のトランジスタのゲート絶縁膜を形成する工程と、前記第2のトランジスタのゲート絶縁膜を形成する工程の間に、前記第2領域に位置する前記熱酸化膜及び前記酸化シリコン膜を除去する工程を具備してもよい。
前記第1のトランジスタのゲート絶縁膜を形成する工程と、前記第2のトランジスタのゲート絶縁膜を形成する工程の間に、前記第2領域に位置する前記熱酸化膜及び前記酸化シリコン膜を除去する工程を具備してもよい。
本発明に係る他の半導体装置の製造方法は、シリコン基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記シリコン基板に熱酸化膜を形成する工程と、
前記熱酸化膜上にSOG膜を形成する工程と、
前記SOG膜をアニール処理する工程とを具備する。
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記シリコン基板に熱酸化膜を形成する工程と、
前記熱酸化膜上にSOG膜を形成する工程と、
前記SOG膜をアニール処理する工程とを具備する。
この半導体装置の製造方法によって製造される半導体装置のゲート絶縁膜は、SOG膜と酸化シリコン膜とを積層した構造である。SOG膜は液体を塗布することによって形成されるため、薄膜化する部分が生じにくい。このため、ゲート絶縁膜が部分的に薄膜化することを抑制できる。
本発明に係る半導体装置は、シリコン基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を具備し、
前記ゲート絶縁膜は、前記シリコン基板を熱酸化することにより形成された熱酸化膜と、前記熱酸化膜上に形成された酸化シリコン膜とを具備する。
前記ゲート絶縁膜上に形成されたゲート電極と、
を具備し、
前記ゲート絶縁膜は、前記シリコン基板を熱酸化することにより形成された熱酸化膜と、前記熱酸化膜上に形成された酸化シリコン膜とを具備する。
以下、図面を参照して本発明の実施形態について説明する。図1及び図2の各図は、本発明の第1の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態で製造される半導体装置は、素子分離膜がトレンチアイソレーション法により形成され、かつ、ゲート絶縁膜の厚さが20nm以上のトランジスタ(例えば動作電圧が15V以上のトランジスタ)を有している。なお、図2(B)は図2(A)のA−A断面図である。
まず、図1(A)に示すように、シリコン基板1に、酸化窒化シリコン膜及び窒化シリコン膜(それぞれ図示せず)を、この順に積層し、これら窒化シリコン膜及び酸化シリコン膜に、開口部を形成する。次いで、窒化シリコン膜をマスクとしてシリコン基板1をエッチングする。これにより、シリコン基板1には、素子分離膜が埋め込まれる溝1aが形成される。
次いで、溝1aの中及び窒化シリコン膜上に、酸化シリコン膜をCVD法により形成する。次いで、この酸化シリコン膜をCMP法により研磨する。これにより、窒化シリコン膜上に位置する酸化シリコン膜が除去される。次いで、窒化シリコン膜を、所定の膜厚になるまでCMP法により研磨し、さらに、残留している窒化シリコン膜及び酸化窒化シリコン膜をエッチバックする。これにより、シリコン基板1の溝1aには素子分離膜2が埋め込まれる。なお、溝1aの上端部に隣接する素子分離膜2は、エッチバックの際に除去される。
次いで、図1(B)に示すように、シリコン基板1を熱酸化する。熱酸化温度は、例えば750℃以上900℃以下である。これにより、素子領域に位置するシリコン基板1には、熱酸化膜3aが形成される。熱酸化膜3aの厚さは、20nm未満であるのが好ましい。なお、本熱酸化工程では、ウェット熱酸化法を用いるのが好ましい。
次いで、図1(C)に示すように、熱酸化膜3a上を含む全面上に、酸化シリコン膜3bを気相法(例えばCVD法)により形成する。このときの原料ガスとしては、例えばSiH4とO2が用いられる。また、TEOSとO2が用いられてもよい。また、シリコン基板1の加熱温度は、溝1aのコーナー部分が酸化されない程度の温度にする。
これにより、シリコン基板1には、熱酸化膜3a及び酸化シリコン膜3bをこの順に積層したゲート絶縁膜3が形成される。ゲート絶縁膜3の一部が酸化シリコン膜3bによって構成されているため、ゲート絶縁膜3が素子分離膜2に隣接する部分で薄膜化することを抑制できる。なお、ゲート絶縁膜3の厚さは、酸化シリコン膜3bの厚さによって調節される。
次いで、図1(D)に示すように、酸化シリコン膜3bをアニール処理する。これにより、酸化シリコン膜3bの膜質が改善され、ゲート絶縁膜3の電気耐圧性が向上する。
なお、アニール処理時のシリコン基板1の温度は、400℃以上600℃以下が好ましく、また雰囲気の圧力は1Pa以上100Pa以下が好ましい。また、これら温度及び圧力は、溝1aのコーナー部分が酸化されない程度であるのが好ましい。
また、アニール処理時には、雰囲気にO2とArを混合したガス(例えばO2が5%wt以下)、又はO2とN2を混合したガス(例えばN2が95%wt以下)を供給するのが好ましい。さらには、これらのガスにH2を添加するのが好ましい。この際、H2は、O2の1倍以上2倍以下添加されるのが好ましい。
また、アニール処理時には、上記したガスをプラズマ化するのが好ましい。
また、アニール処理時には、上記したガスをプラズマ化するのが好ましい。
次いで、図2(A)及び図2(B)に示すように、ゲート絶縁膜3上を含む全面上にポリシリコン膜を、例えばCVD法により形成する。次いで、このポリシリコン膜上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ゲート絶縁膜3上及びその周囲に位置する素子分離膜2上には、ゲート電極4が形成される。その後、レジストパターンを除去する。
次いで、ゲート電極4及び素子分離膜2をマスクとして、シリコン基板1に不純物イオンを導入する。これにより、シリコン基板1には低濃度不純物領域6a,6bが形成される。
次いで、ゲート電極4上を含む全面上に酸化シリコン膜をCVD法により形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極4の側壁にはサイドウォール5が形成される。なお、この工程において、酸化シリコン膜3bのうち、ゲート電極4で覆われていない部分は除去される。
次いで、ゲート電極4及び素子分離膜2をマスクとして、シリコン基板1に不純物を導入する。これにより、シリコン基板1には、ソース及びドレインとなる不純物領域7a,7bが形成される。
このようにして、シリコン基板1には、STI構造を有する素子分離膜2、及びトランジスタが形成される。
このようにして、シリコン基板1には、STI構造を有する素子分離膜2、及びトランジスタが形成される。
以上、本発明の第1の実施形態によれば、ゲート絶縁膜3は、熱酸化膜3a及び酸化シリコン膜3bをこの順に積層した構造を有する。酸化シリコン膜3bは気相法によって形成されるため、ゲート絶縁膜3が素子分離膜に隣接する部分で薄膜化することを、抑制できる。また、酸化シリコン膜3bに、アニール処理を行っている。これにより、酸化シリコン膜3bの膜質が改善され、ゲート絶縁膜3の耐圧性が十分に高くなる。
従って、ゲート絶縁膜3の耐電圧特性の低下が抑制され、トランジスタの動作電圧を高くすることができる。
従って、ゲート絶縁膜3の耐電圧特性の低下が抑制され、トランジスタの動作電圧を高くすることができる。
また、ゲート絶縁膜3の下層には熱酸化膜3aが形成されている。このため、ゲート絶縁膜3とシリコン基板1の界面の構造は従来と同じになり、トランジスタの特性や信頼性の低下が抑制される。
また、ゲート絶縁膜3を形成するときの熱酸化量が多いほど、ゲート絶縁膜3の端部が丸くなる。また、この熱酸化量が多いほど溝1aの側壁が熱酸化されるため、素子分離膜2とシリコン基板1の界面に生じるストレスが大きくなる。これに対し、本実施形態では、ゲート絶縁膜3を形成するときに必要な熱酸化量が従来と比べて少なくすることができる。従って、ゲート絶縁膜3の端部が丸くなること、及び素子分離膜2とシリコン基板1の界面にストレスが生じることそれぞれを、従来と比べて抑制することができる。
なお、本実施形態において、ゲート絶縁膜3の酸化シリコン膜3bは気相法によって形成したが、酸化シリコン膜3bをSOG(Spin On Glass)膜により形成してもよい。この場合において、SOG膜はスピンコート法によって形成される。また、形成されたSOG膜には、上記した実施形態と同様の手法によりアニール処理が行われる。
図3は、酸化シリコン膜3bをアニール処理することの効果を説明する為のグラフである。本グラフは、ゲート絶縁膜3における、印加電圧とリーク電流量の関係を示すグラフである。点線は、酸化シリコン膜3bにアニール処理を加えない場合の測定結果の一例であり、実線は、酸化シリコン膜3bにプラズマ(使用ガスはO2+N2+H2)を用いたアニール処理を加えた場合の測定結果の一例である。なお、それぞれの例において、熱酸化膜3aの厚さは20nmであり、酸化シリコン膜3bの厚さは60nmである。
酸化シリコン膜3bにアニール処理を行わない場合、ゲート絶縁膜3のリーク電流量は、印加電圧の電界強度=4MV/cmを境に急激に増加する。電界強度4MV/cmは、厚さが80nmのゲート絶縁膜3に32Vの電圧を加えることに相当する。ゲート絶縁膜3の厚さのばらつきを考慮すると、ゲート絶縁膜3の厚さが80nmの場合におけるトランジスタの動作電圧の上限は、25V程度でなる。
これに対し、酸化シリコン膜3bにプラズマを用いたアニール処理を加えた場合、ゲート絶縁膜3のリーク電流量は、印加電圧の電界強度=6.5MV/cmを境に急激に増加する。すなわち、ゲート絶縁膜3は、電界強度6.5MV/cmまで耐えることができる。この条件では、ゲート絶縁膜3の厚さが80nmの場合におけるトランジスタの動作電圧の上限を50V程度とすることができる。
このグラフから、酸化シリコン膜3bにアニール処理を加えることにより、ゲート絶縁膜3の耐圧性が向上し、トランジスタの動作電圧の上限を高くできることが分かる。
このグラフから、酸化シリコン膜3bにアニール処理を加えることにより、ゲート絶縁膜3の耐圧性が向上し、トランジスタの動作電圧の上限を高くできることが分かる。
図4の各図は、本発明の第2の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本例により形成されるトランジスタの構造は、第1の実施形態により形成されるトランジスタの構造とは異なる。以下、第1の実施形態と同一の構成については同一の符号を付し、説明を省略する。
まず、図4(A)に示すように、シリコン基板1上に酸化窒化シリコン膜(図示せず)及び窒化シリコン膜(図示せず)を形成し、これら酸化窒化シリコン膜及び窒化シリコン膜に開口部(図示せず)を形成する。次いで、窒化シリコン膜をマスクとして不純物イオンを注入する。これにより、シリコン基板1のうちソースが形成されるソース領域70bとチャネル領域70aの間、及びドレインが形成されるドレイン領域70cとチャネル領域70aの間それぞれには、パンチスルーストッパー領域となる不純物領域16が形成される。
次いで、窒化シリコン膜をマスクとして、シリコン基板1をエッチングする。これにより、シリコン基板1には、素子分離膜が埋め込まれる溝1bが形成される。溝1bの底部及び側面に位置するシリコン基板1には、不純物領域16が設けられている。その後、窒化シリコン膜及び酸化窒化シリコン膜を除去する。
次いで、溝1bの中に素子分離膜2を埋め込む。この工程は、第1の実施形態において素子分離膜“を溝1aに埋め込む工程と同一である。なお、素子分離膜2は、チャネル領域70aとソース領域70bの間、及びチャネル領域70aとドレイン領域70cの間それぞれにも形成される。
次いで、シリコン基板1を熱酸化する。これにより、チャネル領域70aに位置するシリコン基板1には、熱酸化膜13aが形成される。なお、ソース領域70b及びドレイン領域70cそれぞれに位置するシリコン基板1にも、熱酸化膜が形成される。なお、熱酸化膜13aの形成条件は、第1の実施形態における熱酸化膜3aの形成条件と同一である。
次いで、図4(B)に示すように、ゲート絶縁膜23上を含む全面上に、酸化シリコン膜13bを形成する。酸化シリコン膜13bの形成方法は、第1の実施形態における酸化シリコン膜3bの形成方法と同一である。
これにより、シリコン基板1には、熱酸化膜13a及び酸化シリコン膜13bをこの順に積層したゲート絶縁膜13が形成される。ゲート絶縁膜13の一部が酸化シリコン膜13bによって構成されているため、ゲート絶縁膜13が素子分離膜2に隣接する部分で薄膜化することを抑制できる。なお、ゲート絶縁膜13の厚さは、酸化シリコン膜13bの厚さによって調節される。
次いで、ゲート絶縁膜13上にゲート電極14を形成する。ゲート電極14の形成方法は、第1の実施形態におけるゲート電極4の形成方法と同一である。次いで、ゲート電極14上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極14の側壁にはサイドウォール15が形成される。
なお、この工程において、ソース領域70b及びドレイン領域70cそれぞれに位置する熱酸化膜も除去される。また、酸化シリコン膜13bのうちゲート電極14で覆われていない部分も除去される。
次いで、ゲート電極14及び素子分離膜2をマスクとして、シリコン基板1に不純物イオンを導入する。これにより、シリコン基板1には、ソース及びドレインとなる不純物領域17a,17bが形成される。
このようにして、シリコン基板1には素子分離膜2及びトランジスタが形成される。本実施形態においても、ゲート絶縁膜13の酸化シリコン膜13bが気相法によって形成されるため、第1の実施形態と同一の効果を得ることができる。
図5及び図6の各図は、第3の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態で製造される半導体装置において、第1素子領域10aには、第1の実施形態で示したトランジスタが形成され、第2素子領域10bには他のトランジスタが形成される。また、第2素子領域10bに形成されるトランジスタの動作電圧は、第1素子領域10aに形成されるトランジスタの動作電圧(例えば15V)より低く、例えば1.2V以上6V以下である。また、第2素子領域10bに形成されるトランジスタは、第1素子領域10aに形成されるトランジスタより小型である。以下、第1の実施形態と同一の構成については同一の符号を付し、説明を省略する。なお、図6(B)は、図6(A)のB−B断面図である。
まず、図5(A)に示すように、第1素子領域10a及び第2素子領域10bそれぞれに位置するシリコン基板1に、溝1aを形成し、さらに溝1aに素子分離膜2を埋め込む。これらの形成方法は、第1の実施形態と同一である。
次いで、シリコン基板1を熱酸化する。これにより、第1素子領域10a及び第2素子領域10bそれぞれに位置するシリコン基板1には、熱酸化膜3aが形成される。次いで、熱酸化膜3aを含む全面上に酸化シリコン膜3bを形成する。これにより、第1素子領域10aにはゲート絶縁膜3が形成される。なお、熱酸化膜3a及び酸化シリコン膜3bの形成方法は、第1の実施形態と同一である。また、ゲート絶縁膜3の端部の薄膜化は、第1の実施形態と同様の作用により抑制される。
次いで、図5(B)に示すように、第1素子領域10a及び第2素子領域10bを含む全面上にフォトレジスト膜50を塗布し、フォトレジスト膜50を露光及び現像する。これにより、フォトレジスト膜50は、第2素子領域10bから除去される。次いで、フォトレジスト膜50をマスクとして、酸化シリコン膜3b及び熱酸化膜3aをエッチングする。これにより、第2素子領域10bに位置する酸化シリコン膜3b及び熱酸化膜3aが除去される。
その後、図5(C)に示すように、フォトレジスト膜50を除去する。次いで、シリコン基板1を熱酸化する。これにより、第2素子領域10bにはトランジスタのゲート絶縁膜23が形成される。ゲート絶縁膜23はゲート絶縁膜3より薄い。
次いで、図6(A)及び(B)に示すように、ゲート絶縁膜3、及びゲート絶縁膜23それぞれ上を含む全面上に、ポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート絶縁膜3上にはゲート電極4が形成され、ゲート絶縁膜23上にはゲート電極24が形成される。
次いで、素子分離膜2及びゲート電極4,24をマスクとして、シリコン基板1に不純物を注入する。これにより、第1素子領域10aに位置するシリコン基板1には低濃度不純物領域6a,6bが形成され、第2素子領域10bに位置するシリコン基板1には低濃度不純物領域26a,26bが形成される。
次いで、ゲート電極4,24上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極4,24それぞれの側壁にはサイドウォール5,25が形成される。この工程において、酸化シリコン膜3bのうちゲート電極4に覆われていない部分も除去される。
次いで、素子分離膜2、ゲート電極4,24及びサイドウォール5,25をマスクとして、シリコン基板1に不純物を再び注入する。これにより、第1素子領域10aには不純物領域7a,7bが形成され、第2素子領域10bにはソース及びドレインとなる不純物領域27a,27bが形成される。
このようにして、第1素子領域10a及び第2素子領域10bそれぞれにはトランジスタが形成される。本実施形態においても、第1の実施形態と同一の効果を得ることができる。
図7の各図は、第4の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、第1素子領域10aに第2の実施形態で示したトランジスタが形成されることを除いて、第3の実施形態と同一である。以下、第2の実施形態又は第3の実施形態と同一の構成については同一の符号を付し、説明を省略する。
まず、図7(A)に示すように、第1素子領域10aに位置するシリコン基板1に溝1bを形成するとともに、第2素子領域10bに位置するシリコン基板1に溝1aを形成する。次いで、溝1a,1bそれぞれに素子分離膜2を埋め込む。これらの形成方法は、第2又は第3の実施形態と同一である。
次いで、シリコン基板1を熱酸化する。これにより、第1素子領域10a及び第2素子領域10bそれぞれに位置するシリコン基板1には、熱酸化膜13aが形成される。次いで、熱酸化膜13aを含む全面上に酸化シリコン膜13bを形成する。これにより、第1素子領域10aにはゲート絶縁膜13が形成される。なお、熱酸化膜13a及び酸化シリコン膜13bの形成方法は、第2の実施形態と同一である。また、ゲート絶縁膜13の端部の薄膜化は、第2の実施形態と同様の作用により抑制される。なお、第2素子領域10bにも熱酸化膜13a及び酸化シリコン膜13bが形成される。
次いで、図7(B)に示すように、第1素子領域10a及び第2素子領域10bを含む全面上にフォトレジスト膜50を塗布し、フォトレジスト膜50を露光及び現像する。これにより、フォトレジスト膜50は、第2素子領域10bから除去される。次いで、フォトレジスト膜50をマスクとして、酸化シリコン膜13b及び熱酸化膜13aをエッチングする。これにより、第2素子領域10bに位置する酸化シリコン膜13b及び熱酸化膜13aが除去される。
その後、図7(C)に示すように、フォトレジスト膜50を除去する。次いで、シリコン基板1を熱酸化する。これにより、第2素子領域10bにはトランジスタのゲート絶縁膜23が形成される。ゲート絶縁膜23はゲート絶縁膜13より薄い。
次いで、ゲート絶縁膜3、及びゲート絶縁膜23それぞれ上を含む全面上に、ポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート絶縁膜13上にはゲート電極14が形成され、ゲート絶縁膜23上にはゲート電極24が形成される。
次いで、素子分離膜2及びゲート電極14,24をマスクとして、シリコン基板1に不純物を注入する。これにより、第2素子領域10bに位置するシリコン基板1には低濃度不純物領域26a,26bが形成される。次いで、ゲート電極14,24上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極14,24それぞれの側壁にはサイドウォール15,25が形成される。
次いで、素子分離膜2、ゲート電極14,24及びサイドウォール25をマスクとして、シリコン基板1に不純物を再び注入する。これにより、第1素子領域10aには不純物領域17a,17bが形成され、第2素子領域10bにはソース及びドレインとなる不純物領域27a,27bが形成される。
このようにして、第1素子領域10a及び第2素子領域10bそれぞれにはトランジスタが形成される。本実施形態においても、第1の実施形態と同一の効果を得ることができる。
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、ゲート酸化膜3,13の酸化シリコン膜3b,13bをプラズマ窒化してもよいし、窒素イオンを注入してもよい。
1,100…シリコン基板、1a,1b…溝、2,102…素子分離膜、3,13,23,103…ゲート絶縁膜、3a,13a…熱酸化膜、3b,13b…酸化シリコン膜、4,14,24,104…ゲート電極、5,15,25,105…サイドウォール、6a,6b,26a,26b,106a,106b…低濃度不純物領域、7a,7b,16,17a,17b,27a,27b,107a,107b…不純物領域、10a…第1素子領域、10b…第2素子領域、50…レジストパターン、70a…チャネル領域、70b…ソース領域、70c…ドレイン領域,101a…側壁、103a…端部
Claims (15)
- シリコン基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記シリコン基板に熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程と、
を具備する半導体装置の製造方法。 - シリコン基板に、トランジスタが形成される素子領域を他の領域から分離する素子分離膜を形成する工程と、
前記素子領域に位置する前記シリコン基板に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記素子領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程と、
を具備する半導体装置の製造方法。 - シリコン基板に、トランジスタのチャネル領域を他の領域から分離する素子分離膜を形成する工程と、
前記チャネル領域に位置する前記シリコン基板に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記チャネル領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程と、
を具備する半導体装置の製造方法。 - 前記素子分離膜を形成する工程は、
前記シリコン基板に溝を形成する工程と、
前記溝の中に絶縁物を埋め込む工程と、
を具備する請求項2又は3に記載の半導体装置の製造方法。 - 前記酸化シリコン膜を形成する工程は、CVD法により前記酸化シリコン膜を形成する工程である請求項1〜4のいずれか一項に記載の半導体装置の製造方法。
- 前記酸化シリコン膜をアニール処理する工程において、酸素が添加された窒素雰囲気中、又は酸素が添加されたアルゴン雰囲気中で、前記酸化シリコン膜をアニール処理する請求項1〜5のいずれか一項に記載の半導体装置の製造方法。
- 前記酸化シリコン膜をアニール処理する工程において、プラズマ雰囲気中で前記酸化シリコン膜をアニール処理する請求項6に記載の半導体装置の製造方法。
- 前記酸化シリコン膜をアニール処理する工程において、雰囲気に水素を添加する請求項6又は7に記載の半導体装置の製造方法。
- 前記酸化シリコン膜をアニール処理する工程において、前記シリコン基板を400℃以上600℃以下に加熱する請求項1〜8のいずれか一項に記載の半導体装置の製造方法。
- シリコン基板に、第1のトランジスタが形成される第1領域を他の領域から分離する第1の素子分離膜、及び第2のトランジスタが形成される第2領域を他の領域から分離する第2の素子分離膜それぞれを形成する工程と、
前記第1領域に位置するシリコン基板に、前記第1のトランジスタのゲート絶縁膜を形成する工程と、
前記第2領域に位置するシリコン基板に、前記第2のトランジスタのゲート絶縁膜を形成する工程と、
前記第1のトランジスタのゲート絶縁膜上に第1のゲート電極を形成するとともに、前記第2のトランジスタのゲート絶縁膜上に第2ゲート電極を形成する工程と、
を具備し、
前記第1のトランジスタのゲート絶縁膜を形成する工程は、
前記第1領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程と、
を具備する半導体装置の製造方法。 - シリコン基板に、第1のトランジスタのチャネルとなる第1領域を他の領域から分離する第1の素子分離膜、及び第2のトランジスタが形成される第2領域を他の領域から分離する第2の素子分離膜それぞれを形成する工程と、
前記第1領域に位置するシリコン基板に、前記第1のトランジスタのゲート絶縁膜を形成する工程と、
前記第2領域に位置するシリコン基板に、前記第2のトランジスタのゲート絶縁膜を形成する工程と、
前記第1のトランジスタのゲート絶縁膜上に第1のゲート電極を形成するとともに、前記第2のトランジスタのゲート絶縁膜上に第2ゲート電極を形成する工程と、
を具備し、
前記第1のトランジスタのゲート絶縁膜を形成する工程は、
前記第1領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程と、
を具備する半導体装置の製造方法。 - 前記第2のトランジスタの動作電圧は、前記第1のトランジスタの動作電圧より低く、
前記第2のトランジスタのゲート絶縁膜を形成する工程は、前記第2領域に位置するシリコン基板を熱酸化する工程である請求項10又は11に記載の半導体装置の製造方法。 - 前記第1のトランジスタのゲート絶縁膜を形成する工程において、前記熱酸化膜及び前記酸化シリコン膜それぞれが、前記第2領域にも形成され、
前記第1のトランジスタのゲート絶縁膜を形成する工程と、前記第2のトランジスタのゲート絶縁膜を形成する工程の間に、前記第2領域に位置する前記熱酸化膜及び前記酸化シリコン膜を除去する工程を具備する請求項10〜12のいずれか一項に記載の半導体装置の製造方法。 - シリコン基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記シリコン基板に熱酸化膜を形成する工程と、
前記熱酸化膜上にSOG膜を形成する工程と、
前記SOG膜をアニール処理する工程と、
を具備する半導体装置の製造方法。 - シリコン基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を具備し、
前記ゲート絶縁膜は、前記シリコン基板を熱酸化することにより形成された熱酸化膜と、前記熱酸化膜上に形成された酸化シリコン膜と、
を具備する半導体装置。
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JP2005078821A JP2006261495A (ja) | 2005-03-18 | 2005-03-18 | 半導体装置の製造方法及び半導体装置 |
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WO2010041740A1 (ja) * | 2008-10-10 | 2010-04-15 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
-
2005
- 2005-03-18 JP JP2005078821A patent/JP2006261495A/ja not_active Withdrawn
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WO2010041740A1 (ja) * | 2008-10-10 | 2010-04-15 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
JP2010093170A (ja) * | 2008-10-10 | 2010-04-22 | Toyota Motor Corp | 半導体装置の製造方法 |
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