KR100398305B1 - 반도체 장치 및 ｓｏｉ 기판 - Google Patents

반도체 장치 및 ｓｏｉ 기판 Download PDF

Info

Publication number
KR100398305B1
KR100398305B1 KR10-2001-0019574A KR20010019574A KR100398305B1 KR 100398305 B1 KR100398305 B1 KR 100398305B1 KR 20010019574 A KR20010019574 A KR 20010019574A KR 100398305 B1 KR100398305 B1 KR 100398305B1
Authority
KR
South Korea
Prior art keywords
film
insulating film
silicon
gate insulating
deuterium
Prior art date
Application number
KR10-2001-0019574A
Other languages
English (en)
Other versions
KR20020018549A (ko
Inventor
구니끼요다쯔야
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20020018549A publication Critical patent/KR20020018549A/ko
Application granted granted Critical
Publication of KR100398305B1 publication Critical patent/KR100398305B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Abstract

산화실리콘막에 비해 막 두께를 얇게 할 수 있음과 함께, 열화를 방지한 게이트 절연막을 갖는 시스템화된 반도체 장치를 제공하는 것을 제1 목적으로 하고, 소자 분리 절연막이나 SOI 기판 내의 매립 산화막의 핫 캐리어 내성을 향상시킴으로써, 신뢰성이 향상된 반도체 장치를 제공하는 것을 제2 목적으로 한다.
실리콘 기판(1) 상에 순서대로 배치된 중수소를 포함하는 산화실리콘막(111) 및 중수소를 포함하는 질화실리콘막(121)의 2층막으로 구성되는 게이트 절연막과, 질화실리콘막(121) 상에 순서대로 배치된 도핑된 폴리실리콘막(13), 배리어 메탈층(14), 텅스텐 등의 금속막(15)의 3층막으로 구성되는 게이트 전극을 구비하고 있다. 또한, 금속막(15) 상에는 질화실리콘막(18)이 배치되고, 게이트 절연막 및 게이트 전극 및 질화실리콘막(18)을 피복하도록 피복 절연막(161)이 배치되어 있다.

Description

반도체 장치 및 ＳＯＩ 기판{SEMICONDUCTOR DEVICE AND SOI SUBSTRATE}
본 발명은 반도체 장치 및 SOI 기판에 관한 것으로, 특히, 반도체 소자를 구성하는 절연막 및 매립 절연막을 개량한 반도체 장치 및 SOI 기판에 관한 것이다.
MOSFET(Metal Oxide Silicon Field Effect Transistor)의 미세화에 따라, 전류 구동력의 향상과 임계치 전압의 롤 오프(roll-off)(게이트 길이 및 게이트 폭의 변화에 대해 임계치 전압이 변화하는 양)를 완화할 목적으로, 게이트 절연막의 막 두께를 얇게 하는 시도가 이루어지고 있다.
그 배경에는,
(1) 전류 구동력이 향상되면 회로의 동작 속도가 빨라지고, 반도체 칩의 동작 주파수가 올라가는 것과,
(2) 임계치 전압의 롤 오프가 완화되면, 전사 공정이나 가공 공정 시의 게이트 길이 및 게이트 폭의 변동에 대해 트랜지스터의 임계치 전압의 변동이 작아져 양산하기 쉽다고 하는 두 가지 이유가 있다.
산화실리콘(SiO2)으로 이루어진 게이트 절연막에서는 두께가 3㎚ 이하가 되면 실리콘 기판으로부터 게이트 전극으로의 직접 터널링에 의한 게이트 누설 전류가 현저해지기 때문에, 산화실리콘으로 이루어진 게이트 절연막은 막 두께 3㎚ 정도가 한계이다. 그러나, 전류 구동력을 향상시키기 위해서, 산화실리콘막으로 환산한 게이트 절연막의 막 두께(이하, 환산 막 두께로 호칭)가 3㎚ 이하인 것이 요구되고 있다.
또한, 산화실리콘의 게이트 절연막이 붕소를 고농도로 포함하는 폴리실리콘막(표면 채널형의 P형 MOSFET의 게이트 전극으로서 사용)에 접하여 형성되면, 폴리실리콘막 중의 붕소가 열처리 시에 열확산되어 게이트 절연막 중에도 확산되고, 그것이 채널에 도달하는 것에 기인하는 임계치 전압의 변동이 문제가 되고 있다.
이 문제를 해결하는 하나의 방법으로서, 게이트 길이가 0.12㎛ 이하인 세대에서는 예를 들면 도 43에 도시한 바와 같은 구성의 MOSFET(90)가 사용되고 있다.
도 43에 있어서 MOSFET(90)는 실리콘 기판(1) 상에 순서대로 배치된 산화실리콘막(11) 및 질화실리콘막(12)의 2층막으로 구성되는 게이트 절연막과, 질화실리콘막(12) 상에 순서대로 배치된 도핑된 폴리실리콘막(13), 배리어 메탈층(WNx, TiNx, Ta, TaN 등)(14), 금속막(15)의 3층막으로 구성되는 게이트 전극을 구비하고 있다. 또, 산화실리콘막과 질화실리콘막으로 구성되는 게이트 절연막을 이하에 있어서는 ON(Oxide-Nitride)막으로 호칭한다.
또, MOSFET(90)는 게이트 절연막 및 게이트 전극을 피복하는 피복 절연막(16), 적어도 피복 절연막(16)의 측면을 피복하는 측벽 절연막(17), 게이트 전극의 하부의 실리콘 기판(1)의 표면 내에 배치된 채널층(7), 채널층(7)을 사이에 두고 대향하도록 배치된 한쌍의 엑스텐션층(6), 한쌍의 엑스텐션층(6) 내에 각각 배치된 포켓층(5), 한쌍의 엑스텐션층(6)에 인접하여 배치된 한쌍의 소스·드레인 주요층(4)을 갖고 있다. 여기서, 엑스텐션층(6)은 소스·드레인 주요층(4)과 동일 도전형이고, 소스·드레인층으로서 기능하기 때문에 소스·드레인 엑스텐션층(6)으로 호칭해야 하지만, 편의적으로 엑스텐션층(6)으로 호칭한다.
또한, MOSFET(90)의 활성 영역은 소자 분리 절연막의 일종인 STI(Shallow Trench Isolation)막(3)에 의해서 규정되고, 실리콘 기판(1)의 내부에는 채널 스토퍼층(2)이 배치되고, MOSFET(90)의 상부에는 제1 층간 절연막(21), 절연막(22), 제2 층간 절연막(23), 제3 층간 절연막(24)이 적층되어 있다.
또한, 도 43에 있어서는, 제1 층간 절연막(21) 및 절연막(22)을 관통하여 한쌍의 소스·드레인 주요층(4)에 각각 도달하는 컨택트부(31), 한쪽의 컨택트부(31)에 접속되는 제1 배선층(32), 제2 층간 절연막(23)을 관통하여 다른쪽의 컨택트부(31)에 도달하는 컨택트부(33), 컨택트부(33)에 접속되는 제2 배선층(34)이 배치된 구성을 나타내고 있지만, 이것은 예에 불과하다.
또, 참고로, MOSFET에 있어서의 각층의 도우펀트의 종류를 도 44에 나타낸다. 도 44에 있어서는 N형 MOSFET 및 P형 MOSFET의 각각을 표면 채널형과 매립 채널형으로 분류하고, 채널층, 채널 스토퍼층, 소스·드레인 주요층, 엑스텐션층, 포켓층, 도핑된 폴리실리콘층의 각각에 관해 사용 가능한 도우펀트를 열거하고 있다.
다음에 상술한 ON막의 이점에 대해 설명한다. ON막은,
(1) 직접 터널링에 의한 게이트 전류가 거의 흐르지 않는 조건 하에서의 환산 막 두께가 3㎚보다 얇게 할 수 있는 것과,
(2) 질화실리콘 중의 도우펀트의 확산 계수는 산화실리콘 중의 확산 계수보다도 꽤 작기 때문에, 폴리실리콘 중의 도우펀트가 게이트 절연막 중에 열확산되어 채널에 도달하지 않고, 그것에 기인하는 임계치 전압 변동이 없다고 하는 2개의 이점을 갖고 있다.
또, 질화실리콘막을 실리콘 기판 상에 형성하여 게이트 절연막에 이용하는 시도도 이루어졌지만, 질화실리콘/실리콘 기판의 계면 준위 밀도가 증가하기 때문에, 실용화되고 있지 않다. 계면 준위 밀도가 커지면, MOSFET의 내부를 이동 중인 캐리어가 트랩/디트랩을 반복하는 것에 기인하여 이동도나 실효적인 캐리어 밀도가 저하되기 때문에, 드레인 전류가 저하되는 문제가 발생한다. 그 결과, MOSFET로 구성되는 반도체 집적 회로의 동작 속도가 저하되는 문제가 발생한다.
상기한 바와 같이, ON막은 많은 이점을 갖지만, 핫 캐리어 내성에 약간의 문제를 갖고 있다.
도 45∼도 47은 실리콘 기판 상에 형성된 ON막의 핫 캐리어에 기인하는 열화 메카니즘을 설명하는 모식도이다. 수소 원자가 산화실리콘막의 형성시, 혹은, 그 후의 공정(수소 소결 등)으로 ON막 중에 도입되고, 도 45에 도시한 바와 같이, ON막을 구성하는 산화실리콘막 중의 실리콘 원자의 일부와 결합한다. 도 45에 있어서는 실리콘 원자(Si)와 수산기(OH)와의 결합체를 나타내고 있다. 또, 실리콘 원자에는 기호 R로 표시하는 원자가 단결합으로 3개 결합하고 있다. 이것은 산소(O)나 수소(H)나 실리콘 중 어느 하나의 원자가 단결합으로 3개 결합하는 것을 나타내고 있고, 마찬가지의 표기는 도 47 및 도 48에 있어서도 사용하고 있다.
또한, 질화실리콘막 중에도 막의 형성시나 그 후의 공정에 의해 수소 원자가 도입되고 있다. 또한, SiO2/Si 계면의 실리콘 원자의 불포화 결합수(댕글링 결합)는 수소 소결 등의 공정에 의해 도입된 수소 원자와 결합하여 종단되어 있다.
MOSFET에 스트레스 전압(예를 들면, N형 MOSFET인 경우, 드레인과 게이트에 전원 전압 VDD, 소스에 0V, 혹은 베이스 전원 전압 VBB=-1V)이 인가되면, 내부 전계에 의해 가속되어 에너지를 얻는 실리콘 기판 중의 핫 캐리어 HOT는 SiO2/Si 계면의 장벽 에너지보다 큰 에너지를 갖음으로써 계면을 넘어 도 45에 도시한 바와 같이 SiO2중에 도달한다.
그리고, 핫 캐리어 HOT의 에너지에 의해 실리콘 원자에 결합한 수산기의 수소 원자의 결합이 끊어지고, 결합이 끊어진 산소의 불포화 결합수는 고정 전하로서 기능한다.
결합이 끊어진 수소 원자는, 도 46에 도시한 바와 같이, 게이트 절연막 중의 전계에 의한 드리프트나, 열확산에 의해 SiO2/Si 계면에 도달한다. 계면에 도달한 수소 원자는 계면의 Si 원자와 수소 원자와의 결합체와 반응하여 수소 분자를 형성한다.
이들 수소 분자는 기체로서 휘발하고, 도 47에 도시한 바와 같이 SiO2/Si 계면의 실리콘 원자의 댕글링 결합은 계면 준위로서 기능하며, 산화실리콘막 중의 실리콘 원자의 댕글링 결합은 고정 전하로서 기능한다.
고정 전하나 계면 준위가 형성되면, 임계치 전압의 변동이나 드레인 전류의 열화 등이 발생하여 회로의 동작 속도의 저하 및 회로의 오동작을 야기한다.
이상은 산화실리콘막 중의 수소 원자에 기인하는 ON막의 열화 메카니즘의 설명이지만, 다음에, 질화실리콘막 중의 수소 원자에 기인하는 ON막의 열화 메카니즘을 설명한다.
ON막을 구성하는 질화실리콘막은, 통상, 하기의 화학식 1, 화학식 2로 나타내는 화학 반응에 의해 형성된다.
화학식 1은 CVD 반응 장치나 RTN(Rapid Thermal Nitridation) 장치에서의 반응을 나타내고, 화학식 2는 플라즈마 여기에 의한 반응을 나타내고 있다. 또, 화학식 2의 N*는 질소 원자의 래디컬을 뜻하고 있다.
화학식 1, 화학식 2로부터 알 수 있는 바와 같이, 질화실리콘막의 형성 공정에서는 부산물로서 수소 가스가 형성된다. 화학식 상에서는 수소 분자이지만, 그일부는 반응의 과정에서 질화실리콘막 중으로 수소 원자의 상태에서 도입된다. 질화실리콘막 중의 수소 원자는 실리콘 원자와 결합하는 것이나, 질화실리콘의 격자 간에 존재하는 것 등, 여러 가지의 형태로 존재한다.
도 48은 화학식 1의 반응을 이용하여 형성한 질화실리콘막 중의 수소 원자 농도의 암모니아 가스 분압 의존성을 나타내는 도면이고, 반응실 내의 전압에 대한 암모니아 가스의 분압의 비율을 횡축에 나타내고, 종축에 수소 원자 농도(atomic%)를 나타내고 있다.
도 48로부터 알 수 있는 바와 같이, 질화실리콘막에는 10∼30atomic% 정도의 수소 원자가 포함되어 있다.
ON막을 게이트 절연막으로서 이용하면, 스트레스 전압 하에서는 산화실리콘막 중의 수소 원자 외에 질화실리콘 중의 수소 원자도 드리프트, 혹은 확산에 의해 산화실리콘막 중으로 이동하여, 도 46에 도시한 바와 같이, 실리콘 원자에 결합된 수산기의 수소 원자와 반응하여 수소 분자를 형성하거나, SiO2/Si 계면의 Si 원자와 수소 원자와의 결합체와 반응하여 수소 분자를 형성한다.
그리고, 이들 수소 분자는 기체로서 휘발하고, 도 47에 도시한 바와 같이 SiO2/Si 계면의 실리콘 원자의 불포화 결합수는 계면 준위로서 기능하며, 산화실리콘막 중의 산소 원자의 불포화 결합수는 고정 전하로서 기능하기 때문에, ON막으로 구성되는 게이트 절연막은 산화실리콘막만으로 구성되는 게이트 절연막에 비해 열화가 가속된다고 하는 특성이 있었다.
특히, ON막의 환산 막 두께를 얇게 하기 위해서 산화실리콘막은 얇게 하고, 질화실리콘막은 두껍게 하는 경향에 있기 때문에, 질화실리콘막 중의 수소 원자에 기인하는 열화가 지배적이어서 무시할 수 없는 문제가 되고 있다.
또한, 반도체 장치의 시스템화가 진행되어 각종의 기능 블록을 구비한 반도체 장치가 사용되고 있지만, 각 기능 블록, 예를 들면, 메모리 어레이부, 입출력부, CPU부, 논리부마다 인가되는 최대 전압이 다르기 때문에, 동일한 ON막으로 모든 게이트 절연막의 신뢰성을 만족시키는 것은 곤란해지고 있다.
본 발명은 상기한 바와 같은 문제점을 해소하기 위해 이루어진 것으로, 산화실리콘막에 비해 막 두께를 얇게 할 수 있음과 함께, 열화를 방지한 게이트 절연막을 갖는 시스템화된 반도체 장치를 제공하는 것을 제1 목적으로 한다.
또한, 핫 캐리어 내성이 문제가 되는 절연막으로서는 상술한 게이트 절연막뿐만 아니라, STI막 등의 트렌치 분리 구조에 의해 소자 분리를 행하는 소자 분리 절연막이나, SOI(Silicon On Insulator) 기판 내의 매립 산화막 등을 들 수 있다. 이들 절연막의 핫 캐리어 내성을 향상시킴으로써, 신뢰성이 향상된 반도체 장치를 제공하는 것을 제2 목적으로 한다.
도 1은 반도체 장치의 구성의 일례를 나타내는 블록도.
도 2는 본 발명에 따른 실시예 1에 있어서의 게이트 절연막의 구성을 나타내는 모식도.
도 3은 본 발명에 따른 실시예 1에 있어서의 게이트 절연막의 구성을 나타내는 모식도.
도 4는 본 발명에 따른 실시예 1에 있어서의 게이트 절연막의 구성을 나타내는 모식도.
도 5는 본 발명에 따른 실시예 1에 있어서의 게이트 절연막의 구성을 나타내는 모식도.
도 6은 본 발명에 따른 실시예 1에 있어서의 게이트 절연막의 구성을 나타내는 모식도.
도 7은 본 발명에 따른 실시예 1에 있어서의 게이트 절연막의 구성을 나타내는 모식도.
도 8은 본 발명에 따른 실시예 2에 있어서의 MOSFET의 구성을 나타내는 단면도.
도 9는 스트레스 전압이 인가된 상태 하의 ON막 중의 중수소 원자와 수소 원자의 행동을 설명하는 모식도.
도 10은 스트레스 전압이 인가된 상태 하의 ON막 중의 중수소 원자와 수소 원자의 행동을 설명하는 모식도.
도 11은 스트레스 전압이 인가된 상태 하의 ON막 중의 중수소 원자와 수소 원자의 행동을 설명하는 모식도.
도 12는 스트레스 전압이 인가된 상태 하의 ON막 중의 중수소 원자와 수소 원자의 행동을 설명하는 모식도.
도 13은 스트레스 전압이 인가된 상태 하의 ON막 중의 중수소 원자와 수소 원자의 행동을 설명하는 모식도.
도 14는 스트레스 전압이 인가된 상태 하의 ON막 중의 중수소 원자와 수소 원자의 행동을 설명하는 모식도.
도 15는 본 발명에 따른 실시예 2에 있어서의 MOSFET의 제조 공정을 설명하는 단면도.
도 16은 본 발명에 따른 실시예 2에 있어서의 MOSFET의 제조 공정을 설명하는 단면도.
도 17은 본 발명에 따른 실시예 2에 있어서의 MOSFET의 제조 공정을 설명하는 단면도.
도 18은 본 발명에 따른 실시예 2에 있어서의 MOSFET의 제조 공정을 설명하는 단면도.
도 19는 본 발명에 따른 실시예 2에 있어서의 MOSFET의 제조 공정을 설명하는 단면도.
도 20은 본 발명에 따른 실시예 3에 있어서의 MOSFET의 구성을 나타내는 단면도.
도 21은 본 발명에 따른 실시예 3에 있어서의 MOSFET의 변형예의 구성을 나타내는 단면도.
도 22는 본 발명에 따른 실시예 5에 있어서의 STI막을 나타내는 단면도.
도 23은 본 발명에 따른 실시예 5에 있어서의 STI막의 제조 공정을 설명하는 단면도.
도 24는 본 발명에 따른 실시예 5에 있어서의 STI막의 제조 공정을 설명하는 단면도.
도 25는 본 발명에 따른 실시예 5에 있어서의 STI막의 제조 공정을 설명하는 단면도.
도 26은 본 발명에 따른 실시예 5에 있어서의 STI막의 제조 공정을 설명하는 단면도.
도 27은 본 발명에 따른 실시예 5에 있어서의 STI막의 제조 공정을 설명하는 단면도.
도 28은 본 발명에 따른 실시예 5에 있어서의 STI막의 제조 공정을 설명하는 단면도.
도 29는 본 발명에 따른 실시예 5에 있어서의 STI막의 제조 공정을 설명하는 단면도.
도 30은 본 발명에 따른 실시예 5에 있어서의 STI막의 제조 공정을 설명하는 단면도.
도 31은 본 발명에 따른 실시예 5에 있어서의 STI막을 나타내는 부분 단면도.
도 32는 본 발명에 따른 실시예 5에 있어서의 STI막의 과잉 에칭을 설명하는 단면도.
도 33은 본 발명에 따른 실시예 6에 있어서의 SOI 기판의 구성을 설명하는 단면도.
도 34는 본 발명에 따른 실시예 6에 있어서의 SOI 기판의 제조 공정을 설명하는 단면도.
도 35는 본 발명에 따른 실시예 6에 있어서의 SOI 기판의 제조 공정을 설명하는 단면도.
도 36은 본 발명에 따른 실시예 6에 있어서의 SOI 기판의 제조 공정을 설명하는 단면도.
도 37은 본 발명에 따른 실시예 6에 있어서의 SOI 기판의 제조 공정을 설명하는 단면도.
도 38은 본 발명에 따른 실시예 6에 있어서의 SOI 기판의 변형예의 구성을 설명하는 단면도.
도 39는 본 발명에 따른 실시예 6에 있어서의 SOI 기판의 변형예의 구성을 설명하는 단면도.
도 40은 본 발명에 따른 실시예 6에 있어서의 SOI 기판의 변형예의 구성을 설명하는 단면도.
도 41은 본 발명에 따른 실시예 6에 있어서의 SOI 기판의 변형예의 구성을 설명하는 단면도.
도 42는 본 발명에 따른 실시예 6에 있어서의 SOI 기판의 변형예의 구성을 설명하는 단면도.
도 43은 종래의 MOSFET의 구성을 나타내는 단면도.
도 44는 MOSFET에 있어서의 각층의 도우펀트의 종류를 나타내는 도면.
도 45는 스트레스 전압이 인가된 상태 하의 ON막 중의 수소 원자의 행동을 설명하는 모식도.
도 46은 스트레스 전압이 인가된 상태 하의 ON막 중의 수소 원자의 행동을 설명하는 모식도.
도 47은 스트레스 전압이 인가된 상태 하의 ON막 중의 수소 원자의 행동을 설명하는 모식도.
도 48은 질화실리콘막 중의 수소 원자 농도의 암모니아 가스 분압 의존성을 나타내는 도면.
도 49는 다층 구조의 매립 절연막을 갖는 SOI 기판 상에 MOSFET를 배치한 반도체 장치의 구성을 설명하는 단면도.
도 50은 다층 구조의 매립 절연막을 갖는 SOI 기판 상에 MOSFET를 배치한 반도체 장치의 구성을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
50 : STI막
58 : 내벽 산화막
162 : 피복 절연막
BX1∼BX6 : 매립 절연막
GX1∼GX9 : 게이트 절연막
본 발명에 따른 반도체 장치는 반도체 기판의 주면 상에 배치된 게이트 절연막과, 상기 게이트 절연막 상에 배치된 게이트 전극을 갖는 적어도 1종류의 MOSFET를 구비한 반도체 장치에 있어서, 상기 게이트 절연막은 질화실리콘막과 산질화실리콘막과의 2층막으로 이루어지며 적어도 1층에 중수소 원자를 포함한다.
본 발명에 따른 반도체 장치는 반도체 기판의 주면 표면 내에 배치된 소자 분리 절연막에 의해서 규정되는 활성 영역 상에 배치된 게이트 절연막과, 상기 게이트 절연막 상에 배치된 게이트 전극을 갖는 MOSFET를 구비한 반도체 장치에 있어서, 상기 소자 분리 절연막은 상기 반도체 기판의 주면 표면 내에 배치된 트렌치와, 상기 트렌치의 내벽에 배치된 중수소 원자를 포함하는 내벽 절연막과, 상기 내벽 절연막으로 피복된 상기 트렌치 내에 매립된 절연막을 갖고 있다.
본 발명에 따른 SOI 기판은 실리콘 기판 상에 배치된 매립 절연막과, 상기 매립 절연막 상에 배치된 SOI층을 구비하는 SOI 기판에 있어서, 상기 매립 절연막은, 산화실리콘막, 산질화실리콘막, 질화실리콘막 중 어느 것이든 두개의 막을 포함하는 2층막으로서, 중수소 원자를 포함한다.
<실시예>
<A. 실시예 1>
<A-1. 장치 구성>
<A-1-1. 반도체 장치의 블록 구성>
도 1은 시스템화된 반도체 장치의 구성의 일례를 나타내는 블록도로서, 기능 블록으로서 I/O부 F1, CPU(Central Processing Unit)부 F2, 캐쉬부 F3, 메모리부 F4의 4개의 회로부를 갖는 구성을 나타내고 있다.
I/O부 F1은 반도체 장치의 외부 전원 및 외부 접지 전원과 접속하고, 외부의신호를 반도체 장치 내부로 입력하거나, 반도체 장치 내부의 신호를 외부로 출력하는 기능을 갖는다.
그리고, 신호를 입출력할 때 신호 전압이나 신호 전류의 크기가 규격 내에 들어가도록 보호 회로를 구비하고 있다. 또한, 입출력 신호가 공지의 통신·전송 방식으로 행해지는 경우에는 그 신호를 변조 혹은 복조하는 회로를 구비하고 있다.
또한, 외부의 전원 전압을 기능 블록마다 변압하여 공급하는 회로를 구비하고 있다. 예를 들면, 외부의 전원 전압이 2V인 경우, CPU부 F2와 캐쉬부 F3에는 1.2V, 메모리부 F4에는 1.5V의 전원 전압을 공급하도록 구성되어 있다.
메모리부는 신호 데이터를 축적하는 기능을 갖고, 1비트, 혹은, 복수 비트의 정보를 축적하는 복수의 메모리 셀이 어레이형으로 배치되어 구성되어 있다. 또한, 워드선에 승압된 전압을 인가하기 위한 승압 회로, 비트 정보를 검출하기 위한 감지 증폭기 회로, 메모리 셀의 어드레스를 지정하는 어드레스 디코더/인코더 회로 등을 구비하고 있다.
메모리 셀에는 워드선이 구비되어 있고, 워드선 전위가 고전위의 상태에서는 메모리부의 전원 전압보다도 약간 승압된 전압이 인가된다. 이것은 메모리 셀 트랜지스터의 임계치 전압만큼의 신호 전압 강하를 보정하기 위해서이다.
또, 메모리 셀의 구성은 DRAM, SRAM, FRAM(Ferroelectric Random Access Memory), 플래시 EEPROM, MRAM(Magnetic Random Access Memory) 등의 어느 것도 좋다.
캐쉬부는 CPU부와 메모리부의 동작 속도의 차이를 고려하여 CPU부와 메모리부 간의 데이터의 입출력 조정을 행하는 기능을 갖고 있다.
CPU부는 입력 정보를 기초로 정보 처리를 행하고, 처리된 정보를 출력하는 기능을 갖고 있다. CPU부는 소비 전력이 크기 때문에, 속도 향상과 소비 전력 저감을 양립할 필요가 있다. 그 때문에, 속도를 대폭 저감하지 않는 정도로 외부의 전원 전압보다 낮은 전압이 이용된다. 즉, 전원 전압은 높은 쪽이 MOSFET의 전류 구동력이 향상되기 때문에, 속도 향상을 위해서는 바람직하지만, 소비 전력은 전원 전압의 2승에 비례하기 때문에, 소비 전력은 대폭 커지게 된다.
시스템화된 반도체 장치는 이상과 같은 구성을 갖고, 각 기능 블록마다 인가되는 최대 인가 전압이 다르다.
예를 들면 CPU부 F2를 구성하는 MOSFET에는 높은 전류 구동력이 요구되기 때문에, 게이트 절연막으로서 이용되는 ON막의 막 두께는 얇은 쪽이 바람직하다.
한편, I/O부 F1에 인가되는 전원 전압이 CPU부 F2의 전원 전압보다 높은 경우에는, I/O부 F1의 보호 회로 등으로 이용되는 MOSFET의 게이트 절연막으로서 이용되는 ON막의 막 두께를 CPU부 F1의 MOSFET와 동일하게 하면, 소정의 기간(예를 들면 10년간)의 신뢰성을 보증하는 것이 곤란해진다.
<A-1-2. 신뢰성 보증을 위한 게이트 절연막의 구성예 1>
상기 문제를 해결하기 위해서는, 가장 단순하게는, 인가되는 최대 전압의 크기에 따라서 기능 블록마다 ON막의 막 두께를 두껍게 함으로써, 신뢰성을 보증하는 것이 가능해진다.
예를 들면, 도 2의 (a) 및 도 2의 (b)에 있어서는, 각각, CPU부 F2와 I/O부F1에 있어서의 MOSFET의 게이트 절연막과 게이트 전극을 모식적으로 나타내고 있다.
여기서, 도 2의 (a) 및 도 2의 (b)에 있어서는, 반도체 기판 X1 상에 게이트 절연막 GX1 및 GX2가 형성되고, 게이트 절연막 GX1 및 GX2 상에는 모두 게이트 전극 X4가 형성된 구성을 나타내고 있다.
게이트 절연막 GX1은 반도체 기판 X1 상에 배치된 산화실리콘막(SiO2) X2와, 그 위에 배치된 질화실리콘막(SiN) X3으로 구성되고, 게이트 절연막 GX2는 반도체 기판 X1 상에 배치된 산화실리콘막 X2와, 그 위에 배치된 질화실리콘막 X5로 구성되어 있다.
그리고, 도 2의 (b)에 도시한 I/O부 F1의 게이트 절연막 GX2의 막 두께 T는 도 2의 (a)에 도시한 CPU부 F2의 게이트 절연막 GX1의 막 두께 T1보다도 두껍게 형성되어 있다. 또, 산화실리콘막 X2의 두께는 동일하고, 질화실리콘막 X5의 두께가 질화실리콘막 X3보다도 두껍게 형성되어 있음으로써, 게이트 절연막 GX2가 게이트 절연막 GX1보다도 두껍게 되어 있다.
또한, 메모리부에 있어서도, 예를 들면, DRAM의 메모리 셀 트랜지스터에는 승압된 전압이 인가되기 때문에, 메모리 셀 트랜지스터의 게이트 절연막으로서 이용되고 있는 ON막의 막 두께는 감지 증폭기 회로, 어드레스 디코더/인코더 회로의 MOSFET의 게이트 절연막으로서 이용되고 있는 ON막의 막 두께보다도 두껍게 형성되게 된다.
또, 질화실리콘막의 비유전률은 6.5∼9, 산화실리콘막의 비유전률은 3.9∼4.3이기 때문에, ON막 중 질화실리콘막이 두꺼울수록 게이트 절연막의 정전 용량은 커진다. 또한, 포화 영역에서의 드레인 전류는 게이트 절연막의 정전 용량이 커질수록 커지고, 드레인 전류가 증가하면 회로의 동작 속도가 빨라지기 때문에, ON막 중의 질화실리콘막의 막 두께를 두껍게 하면 회로의 동작 속도를 빠르게 할 수 있다.
또한, 게이트 전극으로서, 폴리실리콘층 상에 질화 텅스텐(WNx) 등의 배리어 메탈층을 통해 텅스텐(W) 등의 금속층을 배치한 폴리메탈 게이트를 구비한 P형 MOSFET에 있어서는 폴리실리콘층에 붕소를 도핑하는 경우가 있다. 이 경우, 열 처리 공정에 의해 붕소가 확산되고, 게이트 절연막이 2㎚ 정도인 산화실리콘막인 경우에는 게이트 절연막 중에 확산되어 반도체 기판에 도달하고, P형 MOSFET의 임계치 전압이 변동될 가능성이 있다. 이것을 회피하기 위해서는 붕소의 확산 계수가 작아지는 질화실리콘막을 이용하면 좋고, 특히, 질화실리콘막의 두께를 두껍게 한 ON막은 붕소가 게이트 절연막을 관통하는 것에 의한 임계치 전압의 변동의 방지에 적합하다.
이상 설명한 ON막의 막 두께의 설정예는 일례이고, 이들 예에 한정되는 것은 아니다.
예를 들면, 도 3의 (a) 및 도 3의 (b)에 있어서는, CPU부 F2와 I/O부 F1에 있어서의 ON막의 막 두께의 다른 설정예를 모식적으로 나타내고 있다.
도 3의 (a) 및 도 3의 (b)에 있어서, 반도체 기판 X1 상에 게이트 절연막GX1 및 GX3이 형성되고, 게이트 절연막 GX1 및 GX3 상에는 모두 게이트 전극 X4가 형성되어 있다.
게이트 절연막 GX1은 도 2의 (a)에 도시한 것과 동일하지만, 게이트 절연막 GX3은 반도체 기판 X1 상에 배치된 산화실리콘막 X6과, 그 상에 배치된 질화실리콘막 X7로 구성되어 있다.
도 3의 (b)에 도시한 I/O부 F1의 게이트 절연막 GX3의 막 두께 T2는 도 3의 (a)에 도시한 CPU부 F2의 게이트 절연막 GX1의 막 두께 T1보다도 두껍게 형성되어 있다. 또, 산화실리콘막 X6 및 질화실리콘막 X7의 두께가 산화실리콘막 X2 및 질화실리콘막 X3보다도 두껍게 형성되어 있음으로써 게이트 절연막 GX3이 게이트 절연막 GX1보다도 두껍게 되어 있다.
또한, 도 4의 (a) 및 도 4의 (b)에 있어서는, 각각, CPU부 F2와 I/O부 F1에 있어서의 ON막의 막 두께의 다른 설정예를 모식적으로 나타내고 있다.
도 4의 (a) 및 도 4의 (b)에 있어서, 반도체 기판 X1 상에 게이트 절연막 GX1 및 GX4가 형성되고, 게이트 절연막 GX1 및 GX4 상에는 모두 게이트 전극 X4가 형성되어 있다.
게이트 절연막 GX1은 도 2의 (a)에 도시한 것과 동일하지만, 게이트 절연막 GX4는 반도체 기판 X1 상에 배치된 산화실리콘막 X6과, 그 상에 배치된 질화실리콘막 X3으로 구성되어 있다.
도 4의 (b)에 도시한 I/O부 F1의 게이트 절연막 GX4의 막 두께 T2는 도 4의 (a)에 도시한 CPU부 F2의 게이트 절연막 GX1의 막 두께 T1보다도 두껍게 형성되어있다. 또, 질화실리콘막 X3의 두께는 동일하고, 산화실리콘막 X6의 두께가 산화실리콘막 X2보다도 두껍게 형성되어 있음으로써, 게이트 절연막 GX4가 게이트 절연막 GX1보다도 두껍게 되어 있다.
또, 질화실리콘막의 두께를 산화실리콘막보다도 얇게 한 경우에는 이하와 같은 작용 효과도 얻어진다. 즉, 산화실리콘막에는 압축 응력이, 질화실리콘막에는 인장 응력이 발생하지만, 질화실리콘막의 인장 응력쪽이 강하기 때문에, 질화실리콘막을 두껍게 하면 ON막과 반도체 기판과의 계면에서의 응력이 커져 계면 준위 밀도나 결함 밀도가 증가될 가능성이 있다. 그 때문에 질화실리콘막의 두께를 산화실리콘막보다도 얇게 함으로써, 기판 계면에서의 응력을 저감하여 계면 준위 밀도나 결함 밀도를 저감할 수 있다.
이상 설명한 ON막의 막 두께의 설정예는 인가되는 최대 전압이 높은 ON막만큼 막 두께를 두껍게 하는 기술 사상을 개시한 것이다.
<A-1-3. 신뢰성 보증을 위한 게이트 절연막의 구성예 2>
이상의 설명에 있어서는 게이트 절연막으로서 ON막을 이용하는 경우의 신뢰성 보증을 위한 구성에 대해 설명했지만, 도 5의 (a) 및 도 5의 (b)에 도시한 바와 같이 게이트 절연막으로서 산화실리콘막 상에 산질화실리콘막(SiON)을 적층한 적층막을 사용하고, 기능 블록의 최대 인가 전압에 따라서 적층막의 두께를 조절하도록 하여도 좋다.
도 5의 (a) 및 도 5의 (b)에 있어서는, 각각, CPU부 F2와 I/O부 F1에 있어서의 MOSFET의 게이트 절연막과 게이트 전극을 모식적으로 나타내고 있다.
여기서, 도 5의 (a) 및 도 5의 (b)에 있어서는 반도체 기판 X1 상에 게이트 절연막 GX5 및 GX6이 형성되고, 게이트 절연막 GX5 및 GX6 상에는 모두 게이트 전극 X4가 형성된 구성을 나타내고 있다.
게이트 절연막 GX5는 반도체 기판 X1 상에 배치된 산화실리콘막 X2와, 그 상에 배치된 산질화실리콘막 X8로 구성되고, 게이트 절연막 GX6은 반도체 기판 X1 상에 배치된 산화실리콘막 X2와, 그 상에 배치된 산질화실리콘막 X9로 구성되어 있다.
그리고, 도 5의 (b)에 도시한 I/O부 F1의 O게이트 절연막 GX6의 막 두께 T2는 도 5의 (a)에 도시한 CPU부 F2의 게이트 절연막 GX5의 막 두께 T1보다도 두껍게 형성되어 있다. 또, 산화실리콘막 X2의 두께는 동일하고, 산질화실리콘막 X9의 두께가 산질화실리콘막 X8보다도 두껍게 형성되어 있음으로써, 게이트 절연막 GX6이 게이트 절연막 GX5보다도 두껍게 되어 있다.
또, 산질화실리콘막의 비유전률은 산화실리콘막의 비유전률보다 크기 때문에, 산질화실리콘막이 두꺼울수록 게이트 절연막의 정전 용량은 커져서, 게이트 절연막의 정전 용량을 크게 함으로써 회로의 동작 속도를 빠르게 할 수 있는 것은 게이트 절연막으로서 ON막을 사용하는 경우와 마찬가지이다.
<A-1-4. 신뢰성 보증을 위한 게이트 절연막의 구성예 3>
또한, 게이트 절연막의 신뢰성 보증을 위한 구성으로서는, 도 6의 (a) 및 도 6의 (b)에 도시한 바와 같이 게이트 절연막으로서 산질화실리콘막(SiON) 상에 질화실리콘막(SiN)을 적층한 적층막을 사용하고, 기능 블록의 최대 인가 전압에 따라서적층막의 두께를 조절하도록 하여도 좋다.
도 6의 (a) 및 도 6의 (b)에 있어서는, 각각, CPU부 F2와 I/O부 F1에 있어서의 MOSFET의 게이트 절연막과 게이트 전극을 모식적으로 나타내고 있다.
여기서, 도 6의 (a) 및 도 6의 (b)에 있어서는 반도체 기판 X1 상에 게이트 절연막 GX7 및 GX8이 형성되고, 게이트 절연막 GX7 및 GX8 상에는 모두 게이트 전극 X4가 형성된 구성을 나타내고 있다.
게이트 절연막 GX7은 반도체 기판 X1 상에 배치된 산질화실리콘막 X10과, 그 상에 배치된 질화실리콘막 X11로 구성되고, 게이트 절연막 GX8은 반도체 기판 X1 상에 배치된 산질화실리콘막 X12와, 그 상에 배치된 질화실리콘막 X11로 구성되어 있다.
그리고, 도 6의 (b)에 도시한 I/O부 F1의 O게이트 절연막 GX8의 막 두께 T2는 도 6의 (a)에 도시한 CPU부 F2의 게이트 절연막 GX7의 막 두께 T1보다도 두껍게 형성되어 있다. 또, 질화실리콘막 X11의 두께는 동일하고, 산질화실리콘막 X12의 두께가 산질화실리콘막 X10보다도 두껍게 형성되어 있음으로써, 게이트 절연막 GX8이 게이트 절연막 GX7보다도 두껍게 되어 있다.
산질화실리콘막의 열 팽창율이 실리콘과 거의 동일하기 때문에, 열 처리 공정 중에 발생하는 열응력이 ON막에 비해 작기 때문에, 기판 계면에서의 응력을 저감하여 계면 준위 밀도나 결함 밀도를 저감할 수 있다.
또한, 산질화실리콘막과 질화실리콘막과의 적층막은 ON막에 비해 핫 캐리어 내성이 뛰어나다고 하는 특징도 갖고 있다. 이것은 막 중의 수소 확산이 막 중에 질소가 고농도로 존재하면 억제되기 때문이다.
또, 질화실리콘막의 두께를 산질화실리콘막보다도 얇게 한 경우에, 기판 계면에서의 응력을 저감하여 계면 준위 밀도나 결함 밀도를 저감할 수 있는 것은 게이트 절연막으로서 ON막을 사용하는 경우와 마찬가지이다.
이상 설명한 산질화실리콘막과 질화실리콘막과의 적층막의 막 두께의 설정예는 일례이고, 이들 예에 한정되는 것은 아니다.
예를 들면, 도 7의 (a) 및 도 7의 (b)에 있어서는, 각각, CPU부 F2와 I/O부 F1에 있어서의 산질화실리콘막과 질화실리콘막과의 적층막의 다른 설정예를 모식적으로 나타내고 있다.
도 7의 (a) 및 도 7의 (b)에 있어서 반도체 기판 X1 상에 게이트 절연막 GX7 및 GX9가 형성되고, 게이트 절연막 GX7 및 GX9 상에는 모두 게이트 전극 X4가 형성되어 있다.
게이트 절연막 GX7은 도 6의 (a)에 도시한 것과 동일하지만, 게이트 절연막 GX9는 반도체 기판 X1 상에 배치된 산질화실리콘막 X10과, 그 상에 배치된 질화실리콘막 X13으로 구성되어 있다.
도 7의 (b)에 도시한 I/O부 F1의 게이트 절연막 GX9의 막 두께 T2는 도 7의 (a)에 도시한 CPU부 F2의 게이트 절연막 GX7의 막 두께 T1보다도 두껍게 형성되어 있다. 또, 질화실리콘막 X13의 두께가 질화실리콘막 X11보다도 두껍게 형성되어 있음으로써 게이트 절연막 GX9가 게이트 절연막 GX7보다도 두껍게 되어 있다.
<A-2. 작용 효과>
이상 설명한 바와 같이, 게이트 절연막으로서 2층의 절연막을 사용하고, 그 중 어느 것이든 1층만의 막 두께를 조정하거나, 혹은 양층의 막 두께를 조정함으로써 기능 블록의 최대 인가 전압에 따라서 적층막의 두께를 조절할 수 있고, 기능 블록마다 동작 속도와 신뢰성을 최적화할 수 있다.
<B. 실시예 2>
<B-1. 장치 구성>
본 발명에 따른 실시예 2로서, 도 8에 MOSFET(100)의 단면 구성을 나타낸다.
도 8에 있어서 MOSFET(100)는 실리콘 기판(1) 상에 순서대로 배치된 중수소를 포함하는 산화실리콘막(111) 및 중수소를 포함하는 질화실리콘막(121)의 2층막으로 구성되는 게이트 절연막과, 질화실리콘막(121) 상에 순서대로 배치된 도핑된 폴리실리콘막(13), 배리어 메탈(WNx, TiNx, Ta, TaN 등)층(14), 텅스텐 등의 금속막(15)의 3층막으로 구성되는 게이트 전극을 구비하고 있다. 또, 본 발명에 있어서는 게이트 전극의 구조에 영향은 받지 않기 때문에, 게이트 전극은 상기 구조에 한정되는 것이 아니라 단순한 금속 전극(Cu, Mg, Pt, Zr, Mo, W, Al, Ag, Au, Ni, Co, Ti 등)을 게이트 전극으로서 이용하여도 좋다.
또한, 금속막(15) 상에는 질화실리콘막(18)이 배치되고, 게이트 절연막 및 게이트 전극 및 질화실리콘막(18)을 피복하도록 피복 절연막(161)이 배치되어 있다.
또한, 적어도 피복 절연막(161)의 측면을 피복하는 측벽 절연막(17), 게이트 전극의 하부의 실리콘 기판(1)의 표면 내에 배치된 채널층(7), 채널층(7)을 사이에두고 대향하도록 배치된 한쌍의 엑스텐션층(6), 한쌍의 엑스텐션층(6)에 인접하여 배치된 한쌍의 소스·드레인 주요층(4)을 갖고, 엑스텐션층(6) 전체, 소스·드레인 주요층(4)의 일부 및 채널층(7)의 일부에 오버랩되도록 포켓층(5)이 배치되어 있다.
여기서, 엑스텐션층(6)은 소스·드레인 주요층(4)과 동일 도전형이고, 소스·드레인층으로서 기능하기 때문에 소스·드레인 엑스텐션층(6)으로 호칭해야 하지만, 편의적으로 엑스텐션층(6)으로 호칭한다.
포켓층(5)은 단채널 효과를 억제할 목적으로 배치되고, 소스·드레인 주요층(4)과 다른 도전형(채널층과 동일 도전형)의 불순물을 주입하여 구성하고 있다. 또, 포켓층(5)을 엑스텐션층(6)의 외측까지 연장되도록 형성하면, 게이트 길이의 변동에 대해 임계치 전압의 변동을 작게 할 수 있고, 소위 롤 오프를 개선할 수 있다.
또한, MOSFET(100)의 활성 영역은 소자 분리 절연막의 일종인 STI(Shallow Trench Isolation)막(3)에 의해서 규정되고, 실리콘 기판(1)의 내부에는 채널 스토퍼층(2)이 배치되어 있다.
MOSFET(100)의 특징은 게이트 절연막으로서 형성되어 있는 ON막을 구성하는 질화실리콘막(121) 및 산화실리콘막(111)이 중수소를 포함하고 있는 점이다. 이하, 중수소 원자를 포함하는 ON막의 형성 방법에 대해 설명한다.
<B-2. 중수소 원자를 포함하는 ON막의 형성 방법>
<B-2-1. 중수소를 포함하는 질화실리콘막의 형성 방법>
우선, 중수소를 포함하는 질화실리콘막의 형성 방법에 대해 설명한다. 중수소를 포함하는 질화실리콘막 형성에 있어서의 화학 반응은 이하에 도시한 화학식 3 및 화학식 4로 나타낸다.
화학식 3은 LPCVD(Low Pressure Chemical Vapor Deposition) 장치나 RTA(Rapid Thermal Anneal) 장치에서의 반응을 나타내고, 화학식 4는 플라즈마 여기 반응을 이용한 PECVD(Plasma Enhanced Chemical Vapor Deposition) 장치에서의 반응을 나타내고 있다. 또한, 화학식 3의 변형예로서 화학식 5 및 화학식 6을 나타낸다.
단, 화학식 5의 우변의 수소 분자와 중수소 분자의 비율은 1 : 1로 가정하였지만, 이 비율은 반응의 온도, 분압 등에 의해 결정되며 일의로는 결정되지 않는다.
도 9∼도 11은 스트레스 전압이 인가된 상태 하의 ON막 중의 중수소 원자와 수소 원자의 행동을 설명하는 모식도이다. 또, 도 9∼도 11에 있어서는, 종래의 방법으로 형성된 산화실리콘막 상에 중수소를 포함하도록 형성된 질화실리콘막을 형성한 경우를 나타내고 있다.
도 9에 도시한 바와 같이, 질화실리콘막에 도입된 중수소 원자는 실리콘 원자와 결합하거나, 혹은, 고립되어 존재하고 있다.
또한, 도 9에 도시한 바와 같이, 산화실리콘막 중에는 수소 원자가 포함되고, 실리콘 원자의 일부와 결합하고 있다. 도 9에 있어서는 실리콘 원자(Si)와 수산기(OH)와의 결합체를 나타내고 있다. 또, 실리콘 원자에는 기호 R로 표시하는 원자가 단결합으로 3개 결합하고 있다. 이것은 산소(O)나 수소(H)나 실리콘 등의 어느 하나의 원자가 단결합으로 3개 결합하는 것을 나타내고 있다. 또, 질화실리콘막 중에는 실리콘 원자와 OD기와의 결합체가 나타나고, 이 실리콘 원자에는 기호 R로 표시하는 원자가 단결합으로 3개 결합하고 있다. 마찬가지의 표기는 도 10∼도 14에 있어서도 사용되고 있다.
또한, 산화실리콘막/실리콘 기판 계면의 실리콘 원자의 댕글링 결합은 수소 소결 등의 공정에 의해 도입된 수소 원자와 결합하여 종단되어 있다.
소위 수소 원자는 H(1H 프로튬, 질량수 1)인 데 대하여, 중수소에는 D(2H 듀테륨, 질량수 2)와 T(3H 트리튬, 질량수 3)가 존재한다. D(듀테륨)는 안정되지만, T(트리튬)는 반감기 12년으로 β-붕괴하는 방사성 물질이기 때문에, 반도체 장치에이용하는 것은 바람직하지 않다. 그 때문에, 본 실시예 2에서는 질량수 2인 중수소 D를 이용하고 있다.
또, 스트레스 전압이 인가된 상태 하에서는 내부 전계에 의해 가속되어 에너지를 얻는 실리콘 기판 중의 핫 캐리어 HOT는 산화실리콘막/실리콘 기판 계면의 장벽 에너지보다 큰 에너지를 갖음으로써 계면을 넘어 도 9에 도시한 바와 같이 SiO2중에 도달한다.
그리고, 핫 캐리어 HOT의 에너지에 의해 실리콘 원자에 결합된 수산기의 수소 원자의 결합이 끊어지고, 결합이 끊어진 산소 원자의 불포화 결합수(댕글링 결합)는 고정 전하로서 기능한다.
결합이 끊어진 수소 원자 및 질화실리콘막 중의 중수소 원자는, 도 10에 도시한 바와 같이, 게이트 절연막 중의 전계에 의한 드리프트나, 열확산에 의해 산화실리콘막/실리콘 기판 계면에 도달한다. 계면에 도달한 수소 원자 및 중수소 원자는 계면의 Si 원자와 수소 원자와의 결합체와 반응하여 수소 분자 및 수소중수소 분자를 형성한다.
또한, 중수소 원자는 실리콘 원자에 결합하는 수산기의 수소 원자와 반응하여 수소중수소 분자(HD)를 형성하는 것도 있다.
이들 수소 분자(H2)나 수소중수소 분자는 기체로서 휘발하고, 도 11에 도시한 바와 같이 산화실리콘막/실리콘 기판 계면의 실리콘 원자의 불포화 결합수는 계면 준위로서 기능하고, 산화실리콘막 중의 실리콘 원자의 불포화 결합수는 고정 전하로서 기능한다.
고정 전하나 계면 준위가 형성되면, 임계치 전압의 변동이나 드레인 전류의 열화 등이 발생하여 회로의 동작 속도의 저하 및 회로의 오동작을 야기하지만, 수소 원자에 비해 중수소 원자는 원자량이 크기 때문에, 드리프트나 열확산의 속도는 느리다. 그 때문에, 질화실리콘막 중의 중수소 원자가 산화실리콘막/실리콘 기판 계면에 도달하는 시간은 질화실리콘막 중의 수소 원자가 상기 계면에 도달하는 시간보다도 길어진다. 그 결과, 스트레스 전압이 인가된 상태 하에서의 핫 캐리어성이 향상되어 MOSFET의 수명이 길어진다.
<B-2-2. 중수소를 포함하는 산화실리콘막의 형성 방법>
이하, 중수소를 포함하는 산화실리콘막의 형성 방법에 대해 설명한다. 중수소를 포함하는 산화실리콘막은 중수소를 포함하는 물(D2O)로 형성한다. 그 화학 반응은 이하에 도시한 화학식 7로 나타낸다.
구체적인 형성 방법으로서는 D2O(산화 듀테륨)를 가열하여 기화한 가스를 석영관으로 구성되는 반응로 속으로 흘려 화학식 7의 반응에 의해 실리콘 기판을 산화하여 형성할 수 있다. 또, 산화실리콘막이나 ON막을 종래의 수법으로 형성한 후, 중수소분위기 하에서 열 처리함으로써 중수소를 도입하도록 하여도 좋다.
도 12∼도 14는 스트레스 전압이 인가된 상태 하의 ON막 중의 중수소 원자와수소 원자의 행동을 설명하는 모식도이다. 또, 도 12∼도 14에 있어서는 중수소를 포함하도록 형성된 산화실리콘막 상에 종래의 방법으로 질화실리콘막을 형성한 경우를 나타내고 있다.
도 12에 도시한 바와 같이, 산화실리콘막에 도입된 중수소 원자는 실리콘 원자에 결합되는 산소 원자에 결합되고, 댕글링 결합을 종단하여 트랩(포획 중심) 밀도를 저감하거나, 혹은, 산화실리콘막/실리콘 기판 계면의 실리콘 원자의 댕글링 결합으로 결합하여 종단시켜 계면 준위 밀도를 저감하고 있다.
또, 스트레스 전압이 인가된 상태 하에서는 내부 전계에 의해 가속되어 에너지를 얻는 실리콘 기판 중의 핫 캐리어 HOT는 산화실리콘막/실리콘 기판 계면의 장벽 에너지보다 큰 에너지를 갖음으로써 계면을 넘어 도 12에 도시한 바와 같이 산화실리콘 중에 도달한다.
그리고, 핫 캐리어 HOT의 에너지에 의해 실리콘 원자에 결합된 OD기의 중수소 원자의 결합이 끊어지고, 결합이 끊어진 산소 원자의 불포화 결합수는 고정 전하로서 기능한다. 단, 중수소 원자와 산소 원자 간의 결합 에너지는 수소 원자와 산소 원자 간의 결합 에너지보다도 크기 때문에, 핫 캐리어에 의한 산소 원자로부터의 해리는 중수소 원자쪽이 발생되기 어렵다.
또한, 결합이 끊어진 중수소 원자 및 질화실리콘막 중의 수소 원자는, 도 13에 도시한 바와 같이, 게이트 절연막 중의 전계에 의한 드리프트나, 열확산에 의해 산화실리콘막/실리콘 기판 계면에 도달한다. 계면에 도달한 수소 원자 및 중수소 원자는 계면의 실리콘 원자와 수소 원자와의 결합체와 반응하여 중수소 분자 및 수소중수소 분자를 형성한다.
또한, 중수소 원자는 실리콘 원자에 결합된 수산기의 수소 원자와 반응하여 수소중수소 분자를 형성하는 경우도 있다.
이들 수소 분자나 수소중수소 분자는 기체로서 휘발하고, 도 14에 도시한 바와 같이 산화실리콘막/실리콘 기판 계면의 실리콘 원자의 불포화 결합수는 계면 준위로서 기능하며, 산화실리콘막 중의 실리콘 원자의 불포화 결합수는 고정 전하로서 기능한다.
고정 전하나 계면 준위가 형성되면, 임계치 전압의 변동이나 드레인 전류의 열화 등이 발생하여 회로의 동작 속도의 저하 및 회로의 오동작을 야기하지만, 중수소 원자와 실리콘 원자 간의 결합은 강고하기 때문에, 핫 캐리어에 의한 해리가 발생하기 어렵고, 스트레스 전압이 인가된 상태 하에서의 핫 캐리어 내성이 향상되어 MOSFET의 수명이 길어진다.
<B-3. MOSFET의 제조 방법>
다음에, 제조 공정을 순서대로 나타내는 도 15∼도 19를 이용하여 MOSFET(100)의 제조 방법에 대해 설명한다.
우선, 실리콘 기판(1)을 준비하고, 도 15에 도시한 바와 같이 STI막(3)에 의해서 활성 영역을 규정한 후, 이온 주입에 의해 채널층(7) 및 채널 스토퍼층(2)을 형성한다.
또, 채널층(7)으로서는 N형 MOSFET인 경우에는 붕소, 2불화붕소(BF2),인듐(In) 등을 주입하고, P형 MOSFET인 경우에는 인(P), 비소(As), 안티몬(Sb) 등을 주입한다.
또한, 채널 스토퍼층(2)에는 채널층(7)과 마찬가지의 불순물을 주입 에너지를 높게 하여 주입한다.
그리고, 활성 영역 상에 중수소를 포함하는 산화실리콘막(111), 중수소를 포함하는 질화실리콘막(121), 도핑된 폴리실리콘막(13), 배리어 메탈층(14), 금속막(15), 질화실리콘막(18)으로 구성되는 다층막을 선택적으로 형성한다.
또, 산화실리콘막(111) 및 질화실리콘막(121)의 형성에 있어서는 화학식 3∼화학식 7을 이용하여 설명한 형성 방법을 채용하며, 또한, 산화실리콘막(111) 및 질화실리콘막(121)의 적어도 한쪽의 막 두께를 조정함으로써, 반도체 장치를 구성하는 각 기능 블록의 최대 인가 전압에 대응시키는 것은 물론이다.
도핑된 폴리실리콘막(13)에는 붕소, 인, 질소 등의 도우펀트를 이온 주입에 의해 도입한다. 이 때, 도우즈량을 적어도 1×1015/㎠ 이상으로 하면, 폴리실리콘층이 축퇴되어 금속과 마찬가지의 전기 전도를 갖게 된다.
배리어 메탈층(14)은 금속막(15)의 구성 원자가 인접하는 막으로 확산되는 것을 방지하기 위해서 배치되고, 그 의미에서는 금속막(15)의 상부에도 배치하여도 좋다.
질화실리콘막(18)은 PECVD에 의해 피착되고, 게이트 패터닝을 행하는 노광 공정에 있어서 하층의 막으로부터의 반사광에 의해 레지스트 마스크의 길이가 레이아웃 상의 게이트 길이보다도 축소되는 헐레이션을 방지하는 ARC(Anti Reflection Coat)막으로서 기능한다. 또, 도 15에 있어서는 게이트 패터닝을 행한 후의 상태를 나타내고 있다.
다음에, 도 16에 도시한 공정에 있어서, 패터닝된 게이트 전극의 상부로부터 이온 주입을 행하여 실리콘 기판(1)의 표면 내에 자기 정합적으로 포켓층(5) 및 엑스텐션층(6)을 형성한다.
또, 엑스텐션층(6)으로서는 N형 MOSFET인 경우에는 P, As, Sb, 질소(N) 등을 주입하고, P형 MOSFET인 경우에는 B, BF2, In 등을 주입한다.
또한, 포켓층(5)으로서는 N형 MOSFET인 경우에는 B, BF2, In 등을 주입하고, P형 MOSFET인 경우에는 P, As, Sb, N 등을 주입한다.
또한, 포켓층(5)의 형성에 있어서는 엑스텐션층(6)의 선단보다도 더 전방에 이르도록 형성하기 위해서, 기판을 기울여 경사 방향으로부터 주입하는 방법이 채용되는 경우도 있다.
다음에, 도 17에 도시한 공정에 있어서, 실리콘 기판(1) 전체를 질소 혹은 일산화질소(NO)분위기 속에서 RTA 처리하고, 게이트 전극 및 질화실리콘막(18)과, 실리콘 기판(1)의 노출면을 질화 혹은 질화 산화하여 피복 절연막(161A)을 형성한다. 이 때, 도핑된 폴리실리콘막(13)의 측면에는 질화실리콘막 혹은 산질화실리콘막(모두 내산화성의 막)이 형성되고, 금속막(15)의 측면에는 금속 질화막이 형성된다.
다음에, 도 18에 도시한 공정에 있어서, 실리콘 기판(1) 전체를 RTO(Rapid Thermal Oxidation) 처리하고, 피복 절연막(161A)을 산화하여 피복 절연막(161)을 형성한다. 산화를 행하는 것은 이방성 에칭이나 이온 주입에 의해 게이트 전극이나 실리콘 기판에 발생한 결함을 산화막에 도입하여 제거하기 위해서이다.
또, 도핑된 폴리실리콘막(13)의 측면에는 내산화성의 막이 형성되어 있기 때문에, 크게 산화되지는 않는다.
RTA 처리 및 RTO 처리에 의해 실리콘 기판(1)의 노출면에는 산질화실리콘막이 형성되고, 동시에, 엑스텐션층(6)이나 포켓층(5)에 이온 주입된 도우펀트가 실리콘 기판을 구성하는 결정 격자 위치에 배위되어 활성화된다.
다음에, 도 19에 도시한 공정에 있어서, 전면을 피복하도록 절연막을 형성하고, 이방성 에칭에 의해 적어도 피복 절연막(161)의 측면을 피복하는 측벽 절연막(17)을 형성한다. 또, 상기 절연막으로서는 질화실리콘막, 산질화실리콘막, 산화실리콘막, TEOS(tetraethyl orthosilicate : Si(OC2H5)4)막, BPTEOS(boro-phospho tetraethyl ortho silicate)막이나 이들의 다층막을 사용하면 좋다.
마지막으로, 측벽 절연막(17)의 상부로부터 이온 주입을 행하여 실리콘 기판(1)의 표면 내에 자기 정합적으로 소스·드레인 주요층(4)을 형성함으로써, 도 8에 도시한 MOSFET(100)를 얻는다.
또, 소스·드레인 주요층(4)으로서는, N형 MOSFET인 경우에는 P, As, Sb, N 등을 주입하고, P형 MOSFET인 경우에는 B, BF2, In 등을 주입한다.
또, 이 후, 소스·드레인 주요층(4)의 표면에 질소 혹은 게르마늄 혹은 아르곤을 이온 주입하여 소스·드레인 주요층(4)의 표면을 비정질 실리콘으로 하고, 계속해서, 전면에 걸쳐 코발트 혹은 티탄 등의 고융점 금속막을 형성하고, 고온 처리에 의해 실리사이드화하여 실리콘 기판(1)의 노출면과 고융점 금속막의 접촉되어 있는 부분에 금속 실리사이드를 형성하도록 하여도 좋다. 금속 실리사이드를 형성함으로써 소스·드레인 주요층(4)의 저항을 저감하여 MOSFET(100)의 동작 속도를 높일 수 있다.
<B-4. 작용 효과>
이상 설명한 바와 같이, 중수소 원자는 수소 원자보다도 무겁기 때문에, 질화실리콘막으로부터 산화실리콘/실리콘 기판 계면으로의 드리프트 혹은 확산되는 속도가 수소 원자에 비해 느리다. 그 때문에, ON막의 질화실리콘막에 중수소를 포함시킴으로써, 스트레스 전압이 인가된 상태 하에서도 계면 준위를 형성하는 속도가 느려진다. 그 결과, MOSFET의 신뢰성이 향상되게 된다.
또한, 중수소 원자와 실리콘 원자 간의 결합 에너지는 수소 원자와 실리콘 원자 간의 결합 에너지보다도 크기 때문에, 핫 캐리어에 의해 실리콘 원자로부터의 해리는 중수소 원자쪽이 발생되기 어렵다. 그 때문에, ON막의 산화실리콘막에 중수소를 포함시킴으로써, 스트레스 전압이 인가된 상태 하에서의 핫 캐리어에 의한 해리가 발생되기 어렵고, 스트레스 전압이 인가된 상태 하에서의 핫 캐리어 내성이 향상되어 MOSFET의 수명이 길어지고, 신뢰성이 향상되게 된다.
또, ON막의 질화실리콘막에만 중수소를 포함시킨 구성, 혹은 산화실리콘막에만 중수소를 포함시킨 구성이라도 상기한 바와 같이 MOSFET의 신뢰성을 향상시키는 효과를 갖지만, 도 8에 도시한 MOSFET(100)와 같이, 양자를 병합하여 구비한 ON막이면 그 효과는 보다 높아지게 된다.
<B-5. 변형예>
이상 설명한 실시예 2에 있어서는 게이트 절연막으로서 중수소를 포함하는 ON막을 사용하는 구성을 나타냈지만, ON막을 구성하는 산화실리콘막 대신에 산질화실리콘막(SiON)을 이용하여도 좋다.
중수소를 포함하는 산질화실리콘막 형성에 있어서의 화학 반응은 이하에 도시한 화학식 8∼화학식 11로 나타낸다.
D2O를 가열하여 기화한 가스 혹은 기화한 ND3을 석영관으로 구성되는 반응로 속으로 흘려 실리콘 기판을 산화하여 형성할 수 있다.
산질화실리콘막이 산화실리콘막에 비해 우수한 점은 막 중의 실리콘 원자의 댕글링 결합을 질소 원자가 종단하는 점에 있다. Si-N의 결합 에너지는 Si-H의 결합 에너지보다도 크기 때문에, 핫 캐리어에 의해 결합이 끊어지는 비율이 작다. 또한, 막 중의 질소 원자가 수소 원자의 드리프트나 열확산의 속도를 감속하기 때문에, 핫 캐리어 내성이 향상되게 된다.
또한, 종래의 산질화실리콘막의 형성 방법으로서는 NO나 N2O 가스를 산소 가스로 희석한 가스를 석영관으로 구성되는 반응로 속으로 흘려 실리콘 기판을 산화하여 형성하면 좋다.
또한, 중수소를 포함하는 ON막 대신에 중수소를 포함하는 산화실리콘막 상에 중수소를 포함하는 산질화실리콘막을 적층한 구성으로 하여도 좋다.
<C. 실시예 3>
<C-1. 장치 구성>
이하, 본 발명에 따른 실시예 3에서, 게이트 절연막, 게이트 전극 및 그 상부의 질화실리콘막을 피복하는 피복 절연막으로서 중수소를 포함한 피복 절연막을 사용하는 구성에 대해 설명한다.
도 20에 중수소를 포함한 피복 절연막(162)을 갖는 MOSFET(200)의 구성을 나타낸다. 또, 도 20에 있어서는, 도 8을 이용하여 설명한 MOSFET(100)와 동일한 구성에 대해서는 동일한 부호를 붙이고 중복되는 설명은 생략한다.
도 20에 도시한 바와 같이, MOSFET(200)는 중수소를 포함하는산화실리콘막(111) 및 중수소를 포함하는 질화실리콘막(121)의 2층막으로 구성되는 게이트 절연막, 질화실리콘막(121) 상에 순서대로 배치된 도핑된 폴리실리콘막(13), 배리어 메탈층(14), 금속막(15)의 3층막으로 구성되는 게이트 전극 및 그 상부의 질화실리콘막(18)을 피복하도록 중수소를 포함하는 피복 절연막(162)이 배치되어 있다.
<C-2. 제조 방법>
이하, MOSFET(200)의 제조 방법에 대해 설명한다. 또, 기본적으로는 도 15∼도 19를 이용하여 설명한 MOSFET(100)의 제조 방법과 마찬가지이고, 다른 것은 피복 절연막(162)의 형성에 관한 부분만이기 때문에, 이하에 있어서는 피복 절연막(162)의 형성에 대해서만 설명한다.
도 16을 이용하여 설명한 포켓층(5) 및 엑스텐션층(6)의 형성 후, 도 17에 도시한 피복 절연막(161A)과 마찬가지로 실리콘 기판(1) 전체에 걸쳐 피복 절연막(162)을 형성한다.
피복 절연막(162)을 형성하는 주된 목적은 이방성 에칭시에 실리콘 기판 표면이 입은 에칭 손상을 회복하기 위해서이다.
피복 절연막(162)의 형성 방법으로서는, (A) CVD법에 의한 산화실리콘막, TEOS 산화막(tetra ethyl ortho silicate : Si(OC2H5)4)이나 HDP(High Density Plasma) 산화막의 피착, (B) 산화분위기 하에서 열 처리함으로써 산화막의 형성이라는 두 개의 방법이 있다. 이하의 양자의 방법에 대해 설명한다.
<C-2-1. CVD법에 의한 산화실리콘막의 형성>
<LPCVD법에 의한 산화실리콘막의 형성>
CVD법을 이용한 산화실리콘막의 형성에 있어서의 화학 반응은 이하에 도시한 화학식 12로 나타낸다.
상기 반응의 특징은 SiCl2H2(DCS : dichlorosilane) 대신에 SiCl2D2를 소스 가스로서 산화실리콘막을 LPCVD 장치로 형성하는 것이다. 이에 따라, SiCl2D2에 포함되는 중수소 원자의 일부가 반응 중에 산화실리콘막에 도입되게 된다. 상기 반응에 있어서는 산화실리콘막 이외에 유기 실리콘 화합물 등도 형성되지만, 이들은 「by products」로서 나타내고 있다. 이것은 이하에 도시한 다른 화학식에 있어서도 동일하다.
또, SiCl2D2의 형성 방법의 일례로서는 이하에 도시한 화학식 13으로 나타내는 화학 반응을 이용하면 좋다.
<LPCVD법에 의한 TEOS 산화막의 형성>
CVD법을 이용한 산화실리콘막의 형성에 있어서의 화학 반응은 이하에 도시한 화학식 14로 나타낸다.
상기 반응의 특징은 TEOS 중의 수소를 중수소로 치환한 중수소 TEOS를 소스 가스로서 산화실리콘막을 LPCVD 장치로 형성하는 것이다. 이에 따라, 중수소 TEOS에 포함되는 중수소 원자의 일부가 반응 중에 산화실리콘막에 도입되게 된다.
또, 중수소 TEOS의 형성 방법의 일례로서는 이하에 도시한 화학식 15로 나타내는 화학 반응을 이용하면 좋다.
<PECVD법에 의한 HDP 산화막의 형성>
CVD법을 이용한 HDP 산화실리콘막의 형성에 있어서의 화학 반응은 이하에 도시한 화학식 16으로 나타낸다.
상기 반응의 특징은 TEOS 중의 수소를 중수소로 치환한 중수소 TEOS를 소스 가스로서 산화실리콘막을 PECVD 장치로 형성하는 것이다.
PECVD법은 반응실 중에 저압 하에서 전극 간에 전압(고주파 전압)을 인가함으로써 플라즈마를 생성하고, 이 플라즈마에 의해 CVD 반응을 촉진시키는 수법이다. 플라즈마의 존재에 의해, TEOS는 산소와 직접 반응하여 산화실리콘막을 형성하여 고밀도인 산화실리콘막을 형성할 수 있다.
기타, 이하에 도시한 화학식 17 및 화학식 18로 표시되는 반응을 이용함으로써도 HDP 산화실리콘막을 형성할 수 있다.
상기 반응의 특징은 SiH4(silane) 중의 수소를 중수소로 치환한 중수소 실란(SiD4)을 소스 가스로서 산화실리콘막을 PECVD 장치로 형성하는 것이다. 이에 따라, 중수소 실란에 포함되는 중수소 원자의 일부가 반응 중에 산화실리콘막에 도입되게 된다.
<C-2-2. 열산화법에 의한 산화실리콘막의 형성>
우선, 실리콘 기판(1) 전체를 질소분위기 하에 있어서 RTA 처리하고, 게이트 전극을 형성할 때의 이방성 에칭에 의해 입은 에칭 손상을 어느 정도 회복시킨다. 이 때 동시에 실리콘 기판(1)의 노출 표면과 게이트 전극의 측면이 질화된다.
게이트 전극의 도핑된 폴리실리콘막(13)은 산화되기 쉽기 때문에, 측면을 질화함으로써 산화가 억제된다. 다음에, 예를 들면, 산화분위기 하에서 열 처리함으로써, 노출된 실리콘 기판(1)의 표면이 산화되어 산화실리콘막이 형성된다. 이 때 동시에 에칭 손상은 그 산화실리콘막에 도입되어 제거된다. 앞의 공정에서 표면이 질화된 실리콘 기판(1)을 산화하기 때문에, 그 산화실리콘막은 질소 원자를 포함하고 있다.
여기서, 산화분위기의 일례로서 D2O분위기가 있다. 이 경우의 산화 반응은 하기의 화학식 19로 나타낸다.
또, 산화실리콘막 대신에 중수소 원자를 포함하는 산질화실리콘막을 형성하여도 좋다. 그 경우에는 먼저 설명한 화학식 8∼화학식 11로 나타내는 반응을 사용하여 형성하면 좋다.
또한, 중수소를 포함하는 산화실리콘막(111) 및 중수소를 포함하는 질화실리콘막(121)의 2층막으로 구성되는 게이트 절연막 대신에, 실시예 1에 있어서 설명한 중수소를 포함하는 산화실리콘막과 중수소를 포함하는 산질화실리콘막의 2층막으로 구성되는 게이트 절연막, 혹은, 중수소를 포함하는 산질화실리콘막과 중수소를 포함하는 질화실리콘막의 2층막으로 구성되는 게이트 절연막을 사용하여도 좋은 것은 물론이다.
또, 질화실리콘막의 형성에 대해서는 화학식 1 및 화학식 2를 이용하여 설명한 것 이외에, 하기의 화학식 20 및 화학식 21로 나타내는 화학 반응에 의해 형성되는 경우도 있다.
상기 화학식 20으로 나타내는 방법은 반도체 기판의 표면에 산화실리콘막을 형성한 후, 질소 원자 래디컬(N*)로 산화실리콘막의 표면을 질화함으로써 ON막을 형성하는 것으로, Si3N4/SiO2의 2층막이 형성된다. 또한 화학식 21에 있어서는 SiON/SiO2의 2층막이 형성된다.
<C-3. 작용 효과>
이상 설명한 방법에 의해 형성된 중수소를 포함하는 산화실리콘막에 있어서는 모두 막 중의 중수소 원자가 막 중의 실리콘 원자의 댕글링 결합과 결합하여 종단시키거나, 산화실리콘막/실리콘 기판 계면의 실리콘 원자의 댕글링 결합과 결합하여 종단시키기 때문에, 결과적으로 트랩 밀도나 계면 준위 밀도가 저감되게 된다.
피복 절연막(162)은 게이트 절연막에 인접하는 부분도 있기 때문에, 댕글링 결합을 저감할 수 있는 중수소를 포함하는 산화실리콘막을 사용함으로써, 게이트 절연막에 영향을 주지 않는다고 하는 점에서 바람직한 구성이라고 말할 수 있다.
<C-4. 변형예>
도 8 및 도 20에 도시한 MOSFET(100, 200)에 있어서는 게이트 절연막인 중수소를 포함하는 산화실리콘막(111) 및 중수소를 포함하는 질화실리콘막(121)은 게이트 전극의 패터닝 형상에 맞춰 패터닝된 형상이고, 피복 절연막(161, 162)은 게이트 절연막의 측면에 접촉하는 구성으로 이루어져 있었지만, 도 21에 도시한 MOSFET(300)와 같은 구성으로 하여도 좋다.
즉, 도 21에 도시한 MOSFET(300)에 있어서는 중수소를 포함하는 산화실리콘막(111) 및 중수소를 포함하는 질화실리콘막(121)은 측벽 절연막(17)의 하부에까지 연장되고, 피복 절연막(162)은 측벽 절연막(17)과 질화실리콘막(121) 간에도 연장되도록 배치되어 있다.
이러한 구성으로 한 경우, 피복 절연막(162)과 게이트 절연막이 접촉하는 면적이 증가되기 때문에, 중수소를 포함하는 산화실리콘막으로 구성되는 피복 절연막(162)은 게이트 절연막에 영향을 주지 않는다고 하는 점에서 보다 바람직한 구성이라고 말할 수 있다.
또, 도 21에서는 게이트 전극의 이방성 에칭은 질화실리콘막(121) 상에서 정지되도록 도시되어 있지만, 실제로는 질화실리콘막(121)은 다소 오버 에칭된다.
또한, 이상 설명한 본 발명에 따른 실시예 1∼실시예 3에 있어서는 본 발명을 MOSFET에 적용한 구성을 나타냈지만, 본 발명은 flash EEPROM(Electrically Erasable Programmable Read Only Memory)이나 LDMOSFET(Lateral Diffusion MOSFET)나, DTMOSFET(Dynamic Threshold MOSFET)에도 마찬가지로 적용할 수 있다.
또한, 이상 설명한 실시예 1∼실시예 3에서는 게이트 절연막으로서 ON막을 사용하는 구성을 주로 설명하였지만, ONO(Oxide-Nitride-Oxide)막, SiO2/SiON막, SiO2/SiON/SiO2막, SiN/SiON막으로 하여 각 기능 블록마다 막 두께를 조정하거나,중수소를 포함시키도록 하여도 좋다.
또한, 실시예 3에 있어서 설명한 피복 절연막(162)으로서는 중수소를 포함한 산화실리콘막 혹은 중수소를 포함한 산질화실리콘막을 예시하였지만, 피복 절연막(162)을 ONO막, SiO2/SiON막, SiO2/SiON/SiO2막, SiON/SiN 막 등의 다층막으로 구성하고, 그 중 어느 하나의 층에 중수소를 포함하는 구성으로 하여도 실시예 3과 마찬가지의 효과를 얻을 수 있다.
<D. 실시예 4>
본 발명에 따른 실시예 2에 있어서는 게이트 절연막으로서 중수소를 포함하는 ON막을 사용하는 구성을 나타냈지만, ON막을 구성하는 질화실리콘막에 있어서 수소 원자의 함유량을 적게 할 수 있으면 실시예 2의 반도체 장치와 마찬가지의 작용 효과를 얻을 수 있다.
즉, 도 48을 이용하여 설명한 바와 같이 화학식 1로 나타내는 화학 반응에서는 소스 가스의 암모니아의 분압이 높아질수록, 질화실리콘막 중의 함유 수소 원자 농도가 높아지게 된다.
따라서, 화학식 2로 나타내는 화학 반응을 이용하여 질화실리콘막을 형성하면, 함유 수소 원자 농도를 낮게 할 수 있다.
함유 수소 원자 농도를 낮게 할 수 있으면, ON막 중에 있어서의 수소 원자의 드리프트 혹은 열확산에 의해 계면 준위나 고정 전하가 발생되는 양을 저감할 수 있고, 핫 캐리어 내성을 향상시킬 수 있다.
<E. 실시예 5>
<E-1. 장치 구성>
다음에, 도 22∼도 32를 이용하여 본 발명에 따른 실시예 5에 대해 설명한다.
도 22는 본 발명에 따른 실시예 5의 반도체 장치의 특징부를 나타내는 도면이다. 즉, 도 22에 있어서, 실리콘 기판(51)의 표면 내에 STI막(50)이 배치되고, 그 상부 단연부는 실리콘 기판(51)의 주면 상에 완만한 라운딩을 갖고 부풀어오른 내벽 산화막(58)으로 구성되어 있고, 이 단연부에 MOSFET의 게이트 전극(64)의 게이트 폭 방향의 단연부가 결합된 구성이 도시되어 있다.
STI막(50)은 실리콘 기판(51)의 표면 내에 트렌치(57)를 설치하고, 그 벽면에 배치된 내벽 산화막(58)과, 트렌치(57) 내부에 매립된 매립 절연막(61)을 갖고 구성되고 있다. 또, 도 22는 게이트 전극(64)의 폭 방향의 단면도를 나타내고 있고, 게이트 전극(64)과 실리콘 기판(51) 간에는 게이트 절연막(63)이 배치되어 있다.
이러한 구성의 STI막(50)에 있어서의 특징은 내벽 산화막(58) 및 매립 절연막(61)이 중수소를 포함하는 것이다.
<E-2. 제조 방법>
이하, 제조 공정을 순서대로 나타내는 도 23∼도 30을 이용하여 STI막(50)의 제조 방법에 대해 설명한다.
우선, 도 23에 도시한 공정에 있어서 실리콘 기판(51)을 준비하고, 실리콘기판(51) 상에 산화실리콘막(52)과 폴리실리콘막(혹은, 비정질 실리콘막)(53), 질화실리콘막(54)을 순서대로 피착한다.
또, 산화실리콘막(52)은 내벽 산화막(58)의 부분적 산화를 촉진하기 위한 막이고, 폴리실리콘막(53)은 후의 공정에서 형성되는 산화실리콘막의 버즈빅 주변의 응력을 완화하는 막이다.
다음에, 도 24에 도시한 공정에 있어서 전사 공정에서 형성한 레지스트 마스크(55)를 이용하여 질화실리콘막(54)을 패터닝하고, 폴리실리콘막(53)에 도달하는 개구부 OP를 형성한다. 또, 레지스트 마스크(55)의 개구 패턴은 실리콘 기판(51)에 형성되는 트렌치의 패턴에 맞춰 설정된다.
다음에, 레지스트 마스크(55)를 제거한 후, 도 25에 도시한 공정에 있어서 질화실리콘막(54)을 하드마스크로 하여 실리콘 기판(51)에 이방성 에칭하고, 트렌치(57)를 형성한다. 또, 이 단계에서는 트렌치(57)의 개구부에 연속되도록 산화실리콘막(52)의 개구부(56b)와 폴리실리콘막(53)의 개구부(56a)가 존재하고 있다.
다음에, 도 26에 도시한 공정에 있어서, 트렌치(57)의 내벽을 산화, 혹은 질화 산화하여 산화실리콘막, 혹은 산질화실리콘막으로 구성되는 내벽 산화막(58)을 형성한다.
내벽 산화막(58)을 형성하기 위한 화학 반응은 먼저 설명한 화학식 7∼화학식 12, 화학식 14, 화학식 16∼화학식 19로 나타내는 반응을 사용하면 좋고, 이들 화학 반응에 의해 얻어지는 산화실리콘막, 혹은 산질화실리콘막은 중수소를 포함하게 된다.
도 26에 있어서 내벽 산화막(58)은 트렌치(57)(도 25 참조)의 내벽뿐만 아니라 산화실리콘막(52)의 개구부(56b)(도 25 참조)와 폴리실리콘막(53)의 개구부(56a)(도 25 참조)에도 형성되고, 특히 산화실리콘막(52)의 개구부(56b)에 있어서는 산화가 촉진되어 버즈빅(59)이 형성되고, 그 두께가 두꺼워진다. 또, 도 26에 있어서는 버즈빅(59)에 의해서 두께가 증가된 부분을 부호 60으로 나타내고 있다.
또한, 도시는 생략하지만, 내벽 산화막(58)을 피복하도록 중수소를 포함하는 질화실리콘막을 배치하도록 하여도 좋다. 이 질화실리콘막을 형성하기 위한 화학 반응은 먼저 설명한 화학식 3∼화학식 6으로 나타내는 반응을 사용하면 좋다.
다음에, 도 27에 도시한 공정에 있어서, 예를 들면, 산화실리콘막, 산질화실리콘막, TEOS막, HDP 산화실리콘막 등의 매립 절연막(61)으로 트렌치(57)를 매립한다.
매립 절연막(61)을 형성하기 위한 화학 반응은 먼저 설명한 화학식 7∼화학식 12, 화학식 14, 화학식 16∼화학식 19로 나타내는 반응을 사용하면 좋고, 이들의 화학 반응에 의해 얻어지는 절연막은 중수소를 포함하게 된다.
다음에, 중수소 분위기 하, 아르곤 분위기 하, 혹은 질소 분위기 하에서 열 처리를 행한다. 이 열 처리는 매립 절연막(61)을 소결하는(densification) 것과, 이 절연막(61)의 점성 유동의 성질을 이용하여 STI막(50)의 주위의 응력을 완화하기 위해서이다.
중수소를 포함한 절연막은 중수소 함유량이 많을수록 부드러워지기 때문에, 응력 완화에는 효과적인 재질이다.
또, 절연막 중에서의 중수소 원자는 수소 원자보다도 강고하게 실리콘 원자와 결합하기 때문에, 800∼1200℃ 정도의 고온으로 열 처리하여도 중수소 원자의 휘발량은 적다. 중수소 원자의 휘발을 더욱 억제하기 위해서는 중수소분위기 하에서 열 처리를 행하거나, 혹은 저온고압의 분위기 하에서 열 처리를 행하면 좋다.
다음에, 도 28에 도시한 공정에 있어서, CMP(Chemical Mechanical Polishing) 처리에 의해 질화실리콘막(54)을 스토퍼로서 이용하여 매립 절연막(61)의 상면을 평탄화한다.
다음에, 도 29에 도시한 공정에 있어서, 질화실리콘막(54) 및 폴리실리콘막(53)을 에칭에 의해 제거한다. 이 단층에서는 질화실리콘막(54) 및 폴리실리콘막(53)으로 둘러싸여 있는 부분에 여분의 매립 절연막(61)이 남아 있다.
다음에, 도 30에 도시한 공정에 있어서, 여분의 매립 절연막(61)을 에칭에 의해 제거함으로써 STI막(50)이 형성된다. 이 때, 산화실리콘막(52) 및 여분의 매립 절연막(61)의 주위의 내벽 산화막(58)도 제거되고, 매립 절연막(61)의 상부 단연부에는 버즈빅(59)에 의해서 두께가 증가된 내벽 산화막(58)이 부풀어올라 남게 된다.
마지막으로, 실리콘 기판(51) 상에 게이트 절연막(63)을 형성하고, 게이트 절연막(63) 상에 게이트 전극(64)을 형성함으로써 도 22에 도시한 구성을 얻을 수 있다.
<E-3. 작용 효과>
도 31에 도 22에 있어서의 STI막(50)의 상부 단연부 근방의 구성을 확대하여 나타낸다. 도 31에 도시한 바와 같이, 게이트 전극(64)이 결합되는 STI막(50)에 있어서는 내벽 산화막(58)/실리콘 기판(51) 계면에 계면 준위나 트랩이 핫 캐리어 등에 의해 형성되면, 게이트 절연막의 경우와 마찬가지로 게이트 전극(64)을 갖는 MOSFET의 전류 구동력이 저하된다.
그러나, STI막(50)과 같이 내벽 산화막(58)에 중수소가 포함되어 있으면, 내벽 산화막(58) 중의 댕글링 결합을 중수소가 종단하기 때문에, 핫 캐리어 내성이 향상되어 신뢰성이 향상되게 된다.
또한, STi막(50)과 같이 중수소를 포함하는 매립 절연막(61)을 이용함으로써, 내벽 산화막(58) 중의 중수소가 후속 공정의 열 처리로 휘발하는 것을 방지하는 효과가 있다.
또, STI막(50)으로 활성 영역을 규정하고, 거기에 실시예 1∼실시예 3에 있어서 설명한 중수소 원자를 포함하는 다층 구조의 게이트 절연막을 갖는 MOSFET를 형성하도록 하여도 좋은 것은 물론이다.
<E-4. 폴리실리콘막의 효과>
도 23에 도시한 공정에 있어서, 실리콘 기판(51) 상에 산화실리콘막(52)과 폴리실리콘막(53)을 설치하는 구성을 나타냈지만, 폴리실리콘막(53)은 도 30을 이용하여 설명한 공정에 있어서, 여분의 매립 절연막(61)을 에칭에 의해 제거할 때 매립 절연막(61)의 상부 단연부에 버즈빅(59)에 의해서 두께가 증가되어 부풀어오른 내벽 산화막(58)을 남기기 위해서 필요한 구성이다.
도 32는 폴리실리콘막(53)을 배치하지 않고서 형성한 경우의 STI막(50)을 나타내는 도면이고, 매립 절연막(61)의 상부 단연부의 내벽 산화막(58)은 오목부 DP를 갖는 형상으로 되어 있다.
이것은 폴리실리콘막(53)이 배치되지 않은 분만큼 여분의 매립 절연막(61)의 주위의 내벽 산화막(58)(도 29 참조)의 높이가 낮아지고, 내벽 산화막(58)이 지나치게 에칭된 결과이다.
이와 같이, 내벽 산화막(58)의 상부 단연부에 오목부 DP가 형성되면, 이 부분에 결합되도록 형성되는 게이트 전극(64)의 게이트 폭 방향의 단연부도 오목해지고, 거기에 전계가 집중되어 임계치 전압의 설계치보다도 낮은 전압에서 MOSFET가 온되기 때문에(역협채널 효과: Reverse Narrow Channel Effect) 바람직하지 않다. 폴리실리콘막(53)은 이러한 상태가 되는 것을 방지하는 효과를 갖고 있다.
<F. 실시예 6>
<F-1. 장치 구성>
다음에, 도 33∼도 42를 이용하여 본 발명에 따른 실시예 6에 대해 설명한다.
도 33은 본 발명에 따른 실시예 6으로서, SOI 기판 SB1의 구성을 나타내는 단면도이다.
SOI 기판 SB1은 실리콘 기판(81)의 상부에 BOX(Buried Oxide)막인 매립 절연막 BX1및 SOI층(74)이 적층된 구성을 갖고, 매립 절연막 BX1 내 및 매립 절연막BX1과, 그것에 인접하는 층의 계면에 중수소를 포함하는 것을 특징으로 한다.
<F-2. 제조 방법>
이하, 제조 공정을 순서대로 나타내는 도 34∼도 37을 이용하여 SOI 기판 SB1의 제조 방법에 대해 설명한다.
우선, 도 34에 도시한 공정에 있어서 실리콘 기판(71)을 준비하고, 그 주면을 세정 후, 예를 들면, 화학식 7로 나타내는 반응을 이용하여 중수소를 함유하는 산화실리콘막(72)을 형성한다.
다음에, 도 35에 도시한 공정에 있어서 산화실리콘막(72)의 상부로부터 수소 이온, 혹은 중수소 이온을 이온 주입하여 주입층(73)을 형성한다. 그 도우즈량은 1×1016/㎠∼1×1017/㎠ 정도이다. 또한, 주입 에너지는 산화실리콘막(72)의 막 두께와, 후에 SOI층(74)이 되는 부분의 막 두께의 합이 주입 이온 농도 분포의 피크 위치에 거의 일치하도록 결정한다. 또, 도 35에 있어서는, 수소나 중수소 원자의 농도가 피크가 되는 영역을 주입층(73)으로서 나타내고 있다.
실리콘 원자와 수소 원자의 결합보다도 실리콘 원자와 중수소 원자의 결합쪽이 강고하고, 후에 도 37을 이용하여 나타내는 기판 분리 공정에서는 기판의 분리를 용이하게 할 수 있기 때문에, 중수소 이온을 주입하는 쪽이 바람직하다.
다음에, 도 36에 도시한 공정에 있어서 실리콘 기판(81)을 준비하고, 그 주면을 세정 후, 산화실리콘막(82)을 형성한다. 그리고, 도 36에 도시한 바와 같이, 실리콘 기판(81)의 산화실리콘막(82)이 형성된 주면과, 실리콘 기판(71)의 산화실리콘막(72)이 형성된 주면을 마주 보게 하여 양자를 실온에서 접합한다.
다음에, 도 37에 도시한 공정에 있어서 접합된 상태의 실리콘 기판(71, 81)에 2회의 열 처리를 행한다.
제1 열 처리는 400℃∼600℃에서 행하여 수소, 혹은, 중수소가 주입된 주입층(73)을 경계로서 실리콘 기판(71) 및 주입층(73)을 실리콘 기판(71, 81)의 접합체로부터 분리한다.
주입층(73)에는 수소 원자나 중수소 원자가 고농도로 주입되기 때문에 비정질 실리콘이 되고, 실리콘 원자의 댕글링 결합이 수소 원자나 중수소 원자로 종단된다. 한편, 실리콘 원자끼리의 결합은 약하기 때문에, 주입층(73)을 경계로서 분리한다.
이 결과, 주입층(73)의 상부에 있던 실리콘 단결정층은 실리콘 기판(81)의 주면 상에 남아 SOI층(74)이 되고, 산화실리콘막(72, 82)이 매립 절연막 BX1이 되어 SOI 기판 SB1이 형성된다.
제2 열 처리는 1100℃ 정도에서 행하여 SOI 기판 SB1 내의 화학 결합을 강화한다.
또, 제2 열 처리 직후의 SOI 기판 SB1 표면의 마이크로 거칠기는 약 10㎚로 크기 때문에, 마이크로 거칠기가 0.15㎚ 이하가 되도록 연마함으로써, 도 33을 이용하여 설명한 SOI 기판 SB1이 완성된다.
<F-3. 작용 효과>
이상 설명한 바와 같이, 본 발명에 따른 실시예 6의 SOI 기판에 있어서는 매립 절연막 BX1 내 및 매립 절연막 BX1과, 그것에 인접하는 층의 계면에 중수소를 포함하는 SOI 기판 SB1을 사용하기 때문에, 매립 절연막 BX1 중의 실리콘 원자와 중수소의 결합 에너지는 실리콘 원자와 수소 원자의 결합 에너지보다 크고, 계면 준위나 고정 준위가 형성되기 어렵다. 그 때문에, SOI 기판 SB1에 형성되는 반도체 장치의 신뢰성을 높일 수 있다.
또 산화실리콘막(82)은 필수가 아니며, 또한, 산화실리콘막(82)에는 중수소를 포함시키지 않아도 좋다. SOI층(74)에 인접하는 산화실리콘막(72)이 중수소를 포함하고 있으면, 본 발명의 작용 효과는 얻을 수 있다.
<F-4. 변형예>
이하, 도 38∼도 42를 이용하여 본 실시예의 변형예의 구성에 대해 설명한다.
도 38에 도시한 SOI 기판 SB2에 있어서는 SOI층(74)에 인접하여 산질화실리콘막(SiON : 72A)이 배치되어 매립 절연막 BX2를 구성하고 있다. 그 밖의 구성은 도 33에 도시한 SOI 기판 SB1과 동일하다.
도 39에 도시한 SOI 기판 SB3에 있어서는 SOI층(74)에 인접하여 산질화실리콘막(72A)이 배치됨과 함께, 산질화실리콘막(72A)의 하부에는 산질화실리콘막(82A)이 배치되어 매립 절연막 BX3을 구성하고 있다. 그 밖의 구성은 도 33에 도시한 SOI 기판 SB1과 동일하다.
도 40에 도시한 SOI 기판 SB4에 있어서는 SOI층(74)에 인접하여 산질화실리콘막(72A)이 배치됨과 함께, 산질화실리콘막(72A)의 하부에는 질화실리콘막(82B)이배치되어 매립 절연막 BX4를 구성하고 있다. 그 밖의 구성은 도 33에 도시한 SOI 기판 SB1과 동일하다.
도 41에 도시한 SOI 기판 SB5에 있어서는, SOI층(74)에 인접하는 산화실리콘막(72)의 하부에는 산질화실리콘막(82A)이 배치되어 매립 절연막 BX5를 구성하고 있다. 그 밖의 구성은 도 33에 도시한 SOI 기판 SB1과 동일하다.
도 42에 도시한 SOI 기판 SB6에 있어서는, SOI층(74)에 인접하는 산화실리콘막(72)의 하부에는 질화실리콘막(82B)이 배치되어 매립 절연막 BX6을 구성하고 있다. 그 밖의 구성은 도 33에 도시한 SOI 기판 SB1과 동일하다.
이상 설명한 SOI 기판 SB2∼SB6에 있어서는, 매립 절연막 BX1 대신에 산질화실리콘막과 산화실리콘막의 다층막, 산질화실리콘막의 다층막, 산질화실리콘막과 질화실리콘막의 다층막, 산화실리콘막과 질화실리콘막의 다층막을 배치하는 구성이고, 이들 다층막은 화학식 1∼화학식 12, 화학식 14, 화학식 16∼화학식 19로 나타내는 반응을 사용하면 좋다.
또, 도 38∼도 40에 도시한 바와 같이, SOI층(74)과 산질화실리콘막(72A)이 접촉되는 구성에서는 산질화실리콘막(72A) 중의 질소 원자가 SOI층(74)과 산질화실리콘층(72A)과의 계면에 존재하는 실리콘의 댕글링 결합을 종단하기 때문에 계면 준위가 저감되고, MOSFET가 오프 상태에서의 누설 전류가 저감된다.
또한, 상술한 바와 같이, 산질화실리콘막의 열 팽창율은 실리콘과 거의 동일하기 때문에, 고온 처리할 때의 열 팽창율의 차이에 기인하는 열응력을 저감할 수 있다.
또, 도 42에 도시한 바와 같이, 산화실리콘막(72)의 하부에 질화실리콘막(82B)이 형성되는 구성에 있어서는 산화실리콘막(72)에서 발생하는 압축 응력과, 질화실리콘막(82B)에서 발생하는 인장 응력을 이용하여 다층막 전체에서의 응력을 완화할 수 있고, 그 결과, 인접하는 SOI층(74)과의 계면에 형성되는 계면 준위를 저감할 수 있다.
또한, SOI 기판 SB1∼SB6에 있어서의 매립 절연막 BX1∼BX6의 두께의 대소는 실시예 1을 이용하여 설명한 게이트 절연막을 구성하는 다층막의 두께의 대소와 동일 효과를 발휘한다. 그리고, 상기 절연막의 다층막을 제2 게이트 절연막으로서 이용함으로써, 더블 게이트 MOSFET를 형성하는 것도 가능하다.
또한, SOI 기판 SB1∼SB6 상에 실시예 1∼실시예 3에 있어서 설명한 중수소 원자를 포함하는 다층막의 게이트 절연막을 갖는 MOSFET를 형성하도록 하여도 좋고, 실시예 5에 있어서 설명한 중수소 원자를 포함하는 STI막을 SOI 기판 SB1∼SB6의 표면 내에 설치하여 활성 영역을 규정하도록 하여도 좋은 것은 물론이다.
<F-5. 발명의 전개>
이상 설명한 본 발명에 따른 실시예 6의 SOI 기판에 있어서는 적어도 매립 절연막이 중수소를 포함하는 것을 특징으로 하였지만, 매립 절연막이 중수소를 포함하는지의 여부에 상관없이 열에 대해 산화실리콘막의 응력은 팽창형(compressive)이고, 질화실리콘막의 응력은 수축형(tensile)이기 때문에 산화실리콘막과 질화실리콘막과의 2층막을 매립 절연막으로서 사용하면 열응력이 완화된다. 따라서, 산화실리콘막만의 동일 두께의 매립 절연막과 비교한 경우에 SOI층에 관한 열응력이 저감된다고 하는 효과가 있다.
또한, 산질화실리콘막의 열 팽창율은 실리콘과 동일한 정도이기 때문에, 산화실리콘막과 산질화실리콘막과의 2층막을 매립 절연막으로서 사용하면, 산화실리콘막만의 동일 두께의 매립 절연막과 비교한 경우에 SOI층에 관한 열응력이 저감된다고 하는 효과가 있다.
따라서, 그 내부에 중수소를 포함하지 않더라도, 산화실리콘막과 질화실리콘막과의 2층막, 산화실리콘막과 산질화실리콘막과의 2층막, 질화실리콘막과 산질화실리콘막과의 2층막, 산화실리콘막과 산질화실리콘막과의 2층막을 매립 절연막으로서 사용함으로써 열응력을 완화할 수 있고, 그 결과, 인접하는 SOI층과의 계면에 형성되는 계면 준위를 저감할 수 있기 때문에, 제조 공정에 기인하는 결함이 저감되고, MOSFET 등의 반도체 장치의 누설 전류를 저감할 수 있다고 하는 효과를 얻을 수 있다. 물론, 그 내부에 중수소를 포함시킴으로써 SOI 기판에 형성되는 MOSFET 등의 반도체 장치의 신뢰성을 더욱 높일 수 있는 것은 물론이다.
또, 매립 절연막으로서는 2층막에 한정되는 것이 아니라 ONO(Oxide-Nitride-Oxide)막을 사용하여도 좋고, 산화실리콘막, 질화실리콘막 및 산질화실리콘막으로 구성되는 다층막이어도 좋다.
여기서, 일례로서 다층막으로 구성되는 매립 절연막 BX2를 갖는 SOI 기판 SB2에 MOSFET(90)를 배치한 구성을 도 49에 도시한다.
도 49에 있어서 MOSFET(90)는 SOI 기판 SB2의 SOI층(74) 상에 순서대로 배치된 산화실리콘막(11) 및 질화실리콘막(12)의 2층막으로 구성되는 게이트 절연막과,질화실리콘막(12) 상에 순서대로 배치된 도핑된 폴리실리콘막(13), 배리어 메탈층(WNx, TiNx, Ta, TaN 등)(14), 금속막(15)의 3층막으로 구성되는 게이트 전극을 구비하고 있다.
또한, MOSFET(90)은 게이트 절연막 및 게이트 전극을 피복하는 피복 절연막(16), 적어도 피복 절연막(16)의 측면을 피복하는 측벽 절연막(17), 게이트 전극의 하부의 SOI층(74)의 표면 내에 배치된 채널층(7), 채널층(7)을 사이에 두고 대향하도록 배치된 한쌍의 엑스텐션층(6), 한쌍의 엑스텐션층(6) 내에 각각 배치된 포켓층(5), 한쌍의 엑스텐션층(6)에 인접하여 배치된 한쌍의 소스·드레인 주요층(4)을 갖고 있다.
또한, MOSFET(90)의 활성 영역은 소자 분리 절연막의 일종인 STI막(3)에 의해서 규정되고, STI막(3)의 저면은 매립 절연막 BX2에 도달하도록 형성되어 있다. 그리고, MOSFET(90)의 상부에는 제1 층간 절연막(21), 절연막(22), 제2 층간 절연막(23), 제3 층간 절연막(24)이 적층되어 있다.
또한, 도 49에 있어서는, 제1 층간 절연막(21) 및 절연막(22)을 관통하여 한쌍의 소스·드레인 주요층(4)에 각각 도달하는 컨택트부(31), 한쪽의 컨택트부(31)에 접속되는 제1 배선층(32), 제2 층간 절연막(23)을 관통하여 다른쪽의 컨택트부(31)에 도달하는 컨택트부(33), 컨택트부(33)에 접속되는 제2 배선층(34)이 배치된 구성을 나타내고 있지만, 이것은 일례에 불과하다.
또, SOI 기판 SB2 및 매립 절연막 BX2는 도 38을 이용하여 설명한 구성과 동일하고, 중복되는 설명은 생략하지만, 반드시 매립 절연막 BX2 중에 중수소를 포함하고 있지 않더라도 상술한 바와 같이 MOSFET 등의 반도체 장치의 누설 전류를 저감할 수 있는 것은 물론이다.
또한, MOSFET(90)는 종래의 반도체 장치이지만, 실시예 2에 있어서 도 8을 이용하여 설명한 본 발명에 따른 MOSFET(100)를 SOI 기판 SB2에 형성하여도 좋은 것은 물론이다.
또한, 도 49에 있어서는 STI막(3)의 저면은 매립 절연막 BX2에 도달하는 구성으로서 나타냈지만, 도 50에 도시한 바와 같이 STI막(3)의 저면과 매립 절연막 BX2 간에 SOI층(74)이 존재하는 구성이어도 좋다.
본 발명에 따른 반도체 장치에 따르면, 게이트 절연막이 질화실리콘막과 산질화실리콘막과의 2층막이고, 적어도 1층에 중수소 원자를 포함하기 때문에, 중수소 원자는 수소 원자보다도 무겁고, 제1 층으로부터 제2 층 혹은 그 역방향으로 드리프트 혹은 확산되는 속도가 수소 원자에 비해 느리다. 그 때문에, 스트레스 전압이 인가된 상태 하에서도 계면 준위를 형성하는 속도가 느려진다. 그 결과, MOSFET의 신뢰성이 향상되게 된다. 또한, 중수소 원자와 실리콘 원자 간의 결합 에너지는 수소 원자와 실리콘 원자 간의 결합 에너지보다도 크기 때문에, 반도체 기판으로부터의 핫 캐리어에 의한 실리콘 원자로부터의 해리는 중수소 원자쪽이 발생되기 어렵다. 그 때문에, 2층막에 중수소를 포함시킴으로써, 스트레스 전압이 인가된 상태 하에서의 핫 캐리어에 의한 해리가 발생되기 어렵고, 스트레스 전압이 인가된 상태 하에서의 핫 캐리어 내성이 향상되어 MOSFET의 수명이 길어지고, 신뢰성이 향상되게 된다.
본 발명에 따른 반도체 장치에 따르면, 소자 분리 절연막이 트렌치의 내벽에 배치된 중수소 원자를 포함하는 내벽 절연막과, 내벽 절연막으로 피복된 트렌치 내에 매립된 절연막을 갖기 때문에, 내벽 절연막 중의 댕글링 결합을 중수소가 종단하기 때문에, 반도체 기판으로부터의 핫 캐리어에 의한 실리콘 원자로부터 중수소 원자의 해리는 발생되기 어렵고, 내벽 절연막과 기판과의 계면에 계면 준위나 트랩이 형성되기 어렵고, 게이트 전극이 결합되는 경우에 핫 캐리어 내성이 향상되어 신뢰성이 향상되게 된다.
본 발명에 따른 SOI 기판에 따르면, 반도체 기판이 SOI 기판으로 구성되고, 매립 절연막이 산화실리콘막, 산질화실리콘막, 질화실리콘막 중 어느 것이든 두개의 막을 포함하는 2층막으로서 중수소 원자를 포함하기 때문에, 예를 들면, 열을 받은 경우의 응력이 팽창형인 산화실리콘막과, 수축형인 질화실리콘막을 조합함으로써 열응력이 완화된다. 따라서, 산화실리콘막만의 동일 두께의 매립 절연막과 비교한 경우에 SOI층에 관한 열응력이 저감된다고 하는 효과가 얻어지고, 그 결과, 인접하는 SOI층과의 계면에 형성되는 계면 준위를 저감할 수 있기 때문에, 제조 공정에 기인하는 결함이 저감되고, 반도체 장치의 누설 전류를 저감할 수 있다.

Claims (3)

  1. 반도체 기판의 주면 상에 배치된 게이트 절연막과, 상기 게이트 절연막 상에 배치된 게이트 전극을 구비하는 적어도 1종류의 MOSFET를 포함한 반도체 장치에 있어서,
    상기 게이트 절연막은,
    질화실리콘막과 산질화실리콘막(silicon oxynitride film)으로 구성된 2층막으로서, 적어도 하나의 층에 중수소 원자를 포함하는
    반도체 장치.
  2. 반도체 기판의 주면 표면 내에 배치된 소자 분리 절연막에 의해서 규정되는 활성 영역 상에 배치된 게이트 절연막과, 상기 게이트 절연막 상에 배치된 게이트 전극을 구비하는 MOSFET를 포함한 반도체 장치에 있어서,
    상기 소자 분리 절연막은,
    상기 반도체 기판의 주면 표면 내에 배치된 트렌치와,
    상기 트렌치의 내벽에 배치된 중수소 원자를 포함하는 내벽 절연막과,
    상기 내벽 절연막으로 피복된 상기 트렌치 내에 매립된 절연막을 포함하는 반도체 장치.
  3. 실리콘 기판 상에 배치된 매립 절연막과, 상기 매립 절연막 상에 배치된 SOI층을 포함하는 SOI 기판에 있어서,
    상기 매립 절연막은, 산화실리콘막, 산질화실리콘막, 질화실리콘막 중 두 개의 막을 포함하는 2층막이며, 상기 매립 절연막은 중수소 원자를 포함하는
    SOI 기판.
KR10-2001-0019574A 2000-09-01 2001-04-12 반도체 장치 및 ｓｏｉ 기판 KR100398305B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000265228A JP2002076336A (ja) 2000-09-01 2000-09-01 半導体装置およびｓｏｉ基板
JP2000-265228 2000-09-01

Publications (2)

Publication Number Publication Date
KR20020018549A KR20020018549A (ko) 2002-03-08
KR100398305B1 true KR100398305B1 (ko) 2003-09-19

Family

ID=18752518

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0019574A KR100398305B1 (ko) 2000-09-01 2001-04-12 반도체 장치 및 ｓｏｉ 기판

Country Status (6)

Country Link
US (1) US6661065B2 (ko)
JP (1) JP2002076336A (ko)
KR (1) KR100398305B1 (ko)
CN (1) CN1303697C (ko)
DE (1) DE10115489A1 (ko)
TW (1) TW518759B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100515054B1 (ko) * 2002-11-19 2005-09-14 삼성전자주식회사 씨모스 반도체 소자 및 그 형성방법

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4091265B2 (ja) * 2001-03-30 2008-05-28 株式会社東芝 半導体装置及びその製造方法
US20040171226A1 (en) * 2001-07-05 2004-09-02 Burden Stephen J. Isotopically pure silicon-on-insulator wafers and method of making same
US6867459B2 (en) * 2001-07-05 2005-03-15 Isonics Corporation Isotopically pure silicon-on-insulator wafers and method of making same
US7119400B2 (en) * 2001-07-05 2006-10-10 Isonics Corporation Isotopically pure silicon-on-insulator wafers and method of making same
JP4102072B2 (ja) 2002-01-08 2008-06-18 株式会社東芝 半導体装置
US20030134486A1 (en) * 2002-01-16 2003-07-17 Zhongze Wang Semiconductor-on-insulator comprising integrated circuitry
US7365403B1 (en) * 2002-02-13 2008-04-29 Cypress Semiconductor Corp. Semiconductor topography including a thin oxide-nitride stack and method for making the same
US6677213B1 (en) * 2002-03-08 2004-01-13 Cypress Semiconductor Corp. SONOS structure including a deuterated oxide-silicon interface and method for making the same
US6583016B1 (en) * 2002-03-26 2003-06-24 Advanced Micro Devices, Inc. Doped spacer liner for improved transistor performance
FR2874455B1 (fr) * 2004-08-19 2008-02-08 Soitec Silicon On Insulator Traitement thermique avant collage de deux plaquettes
US6680240B1 (en) * 2002-06-25 2004-01-20 Advanced Micro Devices, Inc. Silicon-on-insulator device with strained device film and method for making the same with partial replacement of isolation oxide
JP2004039965A (ja) * 2002-07-05 2004-02-05 Renesas Technology Corp 不揮発性半導体記憶装置
US6969618B2 (en) * 2002-08-23 2005-11-29 Micron Technology, Inc. SOI device having increased reliability and reduced free floating body effects
JP2004103693A (ja) 2002-09-06 2004-04-02 Renesas Technology Corp 半導体装置及びその製造方法
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
US6911379B2 (en) * 2003-03-05 2005-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming strained silicon on insulator substrate
US6949451B2 (en) * 2003-03-10 2005-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. SOI chip with recess-resistant buried insulator and method of manufacturing the same
JP2004319952A (ja) * 2003-03-28 2004-11-11 Seiko Epson Corp 半導体装置およびその製造方法
US6861320B1 (en) * 2003-04-04 2005-03-01 Silicon Wafer Technologies, Inc. Method of making starting material for chip fabrication comprising a buried silicon nitride layer
US6902962B2 (en) * 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
US7300829B2 (en) * 2003-06-02 2007-11-27 Applied Materials, Inc. Low temperature process for TFT fabrication
JP2005093910A (ja) * 2003-09-19 2005-04-07 Toshiba Corp 半導体記憶装置とその製造方法
FR2860341B1 (fr) * 2003-09-26 2005-12-30 Soitec Silicon On Insulator Procede de fabrication de structure multicouche a pertes diminuees
GB2424132B (en) * 2003-11-18 2007-10-17 Halliburton Energy Serv Inc High-temperature memory systems
US7229880B2 (en) * 2003-11-19 2007-06-12 Promos Technologies Inc. Precision creation of inter-gates insulator
KR100672215B1 (ko) * 2003-12-15 2007-01-22 엘지.필립스 엘시디 주식회사 횡전계 방식 액정표시장치 및 그 제조방법
JP2005203730A (ja) * 2003-12-18 2005-07-28 Seiko Epson Corp 絶縁膜、半導体素子、電子デバイスおよび電子機器
CN100464427C (zh) * 2003-12-18 2009-02-25 精工爱普生株式会社 评估栅极绝缘膜的特性的方法
KR100588647B1 (ko) * 2003-12-30 2006-06-12 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
JP2005260177A (ja) * 2004-03-15 2005-09-22 Toshiba Corp 半導体装置の製造方法
JP2005277253A (ja) * 2004-03-26 2005-10-06 National Institute Of Advanced Industrial & Technology 半導体装置の作製方法及び水素処理装置
JP2005285963A (ja) * 2004-03-29 2005-10-13 Sumco Corp Ｓｏｉ基板の製造方法
US8035142B2 (en) * 2004-07-08 2011-10-11 Micron Technology, Inc. Deuterated structures for image sensors and methods for forming the same
US7060594B2 (en) * 2004-10-19 2006-06-13 Macronix International Co., Ltd. Memory device and method of manufacturing including deuterated oxynitride charge trapping structure
JP2006120814A (ja) * 2004-10-21 2006-05-11 Renesas Technology Corp 半導体装置の製造方法
JP2006173568A (ja) * 2004-12-14 2006-06-29 Korea Electronics Telecommun Ｓｏｉ基板の製造方法
US7217636B1 (en) * 2005-02-09 2007-05-15 Translucent Inc. Semiconductor-on-insulator silicon wafer
US7244659B2 (en) * 2005-03-10 2007-07-17 Micron Technology, Inc. Integrated circuits and methods of forming a field effect transistor
DE102005022391A1 (de) * 2005-05-13 2006-11-16 Infineon Technologies Ag Strahlungsfeste und stabile Gateoxide für Halbleiter
JP2006332172A (ja) * 2005-05-24 2006-12-07 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
US7968889B2 (en) 2005-11-02 2011-06-28 Sharp Kabushiki Kaisha Semiconductor device with thinned gate insulating film and polycrystal semiconductor layer and production method thereof
US7566630B2 (en) * 2006-01-18 2009-07-28 Intel Corporation Buried silicon dioxide / silicon nitride bi-layer insulators and methods of fabricating the same
US7557002B2 (en) * 2006-08-18 2009-07-07 Micron Technology, Inc. Methods of forming transistor devices
JP2008053361A (ja) 2006-08-23 2008-03-06 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
JP4923871B2 (ja) * 2006-08-31 2012-04-25 ソニー株式会社 半導体記憶装置およびその製造方法
US20080116494A1 (en) * 2006-11-20 2008-05-22 Matthias Goldbach Method for manufacturing a semiconductor device
US20080135953A1 (en) * 2006-12-07 2008-06-12 Infineon Technologies Ag Noise reduction in semiconductor devices
US7989322B2 (en) 2007-02-07 2011-08-02 Micron Technology, Inc. Methods of forming transistors
KR100851551B1 (ko) * 2007-03-12 2008-08-11 삼성전자주식회사 반도체 장치 및 그 형성 방법
US8643124B2 (en) 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8067284B1 (en) 2007-05-25 2011-11-29 Cypress Semiconductor Corporation Oxynitride bilayer formed using a precursor inducing a high charge trap density in a top layer of the bilayer
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
KR100889550B1 (ko) * 2007-06-14 2009-03-23 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법
US9018693B2 (en) 2007-07-20 2015-04-28 Cypress Semiconductor Corporation Deuterated film encapsulation of nonvolatile charge trap memory device
US8536640B2 (en) 2007-07-20 2013-09-17 Cypress Semiconductor Corporation Deuterated film encapsulation of nonvolatile charge trap memory device
KR100868643B1 (ko) * 2007-07-20 2008-11-12 주식회사 동부하이텍 이미지센서 및 그 제조방법
JP5154243B2 (ja) * 2008-01-25 2013-02-27 シャープ株式会社 Ｓｏｉ基板の製造方法
US8088683B2 (en) * 2008-03-31 2012-01-03 Cypress Semiconductor Corporation Sequential deposition and anneal of a dielectic layer in a charge trapping memory device
JP5548395B2 (ja) 2008-06-25 2014-07-16 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
FR2946457B1 (fr) * 2009-06-05 2012-03-09 St Microelectronics Sa Procede de formation d'un niveau d'un circuit integre par integration tridimensionnelle sequentielle.
US8431955B2 (en) * 2010-07-21 2013-04-30 International Business Machines Corporation Method and structure for balancing power and performance using fluorine and nitrogen doped substrates
JP6035007B2 (ja) * 2010-12-10 2016-11-30 富士通株式会社 Ｍｉｓ型の窒化物半導体ｈｅｍｔ及びその製造方法
JP6076584B2 (ja) * 2011-02-02 2017-02-08 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US20120276730A1 (en) * 2011-04-27 2012-11-01 Nanya Technology Corporation Methods for fabricating a gate dielectric layer and for fabricating a gate structure
JP6063117B2 (ja) * 2011-11-11 2017-01-18 株式会社半導体エネルギー研究所 半導体装置
US8685813B2 (en) 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
CN104637992B (zh) * 2013-11-13 2019-08-23 上海和辉光电有限公司 具有改善的蚀刻角度的栅极绝缘层及其形成方法
JP2015118974A (ja) * 2013-12-17 2015-06-25 シナプティクス・ディスプレイ・デバイス合同会社 半導体装置の製造方法
WO2016013471A1 (ja) * 2014-07-23 2016-01-28 富士電機株式会社 半導体装置及び半導体装置の製造方法
US9806192B2 (en) * 2015-06-24 2017-10-31 Qorvo Us, Inc. Suppression of back-gate transistors in RF CMOS switches built on an SOI substrate
JP6523885B2 (ja) 2015-09-11 2019-06-05 株式会社東芝 半導体装置
CN106571296A (zh) * 2015-10-13 2017-04-19 上海新昇半导体科技有限公司 晶圆的形成方法
CN106601663B (zh) * 2015-10-20 2019-05-31 上海新昇半导体科技有限公司 Soi衬底及其制备方法
CN106711027B (zh) * 2017-02-13 2021-01-05 中国科学院上海微系统与信息技术研究所 晶圆键合方法及异质衬底制备方法
CN108660509A (zh) * 2017-03-27 2018-10-16 上海新昇半导体科技有限公司 一种直拉单晶硅方法
CN109148681A (zh) * 2017-06-16 2019-01-04 旺宏电子股份有限公司 电阻式随机存取存储器及其制造方法
US10515905B1 (en) * 2018-06-18 2019-12-24 Raytheon Company Semiconductor device with anti-deflection layers
TW202038459A (zh) * 2018-12-21 2020-10-16 日商索尼半導體解決方案公司 攝像元件及攝像裝置
US20230026052A1 (en) * 2021-07-22 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition bonding layer for joining two semiconductor devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6467937A (en) * 1987-09-08 1989-03-14 Mitsubishi Electric Corp Formation of high breakdown strength buried insulating film
JPH06177233A (ja) * 1992-12-02 1994-06-24 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH08316442A (ja) * 1995-05-24 1996-11-29 Mitsubishi Materials Corp Ｓｏｉ基板及びその製造方法
US5872387A (en) * 1996-01-16 1999-02-16 The Board Of Trustees Of The University Of Illinois Deuterium-treated semiconductor devices
US6023093A (en) * 1997-04-28 2000-02-08 Lucent Technologies Inc. Deuterated direlectric and polysilicon film-based semiconductor devices and method of manufacture thereof
US6025280A (en) * 1997-04-28 2000-02-15 Lucent Technologies Inc. Use of SiD4 for deposition of ultra thin and controllable oxides

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930007096B1 (ko) * 1988-12-08 1993-07-29 후지쓰 가부시끼가이샤 세미콘덕터-온-인슐레이터(semiconductor-on-insulator)구조와 세미콘덕터-온-인슐레이터 구조를 가지는 반도체장치의 제조방법
JPH0513756A (ja) 1991-07-03 1993-01-22 Matsushita Electric Ind Co Ltd Ｍｉｓ型半導体装置およびその製造方法
JP2997599B2 (ja) 1992-03-31 2000-01-11 三菱電機株式会社 半導体装置及びその製造方法
JPH06310427A (ja) * 1993-04-21 1994-11-04 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH07254704A (ja) 1994-03-16 1995-10-03 Sony Corp 半導体装置
US6045625A (en) * 1996-12-06 2000-04-04 Texas Instruments Incorporated Buried oxide with a thermal expansion matching layer for SOI
US6071751A (en) 1997-04-28 2000-06-06 Texas Instruments Incorporated Deuterium sintering with rapid quenching
US5972765A (en) 1997-07-16 1999-10-26 International Business Machines Corporation Use of deuterated materials in semiconductor processing
US6143634A (en) 1997-07-28 2000-11-07 Texas Instruments Incorporated Semiconductor process with deuterium predominance at high temperature
US6087229A (en) * 1998-03-09 2000-07-11 Lsi Logic Corporation Composite semiconductor gate dielectrics
JP4213250B2 (ja) 1998-03-31 2009-01-21 株式会社東芝 半導体素子の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6467937A (en) * 1987-09-08 1989-03-14 Mitsubishi Electric Corp Formation of high breakdown strength buried insulating film
JPH06177233A (ja) * 1992-12-02 1994-06-24 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH08316442A (ja) * 1995-05-24 1996-11-29 Mitsubishi Materials Corp Ｓｏｉ基板及びその製造方法
US5872387A (en) * 1996-01-16 1999-02-16 The Board Of Trustees Of The University Of Illinois Deuterium-treated semiconductor devices
US6023093A (en) * 1997-04-28 2000-02-08 Lucent Technologies Inc. Deuterated direlectric and polysilicon film-based semiconductor devices and method of manufacture thereof
US6025280A (en) * 1997-04-28 2000-02-15 Lucent Technologies Inc. Use of SiD4 for deposition of ultra thin and controllable oxides

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100515054B1 (ko) * 2002-11-19 2005-09-14 삼성전자주식회사 씨모스 반도체 소자 및 그 형성방법

Also Published As

Publication number Publication date
TW518759B (en) 2003-01-21
JP2002076336A (ja) 2002-03-15
KR20020018549A (ko) 2002-03-08
US6661065B2 (en) 2003-12-09
US20020047169A1 (en) 2002-04-25
CN1303697C (zh) 2007-03-07
CN1340862A (zh) 2002-03-20
DE10115489A1 (de) 2002-03-28

Similar Documents

Publication Publication Date Title
KR100398305B1 (ko) 반도체 장치 및 ｓｏｉ 기판
JP5602414B2 (ja) 半導体装置の製造方法および半導体装置
KR100906526B1 (ko) 불휘발성 반도체 기억 장치
TW561513B (en) Semiconductor device and method of manufacturing the same
US7224019B2 (en) Semiconductor device and method of manufacture thereof
JP4477886B2 (ja) 半導体装置の製造方法
TWI235497B (en) Semiconductor memory device
JP5550286B2 (ja) 半導体装置の製造方法
US7652341B2 (en) Semiconductor apparatus having a semicondutor element with a high dielectric constant film
JP2004281662A (ja) 半導体記憶装置及びその製造方法
JP2006269789A (ja) 半導体装置及びその製造方法
TW495967B (en) Semiconductor integrated circuit device and the manufacturing method thereof
US8946805B2 (en) Reduced area single poly EEPROM
JP2012074466A (ja) 半導体装置及びその製造方法
JP2019149531A (ja) 半導体装置およびその製造方法
JP4907999B2 (ja) 半導体装置の製造方法
KR100596484B1 (ko) 유전막 형성 방법 및 이를 이용한 불휘발성 메모리 장치의제조방법
JP2004103693A (ja) 半導体装置及びその製造方法
JP2009164504A (ja) 容量素子、容量素子を含む不揮発性記憶装置およびその製造方法
JP2005093910A (ja) 半導体記憶装置とその製造方法
TW200418112A (en) Semiconductor device and manufacturing method thereof
JP2007005527A (ja) 半導体装置
JP2014099551A (ja) 半導体装置とその製造方法
JP2008053535A (ja) 半導体装置の製造方法及び不揮発性記憶装置の製造方法
TW202332017A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070823

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee