CN1133494A - 半导体集成电路器件及其制造工艺 - Google Patents

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Abstract

在半导体衬底基片上方形成的势阱区域上方，形成有外延层，外延层含有的杂质浓度比势阱区域中含有的杂质浓度低。MOS场效应晶体管被安装在外延层上。场绝缘薄膜在深度走向上延伸到与势阱区域接触。MOS场效应晶体管具有在外延层内形成的源/漏区域以在源和漏之间形成穿通阻塞。

Description

半导体集成电路器件及其制造工艺
本发明涉及半导体集成电路器件及其制造技术。更详细地说，本发明涉及含有在半导体衬底基片上方形成外延层的半导体集成电路器件以及适用于制造半导体集成电路器件的工艺程序的一种有效方法。
有一种被改进了的制造半导体集成电路器件的工艺方法，在这种工艺方法中在抛光成镜面的半导体衬底基片上方形成和预定的半导体集成电路元件组成的外延层(半导体单晶层)。
这是因为外延层的形成提供极好的效果：改善软差错(soft-error)电阻和锁定(latch-up)电阻；在外延层上形成栅极隔离薄膜，大大减少其缺陷密度能改善其击穿特性。
例如在1991年8月10日应用物理学会出版的”AppliedPhysics Vol60 Edit8”的761页到763页上揭示了具有这种外延层的半导体集成电路器件。
这本刊物描写这样结构的半导体集成电路器件，在P+(或n+)型半导体衬底上方形成含有的P(或n)型杂质浓度比半导体衬底的P(或n)型杂质浓度低的外延层，在其内和称为势阱的半导体区域组成外延层，在其上装有MOSFET(金属氧化物半导体场效应晶体管)或其他类似的元件。
顺便说说，由于这种情况的势阱是用从外延层表面扩散杂质的方法形成的因此造成外延层的杂质浓度表面较高，内部较低的分布。
例如另一本刊物是日本专利公开Laid-Open NO260832/1989揭示一种在p型半导体衬底上方形成p型外延层的结构，这样形成的势阱从外延层的表面延伸到半导体衬底的上部。
这本刊物进一步揭示形成势阱的工艺：在半导体衬底中掺入形成势阱的杂质；接着在半导体衬底基片上方生长外延层，同时在半导体衬底基片的上面部分里扩散势阱形成杂质。
顺便一说，这种情况的杂质浓度分布成山状曲线，其峰值浓度在外延层和半导体衬底基片的交界处，即在外延层表面一边是低的杂质浓度，在外延层和半导体衬底基片的交界处是高的杂质浓度，而在半导体衬底基片内是低的杂质浓度。
虽然我们了解了上述的工艺方法但存在下列问题。
第一问题是容易造成元件特性不稳定。根据前面提到的工艺方法，由于元件在势阱里形成，热阱里的杂质将使如阀值电压或衬底效应之类的元件特性不稳定。
第二个问题是为了消除元件特征不稳定，势阱的杂质浓度必须严格而精密地设定，因此势阱的形成很难控制。
第三个问题是设计半导体集成电路器件的电路很困难。具体地说，例如根据这种工艺方法由于元件在势阱内形成，增加了在MOS场效应晶体管中阈值电压和衬底效应的不稳定，造成半导体集成电路器件的电路设计困难。
第四个问题是妨碍半导体集成电路器件的高速运作的改进。具体地说，在扩散层或MOS场效应晶体管的漏极区的接线线路的结电容增加到负载电容。
对于结构越小的元件这个问题就越严重。具体地说，如果元件的物理尺寸按恒定系数K(K＜1)减小，沟道中杂质浓度将增大K倍引起载流于迁移率减小，归因于杂质的散射和在半导体衬底上源/漏半导体区域每单位面积结电容增加。
第五个问题是为了形成势阱要求在高温下作长周期的热处理。具体地说，例如为了增大击穿电压(或穿通电压)阻止电流从MOS场效应晶体管的漏极流到半导体衬底，必须增大杂质浓度或者加深势阱。因为根据前面所述元件特性的观点，势阱的杂质浓度不能做得这么高所以采用加深势阱。这样，为了形成势阱就要求在高温下作长周期的热处理。
本发明的一个目的是提供一种能够改善元件特性的设定精确度的工艺方法。
本发明的一个目的是提供一种能够便于控制势阱形成的工艺方法。
本发明的一个目的是提供一种能够便于半导体集成电路器件的电路设计的工艺方法。
本发明的一个目的是提供一种能够改善半导体集成电路器件的运作速度的技术。
本发明的一个目的是提供一种能够缩短势阱形成周期的工艺方法。
本发明的一个目的是提供一种能够生长具有极好可结晶性的外延层的工艺方法。
本发明的一个目的是提供一种改进外延层中杂质浓度设定精确度的工艺方法。
根据附图所作下面的描述，本发明的上述和其他的目的以及新颖的特点将变得更明显。
在这里所揭示的本发明的典型特征将在下面作简单概述。
具体地说，根据本发明提供的半导体集成电路器件的特点：在半导体集成电路器件中为了形成PN结，含有预定导电类型的第一杂质的第一区域在半导体衬底基片上方形成；在半导体集成电路器件中在半导体衬底基片上方形成的外延层含有的杂质浓度低于第一区域的杂质浓度；以及在半导体集成电路器件中外延层内形成的元件隔离部分不超出在半导体衬底上方的元件隔离区域，末端部分在PN结上终止。
此外，在本发明的半导体集成电路器件中，由延伸至半导体衬底基片的上部分的一个沟道形成了的元件隔离部分。
此外，在本发明的半导体集成电路器件中在沟道表面上用热氧化法形成绝缘薄膜。
此外，在本发明的半导体集成电路器件中MIS(金属绝缘层半导体)场效应晶体管在外延层内形成，作穿通阻塞用的第八区域掺自与外延层杂质导电类型相同的杂质，其杂质浓度比外延层原来的杂质浓度高，第八区域在外延层中预先设定的深度位置上形成。
此外，在本发明的半导体集成电路器件中，在外延层内的作附装在电源电路和构成半导体集成电路的输入电路中的静电保护电路用的元件形成区域内的外延层，其杂质浓度设定在等于或高于第一区域的杂质浓度。
此外，在本发明的半导体集成电路器件中，在外延层内的在存储单元形成区域内的外延层，其杂质浓度比作内部电路用的元件形成区域内的外延层杂质浓度高。
此外，在本发明的半导体集成电路器件中，在外延层内的存储单元形成区域内的外延层其杂质浓度设定在低于除与数据线连接有关的区域外的半导体区域的杂质浓度，高于在元件形成区域中作内部电路的外延层的杂质浓度。
从另一方面说，根据本发明，制造半导体集成电路器件的工艺包含下面(a)到(e)步骤：
(a)在生成外延层之前，半导体衬底基片用第一种杂质掺杂的步骤；
(b)在生成外延层之前，半导体衬底基片用第二种杂质掺杂的步骤；
(c)在掺有第一种杂质和第二种杂质的半导体衬底基片主平面上方生成外延层的步骤；
(d)在外延层的表面上形成封顶薄膜的步骤；以及
(e)使带有封顶薄膜的半导体衬底基片经热扩散处理形成第一区域和第二区域的步骤。
此外，按本发明，制造半导体集成电路器件的工艺包含下面(a’)到(f’)步骤：
(a’)在生成外延层之前半导体衬底基片用第一种杂质掺杂的步骤；
(b’)在生成外延层之前，半导体衬底基片用第二种杂质掺杂的步骤；
(c’)在掺入第一种杂质和第二种杂质的步骤之后和生成外延层之前，为了补救损伤使半导体衬底基片经受热处理的步骤；
(d’)在经热处理损伤修复的半导体衬底基片的主平面上方生成外延层的步骤；
(e’)在外延层的外表面上形成封顶薄膜的步骤；以及
(f’)使已带有封顶薄膜的半导体衬底基片经热扩散处理，形成第一区域和第二区域的步骤。
根据上面所述的本发明的半导体集成电路器件，MOS场效应晶体管的栅极绝缘薄膜是在属半导体单晶层的外延层上形成，因此绝缘薄膜能有极好的薄膜质量，以改善其击穿电压。在重掺杂的第一区域和第二区域上生成的轻掺杂外延层与预定的元件同时形成。因此，元件能具有精确的设定特性，而不受第一区域、第二区域和半导体衬底基片中杂质的影响以致能改善元件特性的设定精确度。
此外，根据本发明的半导体集成电路器件，预定的元件(例如MOS场效应晶体管)是在轻掺杂外层内形成以致能够改善栅极绝缘薄膜的击穿电压和能够减小形成预定元件的半导体区域的结电容。因而改善半导体集成电路器件的运作速度是可能的。
此外，根据本发明的半导体集成电路器件，在重掺杂的第一区域和第二区域上形成与预定元件组成的轻掺杂外延层。因此能够改善栅极绝缘薄膜的击穿电压，并且第一区域和第二区域能具有的杂质浓度事实上与预定的元件的特性无关。
此外，根据本发明的半导体集成电路器件，由于在重掺杂的第一区域和第二区域上形成与预定元件组成的轻掺杂外延层。因此能够改善栅极绝缘薄膜的击穿电压，并且第一区域和第二区域能具有的杂质浓度事实上与预定的元件的特性无关。这样，便于控制第一区域和第二区域的形成是可能的。
此外，根据本发明的半导体集成电路器件元件隔离部分成沟道形状。因此即使外延层相当厚，元件隔离部分能逐一地隔离外延层，所形成的元件形成区域能够不会由于元件隔离部分而增加所占面积。
此外，根据本发明的半导体集成电路器件，由于元件隔离部分是用热氧化法在沟道表面形成绝缘薄膜。因此能够令人满意地保护沟道内的外延层、半导体衬底基片和第一区域及第二区域的结部分。
此外，根据本发明的半导体集成电路器件，改善栅绝缘薄膜的击穿电压和载流子迁移率是可能的。此外，生成的装有MIS场效应晶体管的外延层带有在预定深度处的作穿通阻塞用的第八区域。因此防止MOS场效应晶体管的源和漏极之间的穿通现象是可能的。从另一方面说，为了防止源和漏极之间的穿通，能使从源/漏延伸出来的耗尽层深度走向终止在第一区域或第二区域。
此外，根据本发明的半导体集成电路器件，安装在输入电路和电源电路中的静电保护电路的元件形成区域内的外延层其杂质浓度设定在等于或高于第一区域的杂质浓度。因此限制静电保护电路的极性晶体管工作时基区的少数载流子漂移和防止在该处外延层中任何局部电流聚集是可能的。结果，极性晶体管的集电极和基极结中形成的电流能够均匀一致，因而防止静电保护电路的静电击穿电压减小。
此外，根据本发明的半导体集成电路器件，在外延层内的形成存储单元区域中的外延层，其杂质浓度设定值高于内部电路的元件形成区域内的外延层的杂质浓度。因此，增加外延层的结电容和形成防止由于电子—空穴对受α射线作用产生的载流子侵入信息存储部分的阻挡层是可能的。因而防止具有存储单元的半导体集成电路器件的存储保持特性下降是可能的。
此外，根据本发明的半导体集成电路器件，在外延层内的存储单元形成区中的外延层，其杂质浓度仅低于除与数据线连接的区域外的半导体区域的杂质浓度，设定的杂质浓度值高于内部电路的元件形成区域中的外延层的杂质浓度。因此，不增大数据线路的负载电容防止存储器存储保持特性下降是可能的。
此外，根据本发明的半导体集成电路器件，为了修复杂质掺入步骤后的损伤进行热处理，继之以形成外延层以使半导体衬底基片表面层的晶体缺陷处于修复损伤状态。因此生成具有极好可结晶性的外延层是可能的。
根据本发明的半导体集成电路器件，在形成第一区域和第二区域的热扩散步骤之前在外延层上形成封顶薄膜致使在扩散处理期间能抑制第一种杂质和第二杂质在扩散炉里扩散而防止外延层被掺入扩散杂质。这样，改善外延层中设定的杂质浓度的精确度是可能的。
图1是表示本发明的一个实施例中的半导体集成电路器件主要部分的剖面图；
图2是表示图1的半导体集成电路器件应同实例的线路图。
图3是表示图1中的半导体集成电路器件在一个制造步骤呼其主要部分的剖面图；
图4是表示在继图3之后的一个制造步骤时图1中的半导体集成电路器件主要部分的剖面图；
图5是表示在继图4之后的一个制造步骤时图1中的半导体集成电路器件主要部分的剖面图；
图6是表示在继图5之后的一个制造步骤时图1中的半导体集成电路器件主要部分的剖面图；
图7是表示在继图6之后的一个制造步骤时图1中的半导体集成电路器件主要部分的剖面图；
图8是表示在继图7之后的一个制造步骤时图1中的半导体集成电路器件主要部分的剖面图；
图9是表示在继图8之后的一个制造步骤时图1中的半导体集成电路器件主要部分的剖面图；
图10是表示在继图9之后的一个制造步骤时图1中半导体集成电路器件主要部分的剖面图；
图11是表示在继图10之后的一个制造步骤时图1中半导体集成电路器件主要部分的剖面图；
图12是表示根据本发明的另一个实施例的半导体集成电路器件主要部分的剖面图；
图13是表示根据本发明的另一个实施例的半导体集成电路器件主要部分的剖面图；
图14是表示根据本发明的另一个实施例的半导体集成电路器件主要部分的剖面图；
图15是表示根据本发明的另一个实施例的半导体集成电路器件主要部分的剖面图；
图16是表示根据本发明的另一个实施例的半导体集成电路器件主要部分的剖面图；
图17是表示根据本发明的另一个实施例的半导体集成电路器件主要部分的剖面图；
图18是表示根据本发明的另一个实施例的半导体集成电路器件主要部分的剖面图；
图19是表示图18中的半导体集成电路器件在一个制造步骤时其主要部分的剖面图；
图20是表示在继图19之后的一个制造步骤时图18中的半导体集成电路器件主要部分的剖面图；
图21是表示在继图20之后的一个制造步骤时图18中的半导体集成电路器件主要部分的剖面图；
图22是表示在继图21之后的一个制造步骤时图18中的半导体集成电路器件主要部分的剖面图；
图23是表示在继图22之后的一个制造步骤时图18中的半导体集成电路器件主要部分的剖面图；
图24是表示根据本发明另外一个实施例的半导体集成电路器件主要部分的剖面图；
图25是表示根据本发明另外一个实施例的半导体集成电路器件主要部分的剖面图；
图26是表示本发明的另外一个实施例的半导体集成电路器件在某一制造步骤时其主要部分的剖面图；
图27是表示在继图26之后的制造步骤时本发明另外的实施例的半导体集成电路器件主要部分的剖面图；
图28是表示在继图27之后的制造步骤时本发明另外的实施例的半导体集成电路器件主要部分的剖面图；
图29是表示在继图28之后的制造步骤时本发明另外的实施例的半导体集成电路器件主要部分的剖面图；
图30是表示本发明的实施例的半导体集成电路主要部分的剖面图；
图31是表示在继图30之后的制造步骤时本发明另外的实施例的半导体集成电路器件主要部分的剖面图；
图32是表示在继图31之后的制造步骤时本发明另外的实施例的半导体集成电路器件主要部分的剖面图；
图33是表示在继图32之后的制造步骤时本发明另外的实施例的半导体集成电路器件主要部分的剖面图；
图34是表示本发明的实施例的半导体集成电路器件主要部分的剖面图；
图35是表示在继图34之后的制造步骤时本发明另外的实施例的半导体集成电路器件主要部分的剖面图；
图36是表示在继图35之后的制造步骤时本发明另外的实施例的半导体集成电路器件主要部分的剖面图；
图37是表示在继图36之后的制造步骤时本发明另外的实施例的半导体集成电路器件主要部分的剖面图；
图38是表示在继图37之后的制造步骤时本发明另外的实施例的半导体集成电路器件主要部分的剖面图；
图39是表示在继图38之后的制造步骤时本发明另外的实施例的半导体集成电路器件主要部分剖面图；
图40是表示在继图39之后的制造步骤时本发明另外的实施例的半导体集成电路器件主要部分的剖面图；
图41是表示与本发明另外的实施例相应的半导体集成电路器件主要部分的剖面图；
图42是绘制本发明的半导体集成电路器件中半导体衬底的深度走向上杂质浓度分布的曲线示意图；
图43是表示与本发明另外的实施例相应的半导体集成电路器件主要部分的剖面图；
图44是表示与本发明另外的实施例相应的半导体集成电路器件主要部分的剖面图；以及
图45是表示与本发明另外的实施例相应的半导体集成电路器件主要部分的剖面图。
将在下面根据附图结合实施例详细地描述本发明。
(实施例1)
图1是表示与本发明相应的实施例的半导体集成电路器件主要部分的剖面图；图2是表示图1的半导体集成电路器件应用例的电路示意图；以及图3到11是表示图1的半导体集成电路器件主要部分在各个制造步骤时的剖面图。
如图1所示，构成本实施例1的半导体集成电器件的半导体衬底2是由半导体衬底基片2S和在半导体衬底基2S上形成的外延层(或单晶半导体层)2E组成。
例如，半导体衬底基片2S是用电阻率为10欧姆·厘米和厚度约为500微米的p型(Si)单晶制成。具体地说，半导体衬底基片2S用p型杂质如硼均匀掺杂，掺杂浓度约为1×1015到10×1015原子/厘米3，最好是1.3×1015原子/厘米3。
在半导体衬底基片的上面部分形成半导体区域，也就是互相毗连的势阱(或第一区域)3a和势阱(或第二区域)3b。势阱3a和势阱3b是用不同导电类型的杂质掺杂以形成PN结J。
势阱3a是用例如磷(P)这样的n型杂质掺杂。从另一方面说，势阱3b是用例如硼这样的p型杂质掺质。势阱3a和3b有同样高的杂质浓度，表面浓度高至约1×1017原子/厘米3以上。顺便说说，因为在这里不形成元件所以表面浓度可以较高。总之，势阱而3a提供n势阱3b提供P势阱。
在本实施例1中，即使势阱3a和3b不怎样深，也能增大MOS场效应晶体管的漏极和半导体衬底基片2S之间的穿通电压。此外，势阱3a和3b能具有如此之高的杂质浓度，足以改善锁定击穿电压和软差错击穿电压。
在半导体衬底基片2S上形成外延层2E。在外延层2E上方形成被元件隔离绝缘膜或场绝缘薄膜包围的元件形成区域，该元件形成区域用包含P-沟道金属氧化物半导体场效应晶体管(称为pMOS)5P和n-沟道金属氧化物半导体场效应晶体管(称为nMOS)5N在内的元件组成。
单晶化的硅组成的外延层2E具有这样的厚度，例如0.3微米到3微米，以能保持器件特性和栅绝缘薄膜的强度并能使场绝缘薄膜4的底部和半导体衬底基片2S的上部连接。
此外，在外延层2E里的在势阱3a上方的外延层2E1是用n型杂质例如磷掺杂，其杂质浓度为1×1015到10×1015原子/厘米3，最好是1.3×1015原子/厘米3。
此外，在外延层2E里的在势阱3b上方的外延层2E2是用p型杂质例如硼掺杂，其杂质浓度与外延层2E1的杂质浓度相等，为1×115到10×1015原子/厘米3，最好为1.3×1015原子/厘米3。总之，使外延层2E1和2E2二者的杂质浓度低于在其下面的势阱3a和3b的杂质浓度。
这样，在本实施例1中，外延层2E1和2E2上的pMOS5P和nMOS5N组成的轻掺杂外延层2E是覆盖在重掺杂势阱3a和3b上面，因此能达到下面第一到第五的效果。
第一，能够排除元件特性的不稳定性以改善元件特性的设定精确度。这是因为pMOS5P和nMOS5n不直接在势阱3a和3b里而是在轻掺杂外延层上方形成以致其特性(例如阈值电压或衬底效应)能精确地设定，不受势阱3a和3b以及半导体衬底基片2S中的杂质的影响。
第二，能改进半导体集成电路器件的运作速度。这是因为pMOS5P和nMOS5N是在轻掺杂外延层2E上方制成，以致能减少漏极结电容从而改善pMOS5P和nMOS5N的尾随脉冲特性。此外，由于沟道形成区域是在轻掺杂外延层上方形成，所以反型层其宽度增大以减少表面散射致使能提高载流子迁移率。
第三，半导体集成电路器件的电路设计能够变得更为容易。这是因为pMOS5P和nMOS5N是在轻掺杂外延层2E上方制成能够降低衬底效应。
此外，势阱3a和3b能真实地设定其杂质浓度，不受的约束以致能够使势阱3a和3b的杂质浓度高于以前工艺的势阱的杂质浓度。这是因为能够改善CMOS(互补金属氧化物半导体)电路的锁定电阻，而使电路图设计足以阻止锁定击穿。此外，防止MOS场效应晶体管的穿通是可能的。
第四，能够缩短为形成势阱3a和3b的热处理周期。这是因为能够真实地设定势3a和3b的杂质浓度高于以前工艺的势阱杂质浓度，不受pMOS5P和nMOS5N的杂质浓度约束以致能使热处理时间比以前的工艺的的热处理时间短。
第五，pMOS5P和nMOS5N能在轻掺杂外延层2E中形成，这样能够改善漏极的结击穿电压。此外，也能改善载流子迁移率。
在元件隔离区域中形成的场绝缘薄膜4是用氧化硅薄膜例如二氧化硅(SiO2)制成，而势阱3a和3b的PN结在场绝缘膜的底部终止。在本实施例1的情况下，由于势阱3a和3b高杂质浓度所以没有必要为了对寄生MOS场效应晶体管设定高的阈值电压而在场绝缘薄膜下面形成沟道阻塞。换句话说，在半导体衬底基片2S上方的场绝缘薄膜比外延层2E延伸得更深。
结果，能够省去形成沟道阻塞的掺杂工艺步骤，缩短了制造半导体集成电路器件的周期。此外能够排除由沟道阻塞引起的寄生电容，改善了半导体集成电路器件的运作速度。更甚者，由于漏极尾部和沟道阻塞尾部之间的搭接部分限制漏极击穿电压，这样省去沟道阻塞能够提高漏极击穿电压。
在外延层2E1上方形成pMOS5P。另一方面，在外延层2E2上方形成nMOS5N。此外，这些pMOS5P和nMOS5N组成CMOS电路。
pMOS5P有下列组成部分：一对在外延层上部形成的半导体区域(或第七区域)5P1和5P2，并且彼此隔开；在成对的半导体区域5P1和5P2之间形成穿通阻塞半导体区域(或称第八区域)5P3；在外延层2E上方形成栅绝缘薄膜5P4；以及在栅绝缘薄膜5P4上方形成栅极5P5。顺便说说，对于穿通阻塞，穿通阻塞半导体区域可以缩简。
半导体区域5P1和5P2是形成pMOS5P的源/漏的区域，并掺有p型杂质例如硼(B)。半导体区域P51和5P2的杂质浓度约为0.5×1020到5×1020原子/厘米3，最好为1×1020原子/厘米3。
半导体区域5P1和5P2的厚度约为0.1微米在外延层2E的厚度范围以内。在这种情况下，具有最大杂质浓度的区域约为0.04微米到0.07微米深。
穿通阻塞5P3是为了改善半导体区域5P1和5P2间的穿通击穿电压而形成的半导体区域，这样能够改善源和漏之间的穿通击穿电压。具体地说，由于半导体区域5P1和5P2是在轻掺杂外延层2E1中形成所以穿通阻塞5P3有效地改善穿通电压。
穿通阻塞5P3掺有如磷那样的n型杂质。穿通阻塞5P3杂质浓度比外延层2E1的杂质浓度高，例如为5×1016到1×1018原子/厘米3，最好为2×1017原子/厘米3。穿通阻塞5P3的深度是这样设定，使穿通阻塞的杂质浓度的峰值区位于半导体区域5P1和5P2的深度的中间。从另一方面来说，从半导体区域5P1和5P2向深度方向延伸的耗尽层能够被势阱3a终止其延伸，以改善源和漏之间的穿通击穿电压。
用SiO2(或是氧化硅薄膜)制成的栅绝缘薄膜5P4，其厚度约为180埃并在外延层2E上方形成。因此能达到下列第一和第二个效果。
第一，为了提高栅绝缘薄膜5P4的击穿电压可以改进栅绝缘薄膜5P4的性能。第二，栅绝缘薄膜5P4可以用多种形式来改善其缺陷密度(即在预定的区域里所引起缺陷的数目)。具体地说，例如栅绝缘薄膜用热氧化外延层2E的方法形成。此外，在U.S.Application Serial No.中已揭示了在外延层上形成的栅极绝缘薄膜的击穿电压上的改进和前面提到的外延层厚度，并已在1995年7月28日向美国专利局申请。在此引用该揭示的内容作本发明的参考。
栅极5P5是用低电阻的多晶硅单层薄膜做成。然而，栅极5P5不应局限于低电阻多晶硅单层薄膜而且能以各种方式变换，例如有一种WSi2(或硅化钨)的硅化物薄膜覆盖在低电阻多晶硅薄膜上面的结构。
从另一方面来说，nMOS5N有下列组成部分：一对在外延层2E上部形成的半导体区域(或第七区域)5N1和5N2，并且彼此隔开；在成对的半导体区域5N2和5N2之间形成穿通阻塞半导体区域(或称第八区域)5N3；在外延层2E上方形成栅绝缘薄膜5N4；以及在栅绝缘薄膜5N4上形成栅极5N5。顺便说说，对于穿通阻塞，穿通阻塞半导体区域可以缩简。
半导体区域5N1和5N2是形成nMOS5N的源/漏的区域并掺有n型杂质例如砷(AS)。半导体区域5N1和5N2的杂质浓度约为0.5×1020到5×1020原子/厘米3，最好是1×1020原子/厘米3。
半导体区域5N1和5N2的厚度约为0.1微米，在外延层2E的厚度范围以内。在这种情况下，具有最大杂质浓度的区域约0.004微米到0.007微米深。
由于半导体区域5S1和5S2是在轻掺杂的外延层内形成，这样他们能与外延层连接以减少漏极的结电容。
穿通阻塞5N3是为了改善半导体区域5N1和5N2之间的穿通击穿电压而形成的半导体区域，这样能够在抑制耗尽层延伸的同时改善源和漏之间的穿通击穿电压。具体地说，由于半导体区域5N1和5N2是在轻掺杂外延层2E中形成所以穿通阻塞5N3有效地改善穿通击穿电压。
穿通阻塞5N3掺有如磷那样的n型杂质。穿通阻塞5N3的杂质浓度比外延层2E2的杂质浓度高，例如为5×1016到1×1018原子/厘米3，最好是2×1017原子/厘米3。穿通阻塞5N3的深度是这样设定，使穿通阻塞5N3的杂质浓度的峰值区位于半导体区域5N1和5N2的深度的中间。从另一方面来说，从半导体区域5N1和5N2向深度方向延伸的耗尽层能够被势阱3b终止，以改善源和漏极之间的穿通击穿电压。
用SiO2(或是氧化硅薄膜)制成的栅绝缘薄膜5N4，其厚度约为180埃并在外延层2E上方形成。这样，能达到类似于前面所述的pMOS5P所达到的效果。具体地说，为了提高栅绝缘薄膜5N4的击穿电压可以改进绝缘薄膜5N4的性能，并且栅绝缘薄膜5N4也可以用多种形式来改善其缺陷密度。
栅极5N5是用低电阻的多晶硅单层薄膜制成。然而，栅极5N5不应局限于低电阻多晶硅单层薄膜而且能以各种方式变换，例如有一种WSi(或硅化钨)硅化物薄膜覆盖在低电阻多晶硅薄膜上面的结构。
在半导体衬底2上沉积了一层例如用SiO2做成的绝缘薄膜6。在预定的位置上形成和连接孔7组成的这种绝缘薄膜，连接孔7使pMOs 5P的半导体区域5P1和5P2以及nMOs 5N的半导体区域5N1和5N2露出表面。
此外，pMOS5P的半导体区域5P1和5P2通过连接孔7分别与电极8P1和8P2作电学连接。此外，nMOS 5N的半导体区域5N1和5N2通过连接孔7分别与电极8N1和8N2作电学连接。电极8P2和8N2是与第一层接线线路8L整体形成。8P1、8P2、8N1和8N2这些电极以及第一层接线线路8L是用金属薄膜做成，这种金属薄膜例如可以用铝(Al)-硅(Si)-铜(Cu)合金制成。
在绝缘薄膜6上沉积一层表面保护薄膜9，表面保护薄膜9由SiO2薄膜(或氧化硅薄膜)和氮化硅(Si3N4)薄膜分层按列举的次序从底开始顺序地形成，这样电极8P1、8P2、8N1和8N2以及第一层接线线路被覆盖。附带说说，半导体衬底2是用(未示出的)密封树脂胶密封。
其次，图2中表示了本实施例1的半导体集成电路器件例如作模拟电路的电路情况。图2表示了一个作模拟电路的差动放大器10。
该差动放大器10由作负载元件pMOS的5Pa和5Pb组成。
输入元件nMOS的5Na和5Nb其相应的栅电极与输入终端IN1和IN2电学连接。nMOS5NC是制作恒流电路的元件。
pMOS5Pa和nMOS5Na串连在电源电压VDD和nMOS5Na之间，组成恒流电路。此外，pMOS5Pb和nMOS5Nb串连在电源电压VDD和nMOS5Na之间，组成恒流电路。附带说说，连接pMOS5Pb和nMOS5Nb的接线线路与输出终端OUT电学连接。
pMOS的5Pa和5Pb的栅极彼此电学连接并与连接pMOS5Pa和nMOS5Na的接线线路电学连接。
其次，根据图1和图3到图11阐述制造本实施例1的半导体集成电路器件的方法。
首先，作为例子，半导体衬底基片2S其电阻率为10欧姆·厘米，厚度约为500的微米的p型硅(Si)单晶薄片组成，如图3所示。作为例子，半导体衬底基片2S是用p型杂质硼掺杂，剂量为1×1015到10×1015原子/厘米3、最好是1.3×1015原子/厘米3。
接下来，在半导体衬底基片2S的主平面用热氧化法形成和SiO2绝缘薄膜组成的半导体衬底基片2S，然后在前者绝缘薄膜上用CVD(化学气相沉积)法沉积一层Si3N4绝缘薄膜。此外用光刻术和蚀刻技术除去在n势阱形成区域的这些绝缘薄膜，以形成绝缘薄膜图形11a和11b。
此后，绝缘薄膜图形11a和11b被用来作把n型杂质例如磷的离子注入半导体衬底基片2S的掩模。这以后，半导体衬底基片2S经热氧化以在半导体衬底基片2S上方形成含有n型杂质的势阱3a，如图4所示。
顺便说一下，以这种处理方式，在n-势阱形成区形成例如带有厚的SiO2绝缘薄膜12的半导体衬底基片2S的暴露部分。
其次，在绝缘薄膜图形11a和11b被去除后，绝缘薄膜12被用作把p型杂质的离子注入半导体衬底基片2S的掩模。此外，用热处理半导体衬底基片2S的方法在半导体衬底基片2S上方形成含有p型杂质的势阱3b(或P势阱)并与上述的势阱3a毗连。
在此，能够使势阱3a和3b的杂质浓度高达1×1017原子/厘米3以上。此外，本实施例1中，即使势阱3a和3b没有做得那么深但是MOS场效应晶体管的漏极和半导体衬底基片之间的穿通击穿电压能够被增高。由于势阱3a和3b能具有高的杂质浓度所以改善锁定电阻和软差错电阻也是可能。
接下来，半导体衬底基片2S经约在800到1000℃，用硅烷和氢气的化学气相沉积(CVD)处理(或外延生长)，在半导体衬底基片上方形成所谓“无掺杂”的单晶Si，其厚度约为0.3微米到3微米而不含杂质。这样形成半导体衬底2，其中外延层2E是覆盖在半导体衬底基片2S的上面。
此后，如图7所示，半导体衬底2经LOCOS(硅的局部氧化)以形成在元件隔离区域中的场绝缘薄膜4。在本实施例1中场绝缘薄膜4的底部延伸到半导体衬底基片2S的上部。
然而，在本实施例1中能够使势阱3a和3b的杂质浓度调整到良好地隔离元件的高浓度，以致不需要在绝缘薄膜4的下面形成沟道阻塞。
因此，能减少形成沟道阻塞的掺杂工艺步骤以缩短制造半导体集成电路器件的周期。此外能够排除由于沟道阻塞引起的寄生电容，改善了半导体集成电路器件的运作速度。更甚者，虽然漏极击穿电压受漏极尾部和沟道阻塞尾部之间的搭接部分控制，但是省去沟道阻塞能改善漏极击穿电压。
其次如图8所示，暴露热阱3a区域的光致抗蚀剂图形13a被用来作n型杂质例如磷的离子注入势阱3a上方外延层2E1的掩模。此时剂量约为1×1011离子/厘米2。这里，光致挤蚀剂图形13a是用光致挤蚀剂薄膜形成。
接着，消除光致抗蚀剂图形13a，形成暴露势阱3b区域的光致抗蚀剂图形(没有说明)形成，并且用来作p型杂质例如硼的离子注入势阱3b上方外延层2E2的掩模。此时掺杂剂量约为1×1011离子/厘米2。
此后，半导体衬底2经热处理以使外延层2E1和2E2的杂质浓度调整到预定值从而控制电特性，例如在该区域上形成的MOS场效应晶体管的阈值电压Vth。
在这里，外延层2E1和2E2所有的区域全掺有杂质。然而，虽然在何处掺杂不受限制，但是杂质只能掺入MOS场效应晶体管的沟道区域。此外，这样掺杂可以在形成场绝缘薄膜4的LOCOS氧化之前进行。
在半导体衬底2上方形成和(未说明)光致抗蚀剂图形组成的半导体衬底2后通过光致抗蚀剂图形暴露外延层2E1区域。这种光致抗蚀剂图形被用来作n型杂质例如磷的离子经过(未示出的)穿通薄膜注入外延层2E1的掩模。此时掺杂剂量为1×1012离子/厘米2。
接着，在该光致抗蚀剂图形被去除后，形成的暴露外延层2E2的(未说明的)光致抗蚀剂图形被用来作p型杂质例如硼进过(未说明的)穿通薄膜注入外延层2E2的掩模。此时掺杂剂量约为1×1012离子/厘米2。
此后，半导体衬底2经热处理以形成在外延层2E内的穿通阻塞5P3和5N3，如图9所示。穿通阻塞5P3和5N3所具有的深度是使深度方位中形成的最大峰值部分离外延层2E的主平面约0.05微米。在这里，作为例子，穿通薄膜是用热氧化法或者化学气相沉积(CVD)法形成的氧化硅薄膜组成。
其次，在上述的穿通薄膜被去除后，用热氧化法或诸如此类的方法形成在其上有栅绝缘薄膜5P4和5N4的外延层2E1和2E2。
接着，用化学气相沉积(CVD)法或诸如此类的方法在半导体衬底2上沉积一层低电阻多晶硅的导电薄膜之后用光刻术或化学气相沉积(CVD)法在栅绝缘薄膜5P4和5N4上方形成的栅极5P5和5N5构成一定的图案，如图10所示。
此后，用栅极5P5和5N5作不同的光致抗蚀剂掩模把不同的导电类型的杂质掺入外延层2E1和2E2形成自动照准5P5和5N5的成对导体区域5P1.5P2.5N1和5N2。这样，在外延层2E2上方形成pMOS5P，在外延层2E2上方形成nMOL5N。
半导体区域5P1.5P2.5N1和5N2的杂质浓度约为0.5×1020到5×1020原子/厘米3，最好是1×1020原子/厘米3。此外，使半导体区域5P1、5P2、5N1和5N2的底部比穿通阻塞5P3和5N3深而比势阱3a和3b浅。
其次，由图11所示，例如，绝缘薄膜6的SiO2是用化学气相沉积(CVD)法或诸如此类的方法在半导体衬底2上方沉积。在这以后，为了露出半导体区域5P1、5P2、5N1和5N2用光刻术和腐蚀技术形成带有连接孔7的绝缘薄膜6。
接着，用溅射法或蒸发法在半导体衬底2上沉积Al-Si-Cu合金导电薄膜。此后，用光刻术和刻蚀技术使导电薄膜构成图形以形成电极8P1、8P2、8N1和8N2以及第一层接线线路8L，如图1所示。
此后，SiO2薄膜和Si3N4薄膜在半导体衬底2上方从底部开始按所列举的次序，相继地去除。在这以后，局部地形成带有焊接区连接孔的钝化薄膜9，半导体集成电路器件制造完成。
这样，根据实施例1能够达到下列效果：(1)具有外延层2E1和2E2的轻掺杂外延层2E覆盖在重掺杂的势阱3a和3b上，上面装有pMOS5P和nMOS5N。因此，能够精确地设定这些pMOS5P和nMOS5N的特性(例如阈值电压或衬底效应)，不受势阱3a和3b以及半导体衬底基片2S中杂质的影响。因此能抑制pMOS5P和nMOS5N特性的不稳定性，改善其特性的设定精确度。
(2)pMOS5P和nMOS5N装在轻掺杂的外延层2E1和2E2上，因而能够减小漏极极结电容。结果，能够改进pMOSSP和nMOS5N的尾随脉冲特性，提高载流子迁移率。因此，改善半导体集成电路器件的运作速度是可能的。
(3)pMOS5P.nMOS5N等元件是在外延层2E里形成。因此，减弱衬底效应和提高载流子迁移率是可能的。
(4)具有外延层2E1和2E2的轻掺杂外延层2E覆盖在重掺杂的势阱3a和3b上，上面装有pMOS5P和nMOS5N。结果，势阱3a和3b的杂质浓度事实上与pMOS5P和nMOS5N的特性无关。因此能够使势阱3a和3b的杂质浓度设定在比以前的工艺的势阱杂质浓度更高的浓度值。
(5)由于上述效果(4)，改善CMOS电路的锁定电阻是可能的
(6)由于上述效果(5)，使电路布局设计充分满足锁定击穿是可能的。
(7)由于上述效果(4)，改善软差错电阻是可能的。
(8)由于上述效果(5)，改善半导体衬底的穿通电阻是可能的。
(9)由于上述效果(3)和(6)，简化半导体集成电路器件的电路设计是可能的。
(10)由于上述效果(4)，使势阱3a和3b比以前工艺的势阱浅是可能的。因此热处理势阱3a和3b的周期大大缩短。例如，在保持同样的热处理温度情况下，热处理周期从以前工艺的六小时缩短到约三十分钟。
(11)由于上述效果(10)，大大减少由于热处理引起的半导体衬底基片2S的翘曲和晶体缺陷是可能的。
(12)由于上述效果(4)，由于不需要在场绝缘薄膜4下面形成沟道阻塞因此能够省去形成沟道阻塞的掺杂工艺步骤。使制造半导体集成电路器件的制造周期能够缩短。
(13)由于上述效果(4)，因不需要在场绝缘薄膜4下面形成沟道阻塞因此能够省去形成沟道阻塞的掺杂工艺步骤。能够防止由于杂质掺入而引起的半导体衬底基片2S的晶体缺陷或诸如此类的缺陷。
(14)由于上述效果(4)，因不需在场绝缘薄膜4下面形成沟道阻塞。因此改善受漏极尾部和沟道阻塞尾部之间搭接部分控制的漏极击穿电压是可能的。
(15)由于上述效果(4)，在场绝缘薄膜之下不需沟道阻塞的形成。
(16)由于pMOS5P、nMOS5N等是在轻掺杂外延层2E中形成，因此能够改进漏极的结击穿电压。
(17)由于pMOS5P和nMOS5N的栅绝缘薄膜5P4和5N4是在外延层2E上方形成，因此能够改进栅绝缘薄膜5P4和5N4的薄膜性能以提高其击穿电压。
(18)由于pMOS5P和nMOS5N的栅绝缘薄膜5P4和5N4是在外延层2E上方形成，因此栅绝缘薄膜5P4能够用多种形式来改善(或降低)其缺陷密度。
(19)由于在轻掺杂的外延层2E中制作的pMOS5P和nMOS5N与相应的穿通阻塞5P3和5N3一起形成，因此能够改善pMOS5P和nMOS5N的各个源一漏之间的击穿电压。
(20)由于差动放大器10是用本结构的MOS场效应晶体管构成，因此能够改善差动放大器10中pMOS的5Pa和5Pb以及nMOS的5Na到5Nc的栅绝缘薄膜的性能，以提供低噪声尤其是小于1/f噪声的差动放大器10。
(21)由于差动放大器10是用本结构的MOS场效应晶体管构成，因此构成差动放大器10中pMOS的5Pa和5Pb以及nMOS的5Na和5Nc的源一漏其底面与外延层2E连接。因此能够减小负载电容以提高截止频率，从而改善差动放大器10的高频特性。
(22)由于差放大器10是用本结构的MOS场效应晶体管构成，因此能够减小衬底效应，仅以沟道掺杂的离子注入量确定阈值电压。结果，减小用作差动的nMOS的5Na和5Nb的偏置电压是可能的。
(23)由于差动放大器10是用本结构的MOS场效应晶体管构成，因此构成差动放大器10的pMOS的5Pa和5Pb以及nMOS的5Na和5Nc的源一漏是在轻掺杂外延层2E里形成。结果，能够减小低电流区域中的阈值系数，也就是能够增大电流—电压特性曲线的斜率，以引起低压作用。
(24)由于差动放大器10是用本结构的MOS场效应晶体管构成，因此，由于适当选择穿通阻塞5P3和5N3以及栅绝缘薄膜5P4和5N4之间边界的间隔能够提高初始电压。结果，提高差动放大器的增益是可能的。
(实施例2)
图12是表示本发明另一个实施例的半导体集成电路器件主要部分的剖面图。
我们具体地研究了上述实施例1的结构座用于在输入/输出电路和电源之间附加静电保护电路的半导体集成电路器件的情况，而且发现如果使用本结构，用作静电保护电路的元件其介质击穿电压可以降低。
一般说来，用作静电保护电路的元件常用或是MOS场效应晶体管或是在场绝缘薄膜下面附带形成的卧式双极晶体管组成。
在这种情况下，由集电极/基极结的雪崩现象产生的多数载流于引起基极电流，由驱动双极晶体管释放少数载流子。
然而，在上述实施例1的结构应用于具有静电保护电路的半导体集成电路器件的情况下，静电保护电路元件中的基区杂质浓度可以有垂直流向。换言之，在半导体衬底的深度方向上杂质浓度可以是不均匀的。具体地说，卧式双极晶体管因为在MOS场效应晶体管下面形成所以必定有这种分布。
此外，这种杂质分布造成在驱动双极晶体管时基区中少数载流子分布上的偏差，所以在集电极/基极结上引起扩散流密度以致使作静电保护电路用的元件中的介质击穿电压降低。
为了解决这个问题本实施例2推荐一种结构。根据图12来描述这种结构。在图12中，右边表示内部电路区域A，而左边表示静电保护电种区域B。
内部电路的结构与上述实施例1中的内部电路的结构类似。然而在本实施例2中在含有p型杂质或硼的势阱与场绝缘薄膜4的接触区域里形成沟道阻塞14。这种沟道阻塞14是用p型杂质例如硼掺杂。作为例子，杂质浓度由1×1017到5×1017原子/厘米3，最好是2×1017原子/厘米3。
这是因为在形成场绝缘薄膜4时p型杂质硼能够扩散以致杂质浓度不能在该接触区域中充分地保留。为了调整这种情况，形成沟道阻塞14。按照原来观点，该结构类似于上述的实施例1的结构。
静电保护电路区域B是卧式nph双极晶体管15a和卧式php双极晶体管15b组成。在本实施例2中，使在静电保护电路区域B中的外延层2E3和2E4的杂质浓度等于或高于势阱3a和3b的杂质浓度。简单地说，外延层2E3和2E4的杂质浓度设定在约1×1017原子/厘米3以上。
其中，形成外延层2E3和2E4以使其整体的杂质分布尽可能均匀或者提高其表面部位的杂质浓度。
结果，消除外延层2E3和2E4的浓度局部较低的区域是可能的，因此消除了在静电保护电路的双极晶体管运作时基极区域中少数载流子的漂移。
因此，由于能够防止在外延层2E3和2E4中产生而在集电极/基极结中均匀地引起电流的任何局部扩散流密度以致能防止静电保护电路中双极晶体管15a和15b的静电击穿电压下降。
例如，外延层2E3和2E4用通常的光刻技术和离子注入工艺方法调整其杂质浓度。
具体地说，为了暴露外延层2E3的区域形成在其上具有(未说明的)光致抗蚀剂图形，然后该光致抗蚀剂图形被用作n型杂质例如磷通过(未说明的)穿透薄膜注入外延层2E3的掩模。在这时，例举的注入剂量为1×1013离于/厘米2。
接着，该光致抗蚀剂图形被去除，然后形成暴露外延层2E4区域的(未说明的)光致抗蚀剂图形并作p型杂质例如硼通过(未说明的)穿透薄膜注入外延层2E4的掩模。在这时，例举的注入剂量为1×1013离子/厘米2。
此后，半导体衬底2经热处理以调整外延层2E3和2E4的杂质浓度和杂质分布。
这样，在本实施例2中除了在前述的实施例1中所获得的(1)到(11)和(16)到(24)的效果外还能达到下列效果。
具体地说，由于在静电保护电路区域B中的外延层2E3和2E4的杂质浓度等于或高于势阱3a和3b的杂质浓度以致能够使外延层2E2和2E4中的杂质浓度在整体上尽可能均匀或者能够使外延层2E3和2E4中的杂质浓度在其表面部分更高。结果，消除外延层2E3和2E4的浓度局部较低的区域是可能的，因此，消除了在静电保护电路的双极晶体管运作时基极区域中少数载流子的漂移。结果，由于能够防止在外延层2E3和2E4中发生而在集电极/基极结中产生均匀电流的局部扩散流密度以致能够防止静电保护电路中双极晶体管15a和15b的静电击穿电压下降。
(实施例3)
图13是表示根据本发明再一个实施例的半导体集成电路器件主要部分的剖面图。
我们具体地研究了前述实施例1的结构应用于具有DRAM(动态随机存取存储器)的半导体集成电路器件的情况，并发现如果使用该结构就会降低在DRAM的电容元件部分上的载流子保持特性。
在存储电路的情况中，锁定在电容元件部位的载流子的保持特性是一个重要的性能指标。这些保持特性大体上由存储在电容元件部位的电荷量和存储电路的PN结漏电流确定，但是必须考虑所谓的“软—差错现象”，在这种现象里由于受接线和密封树脂材料中含有的放射物质的α射线发射到半导体衬底引起的电子—空穴对的影响，存储电荷消失。
其中，在上述实施例1的结构用于存储电路的情况里结电容是很小的，并且除势阱3a和3b之外没有高浓度的杂质区域。结果，对于由α射线的势阱3a和3b中产生的载流子是没有阻挡层，所以使保持特性减弱。
本实施例3推荐一种解决这个问题的结构。将根据图13阐述这种结构。在图13中右边表示内部电路区域A，左边表示存储单元阵列M。
内部电路结构类似于上述实施例1的内部电路结构。然而在本实施例3中由于与上述实施例2同样的原因，在含有p型杂质例如硼的势阱3b和场绝缘薄膜4的接触区域里形成沟道阻塞14。保持结构和前述实施例1的结构完全一样。
用大量的存储单元MC排列成存储单元阵列M。DRAM的每一个存储单元MC是由一个传送MOS场效应晶体管16和一个电容器(或电容元件)17组成。
传送MOS场效应晶体管是由下列部位组成：一对在外延层2E上方形成并互相有间隙的半导体区域16N1和16N2；在外延层2E上方形成的栅绝缘薄膜16N3；以及在栅绝缘薄膜16N3上方形成的栅极16N4。
半导体区域16N1和16N2是形成传送MOS场效应晶体管的源/漏区域。
半导体区域16N1和16N2的杂质浓度例如为1×1018到5×1020原子/厘米3，最好为3×1018原子/厘米3。半导体区域16N1和16N2其深度调整到适合外延层2E的厚度范围。在DRAM的存储单元中源/漏浓度比含有外围电路的MOS场效应晶体管的源/漏浓度低。
半导体区域16N1通过在绝缘薄膜6里形成的连接孔7与数据线8DL电学连接。例如，数据线8DL是用Al-Si-Cu合金制成并与第一层接线线路8L等同时形成。
另一半导体区域16N2是与电容器17电学连接。电容器17是由下列部分组成：与传送MOS场效应晶体管16的半导体区域16N2电学连接的下电极17a；在下电极17a上方形成电容绝缘薄膜17b；和在电容绝缘薄膜上方形成上电极17c。
下电极17a是用低电阻多晶硅或硅化钨(WSi2)的导电薄膜制成。电容绝缘薄膜17b是用Si3N4或氧化钽(TaO3)的绝缘薄膜制成。此外，上电极17c是用低电阻多晶硅或WSi2的导电薄膜制成。
顺便说说，在本实施例3中，存储单元MC中的外延层2E5和2E6的杂质浓度设定为等于或高于势阱3a和3b的杂质浓度。具体地说，外延层2E5和2E6的杂质浓度设定为1×1017原子/厘米3以上。
因此，增加半导体区域16N1和16N2以及外延层2E5和2E6之间外延层2E5和2E6的结电容以及形成避免电子—空穴对受α射线作用产生的载流子侵入电容器17的阻挡层是可能的。结果，即使在前述实施例1的结构应用于具有DRAM的半导体集成电路器件的情况里也可避免存储保持特性下降。具体地说，为了减弱由于电子—空穴对受α射线作用而产生的载流子从势阱3b侵入外延层2E5和2E6，可以由势阱3b和外延层2E5及2E65形成阻挡层。
这些外延层2E5和2E6的杂质浓度是，例如在正形成栅绝缘薄膜5P4，5N4及16N3之后，由普通的光刻法和离子注入法而设定的。
具体地说，首先形成在其上附有暴露存储单元阵列M中外延层2E5和2E6的(未示出的)光致抗蚀剂图形的半导体衬底2。在这以后，光致抗蚀剂图形被用来作n型杂质例如磷的离子通过(未说明的)穿透薄膜注入外延层2E5和2E6的掩模。此时，举例的注入剂量为1×1013离子/厘米2。此后，半导体衬底2经热处理以调整外延层2E3和2E4的杂质浓度和杂质分布。
这样，在本实施例3中除了在前述的实施例1中获得的效果(1)到(11)和(16)到(24)外能够达到到下列效果。
具体地说，由于调整在存储单元阵列M中外延层2E5和2E6杂质浓度到等于或高于热阱3a和3b的杂质浓度因此能够提高外延层2E5和2E6的结电容，与此同时形成了避免由于电子—空穴对受α射线作用产生的载流子侵入电容器17的阻挡层。结果，防止带有DRAM的半导体集成电路器件的存储保持特性的减弱是可能的。
(实施例4)
图14是表示根据本发明另一个实施例的半导体集成电路器件主要部分的剖面图。
用与前述的实施例3带有同样的DRAM的半导体集成电路器件作例于来说明本实施例4的半导体集成电路器件。然而，在存储单元阵列M的外延层2E5和2E6中只有在半导体区域16N2下面与电容器17连接的晶层和该晶层周围的杂质浓度等于或高于势阱3a和3b的杂质浓度，如图14所示。
此外，在半导体区域16N1下面，与数据线路8DL连接的晶层和该晶层附近的杂质浓度调整到和上述实施例1中的杂质浓度一样低，并和上述的实施例1中形成的轻掺杂区域一样带有穿通阻塞(或第八区域)16N5。保持结构与上述实施例3的结构类似。具体地说，在半导体区域16N1下面和在穿通阻塞16N5上方和下面的晶层的杂质浓度调整到和上述实施例1中的杂质浓度一样低。
因此，在本实施例4中能达到上述实施例3的效果而没有增大数据线路8DL的负载电容。具体地说，不但避免带有DRAM的半导体集成电路器件的数据传送速度减小而且避免其存储保持特性降低是可能的。
(实施例5)
图15表示与本发明的另一个实施例相应的半导体集成电路器件主要部分的剖面图。
本实施例5是阐述有关上述实施例1的结构应于带有SRAM(静态随机存取存储器)的半导体集成电路器件的情况。
在这种情况里也出现与上述的实施例3类似的问题。具体地说，是存储保持特性降低的问题。本实施例5推荐一种解决该问题的结构，将根据图15描述。在图15中右边表示内部电路区域A，左边表示存储单元阵列M。
内部电路的结构与上述实施例1的结构类似。然而在本实施例5中由于与上述实施例2一样的原因，沟道阻塞14是在含有p型杂质硼的势阱和场绝缘薄膜4互相交接的区域里形成。其余的结构与上述实施例1的结构完全一样。
用一个传送MOS场效应晶体管18和驱动MOS场效应晶体管19排列成存储单元阵列M。每一个SRAM的存储单元是用一对驱动MOS场效应晶体管19，一对传送MOS场效应晶体管18和一对负载元件组成。成对的驱动MOS场效应晶体管是交叉连接。
传送MOS场效应晶体18是由下列部分组成：在外延层2E上方形成彼此留有一定间隔的一对半导体区域18N1和18N2；在外延层2E上方形成的栅绝缘薄膜18N3；以及在栅绝缘膜上方形成的栅极。
半导体区域18N1和18N2是为了形成传送MOS场效应晶体管18的源/漏的区域并掺有例如磷或砷的n型杂质。
半导体区域18N1和18N2的杂质浓度，例如为0.5×1020到5×1020原子/厘米3，最好为1×1020厘米3。半导体区域5N1和5N2其深度调整到外延层2E的厚度范围以内。
传送MOS场效应晶体管18的半导体区域18N1是通过在绝缘薄膜6内形成的连接孔7与数据线路8DL电学连接。传送MOS场效应晶体管18的另一半导体区域18N2是通过连接孔7a与驱动MOS场效应晶体管19的栅极19N1电学连接。和传送MOS场效应晶体管的半导体区域18N1和18N2一样，形成驱动MOS场效应晶体管的源/的(未说明的)半导体区域是在外延层2E5和2E6里形成。
在本实施例5中使存储单元阵列M内的外延层2E5和2E6的杂质浓度等于或高于势阱3a和3b杂质浓度。具体地说，外延层2E5和2E6的杂质浓度例如为1×1017原子/厘米3或更高。
结果，增大在驱动MOS场效应晶体管19的漏区和外延层2E5和2E6之间的外延层区域2E5和2E6里的结电容以及如同上述实施例1一样形成避免由于电子—空穴对受α射线作用产生的载流子侵入数据保持部分的阻挡层是可能的。这样，避免在带有SRAM的半导体集成电路器件的存储保持特性上的降低是可能的。
顺便说说，如同上述实施例3中的一样，例如在栅绝缘薄膜5P4.5N4.18N3和19N2形成后用通常的光刻蚀技术和离子注入工艺，调整外延层的杂质浓度。
这样，根据本实施例5，除了在上述实施例1中获得的效果(1)到(11)和(16)到(24)外能够达到下列效果。
具体地说，由于调整在存储单元阵列M中的外延层2E5和2E6的杂质浓度等于或高于势阱3a和3b的杂质浓度因此能够提高外延层2E5和2E6中的结电容，与此同时形成了避免由于电子—空穴对受α射线作用产生的载流子侵入信息保持部分的阻挡层。结果，避免存储保持特性下降是可能的。
(实施例6)
图16是表示与本发明的另一个实施例相应的半导体集成电路器件主要部分的剖面图。
本实施例6的半导体集成电路器件与上述实施例5中的一样，是一种带有SRAM的半导体集成电路器件。
然而，在存储单元阵列M的外延层2E5和2E6中只有在形成驱动MOS场效应晶体管19的区域下面和与骤动MOS场效应晶体管19的栅级19N1连接的半导体区域18N2下面的晶层及晶层附近的杂质浓度等于或高于势阱3a和3b的杂质浓度，如图16所示。
此外，在传送MOS场效应晶体管18的半导体体区域18N1和18N2里的，在半导体区域18N1下面与数据线路8DL连接的晶层和该晶层周围的杂质浓度调整到和上述实施例1中的一样低，并和上述实施例1中形成轻掺杂区域一样带有穿通阻塞18N5。其余的结构和上述实施例5的结构类似。具体地说，在半导体区域18N1下面和在穿通阻塞18N5上面和下面的晶层的杂质浓度调整到和上述实施例1中的一样低。
因此，在本实施例6中能达到上述实施例5的效果而没有增大数据线路8DL的负载电容。具体地说，不但避免具有SRAM的半导体集成电路器件的数据传送速度减小而且避免其存储保持特性降低是可能的。
(实施例7)
图17是表示与本发明的另一个实施例相应的半导体集成电路器件主要部分的剖面图。
本实施例7是阐述有关本发明应用于EEPROM(电可擦可编程序的只读存储器)的半导体集成电路器件的情况。
在图17中，右边表示内部电路区域A，左边表示存储单元阵列M。
内部电路的结构类似于上述实施例1的内部电路结构。在本实施例7中，由于与上述实施例2一样的原因，沟道阻塞14也是含有p型杂质硼的势阱3b和场绝缘薄膜4互相交接的区域形成。其余的结构与上述实施例1的结构完全一样。
用大量的存储单元MC1排列成存储单元阵列M。这种情况的存储单元MC1由下列部分组成。
具体地说，这些组成部分是：在外延层2E上方形成一对半导体区域20N1和20N2并且彼此留有一定间隔；在外延层2E上方形成栅绝缘薄膜20N3；在栅绝缘薄膜20N3上方形成悬空栅极20N4；在悬空栅极20N4上方形成绝缘薄膜20N5；以及在绝缘层20N5上方形成的控制栅极20N6。
半导体区域20N1和20N2是用n型杂质磷或砷掺杂。半导体区域20N1和20N2的杂质浓度，例如最好为1×1020原子/厘米3。
半导体区域20N1和20N2其深度调整到外延层厚度范围以内。通过在形成绝缘薄膜6里的连接孔7与数据线路8DL电学形成半导体区域20N1。
悬空电极20N4是存储电荷的电极，有助于信息的存储。控制栅极20N6是控制存电和放电的电极，有助于信息的存储。悬空栅极20N4和控制栅极20N6二者都是用低电阻多晶硅制成。
在本实施例7中，使存储单元阵列M里的外延层的杂质浓度等于或高于势阱3a和3b的杂质浓度。具体地说，外延层2E5和2E6的杂质浓度设定在1×1017原子/厘米3以上。
顺便说说，与上述实施例3中的情况一样，例如在栅绝缘薄膜5P4、5N4、18N3和19N2形成后可以用通常的光刻蚀技术和离子注入技术调整外延层2E5和2E6的杂质浓度。
由于使存储单元阵列M中的外延层2E5和2E6的杂质浓度等于或高于势阱3a和3b的杂质浓度，所以增大外延层2E5和2E6中的结电容是可能的。
(实施例8)
图18是表示与本发明另一个实施例相应的半导体集成电路器件主要部分的剖面，而图19到33是表示图18的半导体集成电路器件在各个制造工艺步骤时主要部分的剖面图。
本实施例8中元件隔离部分有一种沟道结构，如图18所示。其余结构类似于上述实施例1的结构。
元件隔离部分21是由埋在延伸到半导体衬底2的势阱3a和3b的沟道21a里的绝缘薄膜21b和21c组成。例如，用热氧化法或其他类似的方法在沟道21a的表面上形成由SiO2组成的绝缘薄膜21b。绝缘薄膜21b的厚度约为1000埃。
用热氧化法形成这种绝缘薄21b的原由如下。具体地说，沟道21a的表面是处于与半导体衬底基片2S以及势阱3a和3b的结直接接触的部分，对元件的特性产生严重影响。为了保护这部分因此能提供极好薄膜质量的热氧化法形成绝缘薄膜21b。
从另一方面来说，例如采用SOG(绕玻璃自旋)的方法或其他类似方法用SiO2制成沟道21a里的另一绝缘薄膜21c。顺便说说，形成绝缘薄膜21c的方法不局限于SOG法，例如可以采用CVD法。
其次，将根据图18到23描述制造本实施例8的半导体集成电路器件的工艺步骤。
首先，如图19所示，形成半导体衬底2中的外延层2E，其上面带有用光刻蚀技术暴露元件隔离区域的光致抗蚀剂图形13b。在这个步骤时外延层2E中不合有杂质。此外，形成其上面带有势阱3a和3b的半导体衬底基片2S。
具体地说，例如光致抗蚀剂图形13b被用来作腐蚀掩模，用于腐蚀法腐蚀掉从光致抗蚀剂图形13露出的外延层2E和半导体衬底基片2S，因此形成元件隔离区域里的沟道21a，如图20所示。
在这以后，例如半导体衬底2经热处理，以在带有沟道21a的半导体衬底2的主平面上方形成厚度约为约1000埃的SiO2的绝缘薄膜21b，如图21所示。
此后，例如采用SOG法或类似的方法由SiO2组成的绝缘薄膜21c沉积在绝缘薄膜21b上，如图22所示。此后，绝缘薄膜21c其上部用深腐蚀法或CMP(化学机械抛光)法除去，使绝缘薄膜21c仅留在沟道21a中，以使衬底的上表面变平，如图23所示。顺便一说，以后的步骤将不作叙述，因为和上述实施例1类同。
这样，根据实施例8，除了在上述实施例1中获得的效果外还能达到下列效果。
(1)由于沟道结构，即使外延层是厚的，元件隔离部分21也能容易地制成。
(2)由于沟道结构，元件隔离部分能在不扩大其占有面积的情况下制成，以致能改善元件的集成度。
(3)由于元件隔离部分的沟道结构，对于同样数量的元件该蕊片尺寸要比用场绝缘薄膜形成元件隔离部分的蕊片的尺寸小。
(4)由于形成元件隔离部分21的沟道21a在其表面上具有用热氧化法形成的绝缘薄膜21b膜所以能令人满意地保护在沟道21a中的外延层2E、半导体衬底基片2S以及势阱3a和势阱3b邻接的结，以改善半导体集成电路器件的可靠性和生产成品率。
(5)由于元件隔离部分21的沟道结构，并导体衬底2的平坦上表面能大大地改善接线图形的传导精确性和接线的可靠性。因此改善半导体集成电路器件的可靠性和提高生产成品率是可能的。
(实施例9)
图24是表示与本发明另一个实施例相应的半导体休成电路器件主要部分的剖面图。
如图24所示，在本实施例9中，元件隔离部分21是用场绝缘薄膜(或第二氧化物薄膜)和二个在场绝缘薄膜21d下面形成并彼此毗连的不同导电类型的半导体区域21e和21f组成。其余的结构与上述实施例1的结构类同。
半导体区域21e和21f是从场绝缘薄膜21d的下面延伸到势阱3a和3b的上部分。
在势阱3a上方的半导体区域(或第三区域)21e掺有与势阱3a中含有杂质的导电类型相同的杂质例如n型杂质磷。
从另一方面来说，在热阱3b上方的半导体区域(或第四区域)21f掺有与势阱3b含有杂质的导电类型相同的杂质例如p型杂质硼。
这样的元件隔离部分21是用下列方法形成。首先为了逐一地形成半导体区域21e和21f，这些作元件隔离用的区域采用(未说明的)不同的光致抗蚀剂图形作掩模的方法掺入互不相同的杂质。
接下来，例如，半导体衬底2用热氧化法或其他类似方法在其上形成(未说明的)SiO2的焊接区薄膜以及例如在这种焊接区薄膜上形成(未说明的)Si3N4)的抗氧化绝缘薄膜。
此后，为了暴露外延层2E，用于腐蚀方法或其他类似方法除去元件隔离区域部分的焊接区薄膜和抗氧化绝缘薄膜。此后，半导体衬底2经LOCOS氧化处理以形成绝缘薄膜21d和在该形成物下面的二个半导体区域21e和21f。
这样，根据本实施例9除了由上述实施例1获得效果(1)到(11)和(16)到(24)以外还能达到下列效果
具体地说，元件隔离部分21是由场绝缘薄膜21d和两个在场绝缘薄膜21d下面形成并且互相吡连的不同导电类型的半导体区域21e和21f组成。因此即使外延层2E较厚，元件隔离部分21也能容易形成。
(实施例10)
图25是表示与本发明另一个实施例相应的半导体集成电路器件主要部分的剖面图。
如图25所示，在本实施例10中元件隔离部分21是由二个彼此邻接排列的不同导电类型的半导体区域组成。
这二个半导体区域21g和21f是从外延层延伸到势阱3a和3b的上部。
在势阱3a上方的半导体区域(或第五区域)21g是掺有与势阱3a所含有杂质的导电类型相同的杂质，例如n型杂质磷。从另一方面来说，在势阱3b上方的半导体区域(或第六区域)21h是掺有与势阱3b所含有杂质的导电类型相同的杂质，例如p型杂质硼。
例如，这样的元件隔离部分21可以这样形成，为了逐一地形成半导体区域21g和21h采用(未说明的)各种光致抗蚀剂图形以各别的元件隔离杂质掺入这些区域，然后热处理半导体衬底2。
此外，在本实施例10中，外延层2E其上表面被用热氧化法或其他类似方法形成的绝缘薄膜22覆盖。因此，保护外延层2E和互相邻接的半导体区域21g和21h的结是可能的。
这样，根据本实施例10除了由实施例1获得效果(1)到(11)和(16)到(24)以外还能够达到以下效果。
(1)由于用半导体区域21g和21h组成元件隔离区域21，所以能够显著地改善半导体衬底2的平坦的上表面，以改善在半导体衬底2上接线图形的传送精确度并相应地改善接线的可靠性。因此，提高半导体集成电路器件的可靠性和生产成品率是可能的。
(2)由于外延层2E其上面被用热氧化法形成的绝缘薄膜22覆盖，所以能够良好地保护外延层2E以及半导体区域21g和21h的结，以提高半导体集成电路器件的可靠性和生产成品率。
(实施例11)
图26到29是表示与本发明另一个实施例相应的半导体集成电路器件在各个制造步骤时其主要部分的剖面图。
本实施例11是对在上述实施例1中所述的势阱形成方法的一种改进。将根据图26到29描述本实施例11的半导体集成电路器件的制造工艺步骤。
图26是表示在本实施例11的半导体集成电路器件制造工艺中半导体衬底2的主要部分的剖面图。在半导体衬底基片2S上方用与上述实施例1相同的方法形成无掺杂的外延层2E。
此外，在外延层2E上方形成仅将一个势阱形成区域暴露出表面的光致抗蚀剂图形13c。这层光致抗蚀剂图形13c的厚度约2微米到3微米。
首先，用光致抗蚀剂图形13c作腐蚀图形，把n型杂质磷的离于以高能态注入半导体衬底2。
此时离子注入能量高至把n型杂质离子带入半导体衬底基片2S，例如300千电子伏到800千电子伏，最好约为450千电子伏。此外，此时注入剂量例如为1×1013到3×1013离子/厘米2，最好为1.5×1013离子/厘米2。
接着，去除光致抗蚀剂图形13c并形成仅暴露另一个势阱形成区域的光致抗蚀剂图形13d，如图27所示。然后，例如用光致抗蚀剂图形13d作掩模，把p型杂质硼的离子以高能态注入半导体衬底2。
此时离子注入能量高至把p型杂质离子带入半导体衬底基片2S，例如150千电子伏到500千电子伏，最好约为200千电子伏。此外，此时注入剂量例如为1×1013到3×1013离子/厘米2，最好为1.5×1013离子/厘米2。
在这以后，半导体衬底2经热处理以在半导体衬底基片2S的上部和外延层2E的底部形成势阱3a和3b，如图28所示。
在这以后，如同上述实施例1用LOCOS氧化法或其他类似的方法在元件隔离区域里形成场绝缘薄膜4，如图29所示。因为后续工艺步骤与实施例1的工艺步骤类同，将不作描述。
这样，本实施例11能够在到的效果类同于上述实施例1获得的效果。
(实施例12)
图30到33是表示与本发明另一个实施例相应的半导体集成电路器件在各个制造步骤时其主要部分的剖面图。
本实施例12是对上述实施例1中所描述的穿通阻塞形成方法的一种改进。将根据图30到33描述本实施例12的半导体集成电路器件的制造工艺步骤。
然而，本实施例12能用于势阱导电类型不与半导体衬底基片的导电类型相反的情况，也就是说，能用于具有或是n沟道或是P沟道的MOS场效应晶体管的半导体集成电路器件的制造工艺过程。
图30是表示制造本实施例12的半导体集成电路器件的工艺过程中半导体衬底基片2S主要部分的剖面图。用与本实施例1相同的方法在半导体衬底基片2S上已形成未掺杂的外延层2Ea。
首先，如图31所示，在外延层2Ea上方用CVD法(或外延法)生长一层掺有p型杂质硼的单晶硅组成的外延层2Eb。外延层2Eb被用作穿通阻塞。
接着，如图32所示，在外延层2Ea上方继续生长一层由未掺杂单晶硅组成的外延层2Ec。
这以后，和实施例1一样，例如用LOCOS氧化法形成带有场绝缘薄膜4的元件隔离区域，如图33所示。在后续工艺步骤上，可以用通常的MOS场效应晶体管制造工艺过程制造预定的半导体集成电路器件。
这样，根据本实施例12，除了上述实施例1的这些效果外还能达到下列效果。
具体地说，由于用外延生长形成穿通阻塞，能够省去形成穿通阻塞的掺杂工艺步骤。因此能够省去杂质掺入的控制，简化半导体集成电路器件的制造。
(实施例13)
图34到40是表示与本发明另一个实施例相应的半导体集成电路器件在各个制造步骤时其主要部分的剖面图。
关于本实施例13，将根据图34到40叙述势阱形成方法的一个例子。
首先，如图34所示，在半导体衬底基片2S的主平面上用热氧化法或其他类似的方法形成SiO2或其他类似的材料组成的绝缘薄膜，在该绝缘薄膜上用CVD法或其他类似的方法沉积一层Si3N4或其他类似的材料组成的绝缘薄膜。此外，用光刻术和刻蚀技术除去n势阱形成区域的绝缘薄膜，形成绝缘薄膜图形11a和11b。
顺便说说，该半导体衬底基片2S是和本实施例1中的半导体衬底基片2S完全一样。
接着，绝缘薄膜图形11a和11b被用来作形成n势阱n型杂质的离子注入半导体衬底基片2主平面的掩膜。此时加速电压例如约为120千电子伏，注入剂量例如约为1×1013离子/厘米2。顺便说说，标记字母3a1是表示被形成n势阱的杂质注入过的区域。
此后，用热氧化半导体衬底基片2S的方法使从绝缘薄膜图形11a和11b露出部分形成绝缘薄膜12，如图35所示。在这里，这种热氧化是在使掺入半导体衬底基片2S的热阱形成杂质可以不扩散的条件(例如温度和时间周期)下进行。
接着，除去绝缘薄膜11b，于是绝缘薄膜12被作作掩模，把P势阱形成杂质例如p型杂质硼或硼的氟化物(BF2)注入半导体衬底基片2S的主平面，如图36所示。此时，加速电压，例如为60千电子伏；注入剂量，例如约为8×1012离子/厘米3。顺便说说，标记字母3b1表示被形成P势阱的杂质注入过的区域。
接着，如图37所示，除去绝缘薄膜图形11a和绝缘薄膜12，然后半导体衬底基片2S经受热处理。然而，此时热处理的主要意图是消除由于离子注入势阱形成杂质引起的损伤。因此，这种热处理是这样深入以使势阱形成杂质大体上不会扩散，换句话说，使杂质不会在半导体衬底基片2S的表面部分里出现。
考虑到这种情况，虽然由于热处理条件随产品或其他类似的因素而异，不能作普遍的规定，但是热处理条件大致如下。也就是：处理温度，例如为900℃到1,100℃；处理时间，例如为10分钟到60分钟；和处理气氛，最好是用例如一种含有少量O2的气体。
根据以上所述，半导体衬底基片2S是在其主平面形成外延层之前经受热处理。因此能够使由于势阱形成杂质的离子注入引起半导体衬底基片2S的表面层中的晶体缺陷处于修复损伤状态。所以具有极好的可结晶性的外延层能够在半导体衬底基片2S主平面上方形成。
此后，例如半导体衬底基片2S在800℃到1000℃，使用SiH4和H2气的条件下经受热处理(或外延生长处理)或其他类似的处理，以在半导体衬底基片2S主平面上方形成无掺杂单晶硅外延层，如图38所示。这样，在形成的半导体衬底2里，在半导体衬底基片2S上方覆盖外延层2E。
外延层2E厚度约为0.3微米到3.0微米，电阻率约为200到500欧姆·厘米。足以使外延层的杂质浓度低于势阱的杂质浓度。
其次，用HF溶液漂洗形成的半导体衬底2。此后，半导体衬底2经热氧化处理，在外延层2E上方形成SiO2的封顶绝缘薄膜23，如图39所示。
然而，在这时热氧化是在并入半导体衬底基片2S的势阱形成杂质不扩散的处理条件下进行。虽然因为处理条件根据设计情况是不同的，不能作普遍规定，但是在这种情况里处理条件如下。具体地说，处理温度例如为850℃到950℃，处理时间例如约为20分钟。
封顶绝缘薄膜23是为了在以后所述的势阱扩散工艺步骤时防止3a1.3b1等势阱形成的掺杂区域中的杂质从扩散炉里的半导体衬底2扩散而掺入外延层2E(所谓“自动掺杂现象”)。
由于封顶绝缘薄23，抑止势阱形成区域3a1和3b1的杂质在势阱扩散工艺步骤时的扩散(所谓“向外扩散现象”)以及避免由于杂质扩散而外延层2E被掺杂是可能的。因此，能够改善外延层2E的杂质浓度设定精确度以改善外延层2E中电阻率或其他类似参数的设定业精确度以改善外延层2E中电阻率或其他类似参数的设定精确度。
然而，封顶绝缘薄膜23的形成方法不应该限于热氧化法而且能够改用许多其他方法，例如低压CVD法或者等离子CVD法。在这些方法中，处理温度能比热氧化法的处理温度低。例如在采用低压CVD法的情况中，处理温度能降低到740℃左右。
接着，半导体衬底2经热扩散，以形成n型势阱3a和p型势阱3b，如图40所示，然而在这种热扩散中会引起势阱形成杂质扩散进入外延层2E以致在表面层里留下厚度约为0.3微米的轻掺杂外延层2E。
考虑到这一点，处理条件不能普遍规定，虽然处理条件随例如外延层厚度、势阱扩散层的深度、邻接势阱的边界和给轻掺杂区域留下的距离等于设计条件而不同，但是可以如下规定。具体地说，处理温度例如为1,200℃；处理周期例如约为1小时到3小时，以及处理气氛例如最好用一个大压的N2气。
在这以后，除去封顶绝缘薄膜23，以后制造半导体集成电路器件在工艺步骤上类似于图7的步骤和上述实施例1的后工艺步骤
这样，根据本实施例13，除了由上述实施例1等获得的效果外能达到下列效果。
(1)在形成外延层的工艺步骤之前为了恢复由于势阱形成杂质的离子注入引起的半导体衬底基片2S的损伤，对半导体衬底基片2S进行热处理。结果，由于能使半导体衬底基片2S表面层的晶体缺陷处于修复损伤状态所以能够形成可结晶性极好的外延层2E。
(2)在热阱扩散处理步骤之前，由于外延层2E上方形成封顶绝缘薄膜23所以在防止自动掺杂现象的同时能够抑止在扩散处理步骤时杂质的向外扩散现象。因此，改善外延层2E里质浓度的设定精确度是可能的。
(3)由于上述效果(2)，所以能够防止由自动掺杂现象引起的外延层2E的电学特性(例如电阻率)的不稳定以改善电学特性的设定精确度。
(4)由于上述效果(1)到(3)，所以改善在外延层2E中形成的MOS场效应晶体管5N和5P(如图1所示)的性能、可靠性和生产成品率是可能的。
(实施例14)
图41是表示与本发明另一个实施例相应的半导体集成电路器件主要部分的剖面图。图42绘制在本发明的半导体集成电路器件中半导体衬底的深度走向上的杂质分布曲线示意图。
如图41所示，在本实施例14中，在半导体衬底中的外延层2E上安装具有LDD(轻掺杂漏极)结构的MOS场效应晶管5N和5P。换言之，本实施例14在MOS场效应晶体5N和5P的漏极结构上与上述实施例1是不同的。
具体地说，形成MOS场效应晶体管5N的源/漏的半导体区域5N1和5N2是由在栅极5N5或沟道形成区域的边上形成的重掺杂区域5N1a和5N2a以及轻掺杂区域5N1b和5N2b组成。形成MOS场效应晶体管5P的源/漏的半导体区域5P1和5P2是由栅极5P5或沟道形成区域的边上形成的重掺杂区域5P1a和5P2以及轻掺杂区域5P1b和5P2b组成。
MOS场效应晶体管5N的半导体区域5N1和5N2是在轻掺杂的外延层2E2中形成。MOS场效应晶体管5P的半导体区域5P1和5P2是在轻掺杂的外延层2E1中形成。
重掺杂区域5N1a和5N2a以及轻掺杂区域5N1b和5N2b二者含有n型杂质例如磷或砷。设定轻掺杂区域5N1b和5N2b其所有的杂质浓度低于重掺杂区域5N1a和5N2a的杂质浓度。
此外，重掺杂区域5P1a和5P2a以及轻掺杂区域5P1b和5P2b二者含有P型杂质例如硼。设定轻掺杂区域5P1b和5P2b其所含有的杂质浓度低于重掺杂区5P1a和5P2a的杂质浓度。
顺便说，例如只要做LDD结构，形成的MOS场效应晶体管5N和5P的栅极5N5和5P5在其侧面就具有SiO2的氧化硅壁24。形成的重掺杂区域5N1a和5N2a以及5P1a和5P2a自动照准边壁24。形成的轻掺杂区域5N1b和5N2b自动照准栅极5N5。形成的轻掺杂区域5P1b和5P2b自动照准栅极5P5。
在这种情况里，被安排在适当位置的穿通阻塞5N3和5P3的最高浓度部分比MOS场效应晶体管5N的半导体区域5N1和5N2以及MOS场效应晶体管5P的半导体区域5P1和5P2的深度浅。在实施例14中穿通阻塞5N3和5P3其最高浓度部分被安置在半导体区域5N15N2的轻掺杂区域5N1b和5N2b以及半导体区域5P1和5P2的轻掺杂区域5P1b和5P2b的深度的附近。
简言之，使穿通阻塞5N3及5P3深至与轻掺杂区域5N1b和5N2b接触。
在这里，按沿图41的A-A线得到的半导体衬底2的深度走向上的杂质浓度分布绘于图42。顺便一说，图42的杂质分布也能用于上述实施例1至13。
形成外延层2E的表面层的外延层2E29或2E1)是轻掺杂区域。然而，在他们中间形成比穿通阻塞5N3和5P3更重的掺杂区域。在外延层2E2(或2E1)下面形成势阱3a和3b作为一个重掺杂区域。
这样，MOS场效应晶体管5N的重掺杂区域5N1a及5N2a像在外延层2E中形成一样与外延层2E2接触以致能够减小漏结电容。
这样，本实施例14能达到与实施例1相似的效果。
虽然结合实施例具体地阐述了我们的发明，但是，我们的发明不应局限于上述实施例1至14，而能在发明的范围内在许多方法中容易地被改用。
例如，就上述实施例1到14所叙述的情况而论，本发明能应用于具有所谓“双阱结构”的半导体集成电路器件。尽管这样说，然而我们的发明不应局限于此，能应用于具有一个势阱所谓“单阱结构”的半导体集成电路器件，如图43所示。
从另一方面来说，图44表示具有单阱结构的半导体集成电路器件中元件隔离部分21的一种改进。元件隔离部分21是由场绝缘薄膜21d以及二个在场绝缘薄膜21d下面形成的并彼此邻接的不同导电类型的半导体区域21e和21i组成。在半导体衬底基片2S上方的半导体区域(或第四区域)2i掺有与半导体衬底基片中含有杂质的导电类型相同的杂质，例如p型杂质硼。其余的结构和上述实施例9的结构完全一样。
从另一方面来说，图45表示在具有单阱结构的半导体集成电路器件的情况中元件隔离部分21的另外一种改进。元件隔离部分21是由二个彼此邻接排列的不同导电类型的半导体区域21g和21j组成。在半导体衬底基片2S上方的半导体区域(或第六区域)2j掺有与半导体衬底基片2S中含有杂质的导电类型相同的杂质，例如p型杂质硼。其余的结构和上述实施例10的结构完全一样。
从另一方面来说，就前面实施例1到14所描述的情况而论，形成pMOS和nMOS的外延层的杂质浓度是分别在另一制造步骤时用离子注入法调整。尽管这样说，然而，例如为了形成穿通阻塞，在离子注入工艺步骤时可以根据所希望的元件特性调整外延层的杂质浓度。
例如在形成穿通阻塞时在穿通阻塞下面的晶层的杂质浓度可以设定一个预定值。此外，在形成穿通阻塞的离子注入工艺步骤时可以使穿通阻塞下面的晶层的杂质浓度调整到预定值，并且在穿通阻塞上方的沟道杂质浓度可以根据所希望的元件特性调整。
从另一方面来说，就前面实施例1到14所描述的在外延生长时采用SiH4气体而论，尽管这样说，然而本发明不应受这限制，而且在许多方法中能作变更。例如可以采用较少自动掺杂的二氯甲硅烷(SiH2Cl2)。
从另一方面来说，就上述实施例1所描述的本发明的结构应用于模拟电路的情况而论，尽管这样描述，然而本发明不受此限制，例如也能应用于数字电路。
此外，能用栅极电路、加法器、计时器、计数器、移位寄存器和传送晶体管栅极电路作例子说明这种数字电路。
从另一方面来说，就上述实施例1所描述的结构应用于差动放大器的情况而论，尽管这样描述，然而本发明不受此限制而且能找到各种应用例如AD/DA转换器、比较器、调制器或存储器的读出放大器。
从另一方面来说，就上述实施例1到14所描述的具有多种元件的半导体集成电路器件而言。尽管这样描述，然而本发明不受此限制，而且也能遇到许多包含有源元件例如电极间Pn结和绝缘薄膜的双极型晶体管或二极管、电容器或者无源元件例如扩散电容器的应用。另外本发明能应用于其上有许多集成元件的微处理机ASIC(专用集成电路)或各种半导体存储集成电路。
从另一方面来说，就上述实施例1到14所描述的采用半导体衬底基片的情况而言，尽管这样描述，然而本发明不受此限制，也能遇使用n型半导体衬底基片的应用。
从另一方面来说，就上述实施例1到14所描述的MOS场效应晶体管而言，尽管这样描述，然而本发明不受此限制，也能使用MIS(金属绝缘层半导体)场效应晶体管。
从另一方面来说，就上述实施例7所描述的情况而言，设定存储单元阵列内的外延层杂质浓度为等于或高于势阱的杂质浓度。尽管这样描述，然而本发明不受此限制而且也能变更，如在上述实施例6等里那样以使在存储单元阵列中外延层的杂质浓度设定在低于或接近连接数据线路的半导体区域的杂质浓度，像外延层的杂质浓度那样低。此外穿通阻塞可以在具有较低杂质浓度的区域内形成。
从另一方面来说，就上述实施例7所描述的情况而言，本结构应用于具有EEPROM的半导体集成电路器件。尽管这样描述，然而本发明不受此限制，而且也能找到多种应用，例如另一种ROM，如EPROM(可擦可编程序ROM(只读存储器))或带掩模的只读存储器。
从另一方面来说，本结构也能应用于所谓“铁电存储电路(FRAM铁电随机存取存储器)”即，具有一种电容器的存储电路，在这种电容器里用铁电材料例如PZT(PbZrTiO3)制成电容绝缘薄膜，夹在上电极和下电极之间。
从另一方面来说，就上述实施例7所描述的情况而言，设定存储单元内的外延层杂质浓度为等于或高于势阱的杂质浓度。尽管这样描述，然而本发明不受此限制，而且也能变更，例如存储器的外延层杂质浓度和上述实施例1的外延层的杂质浓度一样低。这种变更能达到上述实施例1的效果(1)到(11)和(16)到(24)。
虽然上面叙述主要针对我们的发明应用于具有以MOS场效应晶体管为基础的半导体集成电路器件的情况。尽管这样叙述，然而本发明也能找到多种应用，例如另一种具有双极晶体管和MOS场效应晶体管装在同一半导体衬底上的BiCMOS(双极CMOS)的半导体集成电路器件。
发明的典型例子达到的效果尽管在本文中已揭示，在下文中仍将作简略叙述：
(1)根据本发明的半导体集成电路器件，在重掺杂的第一区域和第二区域上方形成轻掺杂外延层是和预定的元件一起形成。因此，元件的特性能精确地设定，不受第一区域、第二区域和半导体衬底基片中的杂质影响，所以能改善元件特性的设定精确度。这样，改善半导体集成电路器件的性能、可靠性和生产成品率是可能的。
(2)根据本发明的半导体集成电路器件，由于预定的元件是在轻掺杂外延层中形成所以形成预定元件的半导体区域的结电容能够减小。这样，改善半导体成电路的运作速度是可能的。
(3)根据本发明的半导体集成电路器件，在重掺杂的第一区域和第二区域上方形成轻掺杂外延层是和预定元件一起形成。因此使第一区域和第二区域能有的杂质浓度基本上与预定元件的特性无关。
(4)由于上述效果(3)，改善锁定击穿电压是可能的。从而，改善半导体集成电路器件的性能、可靠性和生产成品率是可能的。
(5)由于上述效果(3)，改善软差错击穿电压是可能的。从而改善半导体集成电路器件的性能、可靠性和生产成品率是可能的。
(6)由于上述效果(3)，第一区域和第二区域的杂质浓度能够设定在足以满足元件隔离的浓度值致使由于元件隔离区域延伸到第一区域和第二区域，能够限制沟道阻塞。从而能够减小寄生电容以改善半导体集成电路器件的运作速度。
(7)由于上述效果(3)，能够改善半导体衬底基片里的穿通击穿电压，以减小第一区域和第二区域的厚度。从而大大地减小形成第一区域和第二区域的热处理周期是可能的。
(8)根据本发明的半导体集成电路器件，在重掺杂的第一区域和第二区域上方轻掺杂外延层是和预定元件一起形成。因此，使第一区域和第二区域能够有的杂质浓度基本上与预定元件的特性无关。从而简化形成第一区域和第二区域的控制是可能的。
(9)根据本发明的半导体集成电路器件，元件隔离部分组成沟道形。因此，即使外延层非常厚，也能够形成使外延层逐一地与元件形成区域隔离的元件隔离部分而不增加元件隔离部分占有的面积。换言之，半导体集成电路器件能适应厚外延层结构。
(10)根据本发明的半导体集成电路器件，绝缘薄膜用热氧化法在元件隔离部分的沟道上形成。因此能令人满意地保护在沟道里的外延层、半导体衬底基片及第一区域和第二区域的结部分。从而改善半导体集成电路器的性能、可靠性和生产成品率是可能的。
(11)根据本发明的半导体集成电路器件，装有MIS场效应晶体管的外延层在预定深度上与穿通阻塞的第八区域一起形成。因此避免MIS场效应晶体管的源和栅之间的穿通现象是可能的。从而改善半导体集成电路器件的性能、可靠性和生产成品率是可能的。
(12)根据本发明的半导体集成电路器件，在附在输入电路和电源上的静电保护电路的元件形成区域里的外延层，其杂质浓度设定在等于或高于第一区域的杂质浓度。因此，在用作静电保护电路的双极晶体管工作时限制其基区的少数载流子漂移和避免在这个区域的外延层里任何局部电流密度是可能的。因此在双极晶体管的集电极/基极结里能够均匀地形成电流，从而避免静电保护电路的静电击穿电压降低。这样，改善半导体集成电路器件的性能、可靠性和生产成品率是可能的。
(13)根据本发明的半导体集成电路器件，在外延层中，形成存储单元区域里的外延层的杂质浓度设定在高于作内部电路用的元件区域里的外延层的杂质浓度。因此，增加外延层的结电容和形成防止由于电子—空穴对受α射线作用而产生的载流入侵信息保持部分的阻挡层是可能的。因此，避免具有存储单元的半导体集成电路器件的存储保持特性下降是可能的。从而改善半导体集成电路器件的性能、可靠性和生产成品率是可能的。
(14)根据本发明的半导体集成电路器件，在外延层里，存储单元形成区域中的外延层的杂质浓度(仅在该半导体区域下面而不是与数据线路连接的半导体区域)设定在高于作内部电路用的元件形成区域内的外延层的杂质浓度。因此避免存储保持特性的下降而不增大数据线路的负载电容是可能的。从而改善半导体集成电路器件的性能、可靠性和生产成品率是可能的。
(15)根据本发明的半导体集成电路器件，为了修复掺杂步骤后的损伤进行热处理，随后形成外延层。所以能使半导体衬底基片表面层的晶体缺陷处于修复损伤状态。因此形成具有极好可结晶性的外延层是可能的。因而改善半导体集成电路器件的性能、可靠性和生产成品率是可能的。
(16)根据本发明的半导体集成电路器件，在形成第一区域和第二区域的热扩散处理之前，在外延层上方形成封顶薄膜，因此能在扩散处理步骤期间阻止第一杂质和第二杂质，避免扩散到扩散炉同时避免外延层被扩散杂质掺杂。从而改善外延层中杂质浓度设定精确度是可能的。
(17)由于上述效果(16)，外延层中的电特性例如电阻率免受影响，以改善电特性的设定精确度。从而改善半导体集成电路器件的性能、可靠性和生产成品率是可能的。

Claims (28)

1.一种半导体集成电路器件，包含：
在半导体衬底基片上形成第一半导体区域；
在上述的半导体衬底基片和上述的第一半导区域上形成外延层；
在上述的外延层内形成的并延伸到上述第一半导体区域的元件隔离绝缘薄膜；
在上述的外延层上形成MIS场效应晶体管的栅绝缘薄膜；
在上述的栅绝缘薄膜上形成上述的MIS场效应晶体管的栅极；
在上述的外延层内形成一对第二半导休区域以构成上述的MIS场效应晶体管的源/漏区；
其中上述的外延层具有的厚度大于上述的第二半导体区域的深度，和
其中上述的外延层具有的杂质浓度低于上述的第一半导体区域的杂质浓度；和
第三半导体区域在上述的外延层内的预定深度的位置上形成，具有的导电类型与上述的第二半导体区域的导电类型相反而杂质浓度高于上述的外延层的杂质浓度；
其中上述的第三半导体区域是在比上述的第二半导体区域浅的位置上形成以致和上述的第二半导体区域接触。
2.根据权利要求1的半导体集成电路器件，
其中上述的第二半导体区域包括重掺杂区域或被安置在上述的重掺杂区域内的轻掺杂区域以构成LDD结构。
3.根据权利要求2的半导体集成电路器件，
其中上述的第三半导体区域在比上述的MIS场效应晶体管内的成对第二半导体区域浅的位置上具有最高浓度部分。
4.根据权利要求1的半导体集成电路器件，进一步包括：
含有用于形成PN结的预定导电类型的第一杂质的第四半导体区域；和
在上述的半导体衬底基片上方形成的含有杂质的外延层，杂质浓度低于上述的第四半导体区域的浓度，
其中上述的第一半导体区域含有与上述的第二杂质相同导电类型的杂质并与上述的第四半导体区域形成邻接，和
其中使上述的元件隔离绝缘薄膜的形成到达上述的第四半导体区域以致上述的PN结终止在上述的元件隔离绝缘薄膜的底部。
5.根据权利要求4的半导体集成电路器件，
其中上述的元件隔离绝缘薄膜在沟道内形成，沟道延伸到上述的半导体衬底基片的上部。
6.根据权利要求5的半导体集成电路器件，
其中上述的元件隔离绝缘薄膜包括用热氧化法在上述的沟道表面上形成的绝缘薄膜。
7.根据权利要求4的半导体集成电路器件，
其中关于所说的外延层，附加在电源电路和附加在构成半导体集成电路的输入电路上的静电保护电路的元件形成区域里的外延层，其杂质浓度设定在等于或高于上述的第一半导体区域的杂质浓度。
8.根据权利要求4的半导体集成电路器件，
其中构成模拟电路。
9.根据权利要求4的半导体集成电路器件，
其中关于所说的外延层，存储单元形成区域中的这个外延层，其杂质浓度设定在高于用作内部电路的元件形成区域里的外延层的杂质浓度。
10.根据权利要求4的半导体集成电路器件，
其中关于所述的外延层，存储单元形成区域中的外延层，其杂质浓度，在该半导体区域下面而不是与数据线路连接的半导体区域，设定在高于作内部电路用的元件形成区域里的外延层的杂质浓度。
11.根据权利要求9的半导体集成电路器件，
其中上述的存储单元是一种动态随机存取存储器的存储单元、一种静态随机存取存储器的存储单元或是只读存储器的存储单元。
12.根据权利要求4的半导体集成电路器件，
其中上述的外延层装有动态随机存取存储器的存储单元，和
其中在用作源/漏的半导体区域下面被连接在传送MOS场效应晶体管和电容器之间构成上述存储单元的外延层，其杂质浓度设定值高于在用作源/漏的半导体区域下面的被连接在上述的传送MOS场效应晶体管和数据线路之间的外延层的杂质浓度。
13.根据权利要求4的半导体集成电路器件，
其中上述的外延层装有静态随机存取存储器的存储单元，和
其中在用作源/漏的半导体区域下面被连接在传送MOS场效应晶体管和驱动MOS场效应晶体管之间的构成上述的存储单元的外延层，其杂质浓度设定值高于在用作源/漏的半导体区域下面的被连接上述的传送MOS场效应晶体管和数据线路之间的外延层的杂质浓度。
14.制造半导体集成电路器件的工艺步骤，包括：
(a)用第一杂质掺入半导体衬底基片步骤；
(b)用导电类型与上述的第一杂质的导电类型相反的第二杂质掺入半导体衬底基片的步骤；
(c)在掺有上述的第一杂质和上述的第二杂质的半导体衬底基片主平面上方形成外延层的步骤；
(d)在上述的外延层上方形成封顶薄膜的步骤；和
(e)用与上述的外延层组成的半导体衬底基片经热扩散处理以扩散上述的第一杂质和上述的第二杂质的方法分别形成第一半导体区域和第二半导体区域的步骤。
15.根据权利要求14的制造半导体集成电路器件的工艺步骤，其中包括：
在掺入上述的第一杂质和上述的第二杂质的步骤之后和在形成上述的外延层之前使上述的半导体衬底基片经受修复损伤的热处理步骤。
16.根据权利要求15的制造半导体集成电路器件的工艺步骤，
其中上述的热处理温度为900℃到1100℃。
17.根据权利要求14的制造半导体集成电路器件的工艺步骤，
其中在上述的热扩散步骤当上述的第一杂质和上述第二杂质将扩散到外延层时，从上述的外延层的主平面至少剩下0.3微米的无杂质扩散的轻掺杂区域。
18.根据权利要求14的制造半导体集成电路器件的工艺步骤，在上述的外延层内将形成元件前，进一步包括：
(f)覆盖在上述第一半导体区域上的上述的外延层部分的掺杂步骤，是用与上述的第一杂质相同的导电类型的杂质掺入，在浓度上低于上述的第一半导体区域的杂质浓度；和
(g)除了在上述的第一半导体区域上方的外延层以外的外延层的掺杂步骤是用与上述的第二杂质相同导电类型的杂质掺入，在浓度上低于上述的第二半导体区域的杂质浓度。
19.根据权利要求14相应的制造半导体集成电路器件的工艺步骤，在上述的外延层内将形成元件之前，进一步包括：
(h)当用于穿通阻塞的上述的第三半导体区域以预定深度的位置在上述的外延层内形成时，调整在这个用作穿通阻塞的第三半导体区域之下面的外延层部分的杂质浓度到一个预定值的步骤，该外延层部分是用与上述的外延层的杂质导电类型相同的杂质掺杂，杂质浓度高于原来同样杂质的杂质浓度。
20.根据权利要求14的制造半导体集成电路器件的工艺步骤，在上述的外延层内将形成元件之前，进一步包括：
(i)当用于穿通阻塞的上述的第三半导体区域在上述的外延层内预定深度的位置上形成时，调整其下面和上面的外延层部分的杂质浓度到一个预定的步骤，该外延层部分是用与上述的外延层的杂质导电类型相同的杂质掺杂，杂质浓度高于原来的杂质浓度。
21.根据权利要求14的半导体集成电路器件的制造工艺步骤，
其中上述的第一杂质是n型杂质磷而上述的第二杂质是p型杂质硼。
22.根据权利要求4的半导体集成电路器件，
其中上述的外延层具有的厚度为0.3微米到3微米。
23.根据权利要求1的半导体集成电路器件，
其中上述的外延层具有的厚度为0.3微米到3微米。
24.根据权利要求4的半导体集成电路器件，
其中上述的栅绝缘薄膜含有用热氧化上述的外延层主平面方法形成的氧化物薄膜。
25.根据权利要求1的半导体集成电路器件，其中上述的栅绝缘薄膜含有用热氧化上述的外延层主平面方法形成的氧化物薄膜。
26.根据权利要求1 7的半导体集成电路器件的制造艺工艺步骤，进一步包括：
(j)在上述步骤(e)后，在上述的外延层的主平面上方形成氧化物薄膜的步骤，
其中上述的氧化物薄膜组成MIS场效应晶体管的栅极绝缘薄膜。
27.根据权利要求18的半导体集成电路的制造工艺步骤，进一步包括：
(k)在上述步骤(f)和(g)后，在上述的外延层的主平面上方形成氧化物薄膜的步骤，
其中上述氧化物薄膜组成MIS场效应晶体管的栅极绝缘薄膜。
28.根据权利要求20的半导体集成电路器件的制造工艺步骤，还包括：
(l)在上述步骤(e)后，在上述的外延层的主平面上方形成氧化物薄膜的步骤，
其中上述的氧化物薄膜组成MIS场效应晶体管的栅极绝缘薄膜。
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