CN102315249A - 薄外延片上抗辐射eeprom芯片的抗esd器件结构 - Google Patents

薄外延片上抗辐射eeprom芯片的抗esd器件结构 Download PDF

Info

Publication number
CN102315249A
CN102315249A CN201110313417A CN201110313417A CN102315249A CN 102315249 A CN102315249 A CN 102315249A CN 201110313417 A CN201110313417 A CN 201110313417A CN 201110313417 A CN201110313417 A CN 201110313417A CN 102315249 A CN102315249 A CN 102315249A
Authority
CN
China
Prior art keywords
type epitaxial
source region
drain region
drain
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201110313417A
Other languages
English (en)
Inventor
李博
封晴
田海燕
王晓玲
赵力
孙佩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 58 Research Institute
Original Assignee
CETC 58 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 58 Research Institute filed Critical CETC 58 Research Institute
Priority to CN201110313417A priority Critical patent/CN102315249A/zh
Publication of CN102315249A publication Critical patent/CN102315249A/zh
Pending legal-status Critical Current

Links

Images

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及一种薄外延片上抗辐射EEPROM芯片的抗ESD器件结构,按照本发明提供的技术方案,所述薄外延片上抗辐射EEPROM芯片的抗ESD器件结构,包括P型衬底及位于所述P型衬底上的P型外延层,所述P型外延层上设有EEPROM结构及用于抗ESD的MOS管,所述MOS管包括位于P型外延层内的源区、漏区及位于P型外延层上方的多晶栅,所述源区及漏区对应的侧壁上设有轻掺杂漏区,所述轻掺杂漏区与源区及漏区对应连接;所述P型外延层内设有第二埋层,MOS管的源区、漏区及对应连接的轻掺杂漏区分别被对应的第二埋层包覆,且对应包覆源区及漏区的第二埋层通过P型外延层相隔离;第二埋层在P型外延层内延伸位于多晶栅的正下方。本发明结构紧凑,能提高抗ESD器件的可靠性。

Description

薄外延片上抗辐射EEPROM芯片的抗ESD器件结构
技术领域
本发明涉及一种具有抗ESD器件的芯片结构,尤其是一种薄外延片上抗辐射EEPROM芯片的抗ESD器件结构,属于集成电路的技术领域。
背景技术
EEPROM(Electrically Erasable Programmable Read-Only Memory)作为非挥发存储设备,大量用于航空与航天领域。但是由于空间应用环境的复杂性,ESD(Electro-Static discharge)保护结构受到一定的破坏,使得常规的ESD保护结构不再有保护芯片内部电路的能力,静电放电对CMOS电路的可靠性构成了很大威胁。
另一方面,单粒子闭锁SEL发生于CMOS电路中。由于CMOS电路固有的PNPN四层结构,构成了寄生的可控硅结构。在正常情况下,寄生的可控硅处于高阻关断状态。粒子的入射可触发其导通,由于可控硅的正反馈特性,流过的电流不断增大,进入大电流再生状态,即发生闭锁。目前发现重离子和质子都可以导致单粒子闭锁。
抗单粒子闭锁SEL效应的解决办法是通过加薄外延和在管子周围加保护环的办法解决。但是在使用薄外延的时候,薄外延会影响NMOS结构的抗ESD能力。
采用P型薄外延的芯片,衬底电阻非常低,使得常规用做ESD保护的NMOS管保护能力急剧下降,甚至失效,在非外延片上的常规NMOS保护管已经很难满足航天用芯片对ESD的高标准要求。
发明内容
本发明的目的是克服现有技术中存在的不足,提供一种薄外延片上抗辐射EEPROM芯片的抗ESD器件结构,其结构紧凑,能提高抗ESD器件的可靠性。
按照本发明提供的技术方案,所述薄外延片上抗辐射EEPROM芯片的抗ESD器件结构,包括P型衬底及位于所述P型衬底上的P型外延层,所述P型外延层上设有EEPROM结构及用于抗ESD的MOS管,所述MOS管包括位于P型外延层内的源区、漏区及位于P型外延层上方的多晶栅,所述源区及漏区对应的侧壁上设有轻掺杂漏区,所述轻掺杂漏区与源区及漏区对应连接;所述P型外延层内设有第二埋层,MOS管的源区、漏区及对应连接的轻掺杂漏区分别被对应的第二埋层包覆,且对应包覆源区及漏区的第二埋层通过P型外延层相隔离;第二埋层在P型外延层内延伸位于多晶栅的正下方。
所述多晶栅与P型外延层间设有栅氧化层,所述栅氧化层的端部分别延伸至轻掺杂漏区与源区及漏区的结合部;栅氧化层与轻掺杂漏区及第二埋层相接触;栅氧化层上设有侧墙,所述侧墙位于多晶栅的外圈。
所述多晶栅呈环形,所述漏区位于多晶栅的环形结构内,源区位于多晶栅环形结构外。
所述漏区上设有若干漏端孔,所述漏端孔内设有用于与漏区等电位连接的漏端连接金属;源区上设有若干源端孔,所述源端孔内设有用于与源区等电位连接的源端连接金属。
所述多晶栅上设有栅极引出条,所述栅极引出条上设有栅极接触孔,所述栅极接触孔内设有用于与多晶栅等电位连接的多晶栅连接金属。
所述EEPROM结构包括位于P型外延层内的第一埋层,所述第一埋层的上方设有浮栅及多晶栅,所述多晶栅位于浮栅的上方;浮栅与第一埋层间设有栅氧化层及第二氧化层,所述第二氧化层的厚度小于栅氧化层的厚度,形成位于浮栅与第一埋层间的隧道孔。
所述漏端孔与多晶栅间的距离为3μm。所述源端孔与多晶栅间的距离为1μm。
所述MOS管为NMOS管或PMOS管。所述P型外延层的厚度为2~7μm。
本发明的优点:有效抑制了辐射对NMOS管的破坏,消除了漏电结构的形成,利用EEPROM结构中第一埋层的工艺形成第二埋层,第二埋层分别覆盖用做ESD保护的NMOS的源区和漏区,并与环形结构的多晶栅有一定尺寸的交叠,包住了轻掺杂漏区结构,消除了轻掺杂漏区的薄弱点,解决了P型外延层引起的ESD失效问题,该ESD保护能力可达到HBM 3500V以上,此NMOS器件不存在正常工作电压下的源区及漏区穿通和热载流子效应。
附图说明
图1为现有用作抗ESD结构的NMOS管截面图。
图2为本发明用作抗ESD结构的NMOS管截面图。
图3为本发明EEPROM结构的剖视图。
图4为本发明NMOS管版图。
图5为本发明具有多个NMOS管结构的版图。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图2~图5所示:本发明包括源区1、漏区2、多晶栅3、P型外延层4、浮栅5、隧道孔7、第一埋层8、P型衬底9、源端孔10、漏端孔11、轻掺杂漏区12、第二埋层13、侧墙14、栅氧化层15、第二氧化层16、栅极接触孔17及栅极引出条18。
如图1所示:为现有EEPROM结构中,用作抗ESD的NMOS管截面图。其中,1表示NMOS管的源极,2表示NMOS管的漏极,3是NMOS管的多晶栅,4是P型外延层,9是P型衬底;EEPROM结构与图3中的结构相同。辐射会形成场焉下反型的漏电结构,所述场氧漏电结构使得NMOS管的源区1及漏区2间产生漏电流,增大了芯片的静态电流,造成EEPROM芯片的功能异常。
如图2所示:为了避免上述情况,以MOS管为NMOS管为例,在所述P型外延层4内设有第二埋层13,所述第二埋层13与图3中现有EEPROM结构的第一埋层8通过同一工艺步骤形成。所述第二埋层13包覆NMOS管的源区1、漏区2及与所述源区1与漏区2对应连接的轻掺杂漏区(LDD)12。所述轻掺杂漏区12与源区1及漏区2对应相邻的外侧壁相接触,第二埋层13包覆对应的源区1、漏区2及对应的轻掺杂漏区12后,相邻的第二埋层13间通过P型外延层4相隔离。第二埋层13的上方设有多晶栅3,第二埋层13延伸进入多晶栅3的正下方,且第二埋层13与多晶栅3间具有一定的交叠面积。所述多晶栅3与P型外延层4间设有栅氧化层15,所述栅氧化层15的端部边缘分别与源区1与轻掺杂漏区12的结合部,以及漏区2与轻掺杂漏区12的结合部相一致,轻掺杂漏区12、第二埋层13与栅氧化层15相接触。栅氧化层15上设有侧墙14,所述侧墙14位于多晶栅3的外圈;通过侧墙14与栅氧化层15的结构,能够在P型外延层4内形成源区1、漏区2与对应轻掺杂漏区12的连接。当MOS管为PMOS管时,需要现在P型外延层4上形成N型结构,然后在N型结构内形成PMOS的结构。
如图3所示:为EEPROM结构的剖视图。所述EEPROM结构包括P型衬底9,所述P型衬底9上设有P型外延层4,所述P型外延层4的厚度为2μm~7μm。P型外延层4的上部设有第一埋层8,所述第一埋层8与第二埋层13为同一工艺步骤形成,能简化工艺步骤;同时第一埋层8为形成EEPROM必要的结构,能与现有工艺相兼容。第一埋层8上方设有浮栅5及多晶栅3,所述多晶栅3位于浮栅5的上方,并与浮栅5相接触。浮栅5与第一埋层8间设有栅氧化层15及第二氧化层16,所述第二氧化层16为栅氧化层15通过减薄后形成。栅氧化层15及第二氧化层16与第一埋层8相接触,浮栅5通过第一埋层8间通过第二氧化层16形成允许电子通过的隧道孔7。图2中的NMOS管结构,用于形成EEPROM结构的抗ESD结构。
如图4和图5所示:为本发明NMOS管的版图结构。所述多晶栅3采用环形结构,通过环形的多晶栅3能避免场氧下反型的漏电结构形成,有效抑制辐射对抗ESD结构的影响。所述多晶栅3形成的环形结构内设有漏区2,多晶栅3形成的环形结构外为源区1,所述漏区2内设有若干漏端孔11,所述漏端孔11内设有用于与漏区2等电位连接的漏区连接金属。源区1内设有若干源端孔10,所述源端孔10内设有用于与源区1等电位连接的源区连接金属。为了能够形成栅极的连接,多晶栅3上设有栅极引出条18,所述栅极引出条18伸出源区1外,栅极引出条18上设有栅极接触孔17,所述栅极接触孔17内设有用于与多晶栅3等电位连接的栅极连接金属。通过上述连接后,能够同时形成NMOS管的源极、漏极及栅极。图5中,漏端孔11与多晶栅3的距离为3μm,源端孔10距离多晶栅3的距离为1μm。本实施例中,用作抗ESD结构的能力可以达到HBM 3500V以上。
如图2~图5所示:工作时,通过控制多晶栅3与第一埋层8间的电压,使电子通过隧道孔7在浮栅5与第一埋层8之间流动,从而改变EEPROM的存储状态。当外部有离子辐射时,由于用作抗ESD结构的NMOS管的源区1及漏区2分别通过对应的第二埋层13包覆,能够消除轻掺杂漏区12带来的缺陷,提高整个EEPROM芯片抗ESD能力。
本发明有效抑制了辐射对NMOS管的破坏,消除了漏电结构的形成,利用EEPROM结构中第一埋层8的工艺形成第二埋层13,第二埋层13分别覆盖用做ESD保护的NMOS的源区1和漏区2,并与环形结构的多晶栅3有一定尺寸的交叠,包住了轻掺杂漏区12结构,消除了轻掺杂漏区12的薄弱点,解决了P型外延层4引起的ESD失效问题,该ESD保护能力可达到HBM 3500V以上,此NMOS器件不存在正常工作电压下的源区1及漏区2穿通和热载流子效应。

Claims (10)

1. 一种薄外延片上抗辐射EEPROM芯片的抗ESD器件结构,包括P型衬底(9)及位于所述P型衬底(9)上的P型外延层(4),所述P型外延层(4)上设有EEPROM结构及用于抗ESD的MOS管,所述MOS管包括位于P型外延层(4)内的源区(1)、漏区(2)及位于P型外延层(4)上方的多晶栅(3),所述源区(1)及漏区(2)对应的侧壁上设有轻掺杂漏区(12),所述轻掺杂漏区(12)与源区(1)及漏区(2)对应连接;其特征是:所述P型外延层(4)内设有第二埋层(13),MOS管的源区(1)、漏区(2)及对应连接的轻掺杂漏区(12)分别被对应的第二埋层(13)包覆,且对应包覆源区(1)及漏区(2)的第二埋层(13)通过P型外延层(4)相隔离;第二埋层(13)在P型外延层(4)内延伸位于多晶栅(3)的正下方。
2.根据权利要求1所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构,其特征是:所述多晶栅(3)与P型外延层(4)间设有栅氧化层(15),所述栅氧化层(15)的端部分别延伸至轻掺杂漏区(12)与源区(1)及漏区(2)的结合部;栅氧化层(15)与轻掺杂漏区(12)及第二埋层(13)相接触;栅氧化层(15)上设有侧墙(14),所述侧墙(14)位于多晶栅(3)的外圈。
3.根据权利要求1所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构,其特征是:所述多晶栅(3)呈环形,所述漏区(2)位于多晶栅(3)的环形结构内,源区(1)位于多晶栅(3)环形结构外。
4.根据权利要求3所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构,其特征是:所述漏区(2)上设有若干漏端孔(11),所述漏端孔(11)内设有用于与漏区(2)等电位连接的漏端连接金属;源区(1)上设有若干源端孔(10),所述源端孔(10)内设有用于与源区(1)等电位连接的源端连接金属。
5.根据权利要求3所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构,其特征是:所述多晶栅(3)上设有栅极引出条(18),所述栅极引出条(18)上设有栅极接触孔(17),所述栅极接触孔(17)内设有用于与多晶栅(3)等电位连接的多晶栅连接金属。
6.根据权利要求1所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构,其特征是:所述EEPROM结构包括位于P型外延层(4)内的第一埋层(8),所述第一埋层(8)的上方设有浮栅(5)及多晶栅(3),所述多晶栅(3)位于浮栅(5)的上方;浮栅(5)与第一埋层(8)间设有栅氧化层(15)及第二氧化层(16),所述第二氧化层(16)的厚度小于栅氧化层(15)的厚度,形成位于浮栅(5)与第一埋层(8)间的隧道孔(7)。
7.根据权利要求4所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构,其特征是:所述漏端孔(11)与多晶栅(3)间的距离为3μm。
8.根据权利要求4所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构,其特征是:所述源端孔(10)与多晶栅(3)间的距离为1μm。
9.根据权利要求1所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构,其特征是:所述MOS管为NMOS管或PMOS管。
10.根据权利要求1所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构,其特征是:所述P型外延层(4)的厚度为2~7μm。
CN201110313417A 2011-10-15 2011-10-15 薄外延片上抗辐射eeprom芯片的抗esd器件结构 Pending CN102315249A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201110313417A CN102315249A (zh) 2011-10-15 2011-10-15 薄外延片上抗辐射eeprom芯片的抗esd器件结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110313417A CN102315249A (zh) 2011-10-15 2011-10-15 薄外延片上抗辐射eeprom芯片的抗esd器件结构

Publications (1)

Publication Number Publication Date
CN102315249A true CN102315249A (zh) 2012-01-11

Family

ID=45428242

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110313417A Pending CN102315249A (zh) 2011-10-15 2011-10-15 薄外延片上抗辐射eeprom芯片的抗esd器件结构

Country Status (1)

Country Link
CN (1) CN102315249A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106876369A (zh) * 2017-03-01 2017-06-20 中国电子科技集团公司第五十八研究所 用于薄外延工艺静电放电保护的可控硅整流器及制备方法
CN108321117A (zh) * 2017-12-15 2018-07-24 西安科技大学 基于mos管的tsv转接板及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029139A (en) * 1989-07-19 1991-07-02 Texas Instruments Incorporated Word erasable buried bit line EEPROM
CN1323063A (zh) * 1994-12-07 2001-11-21 株式会社日立制作所 半导体集成电路器件的制造方法
US6858507B2 (en) * 1995-10-05 2005-02-22 Micron Technology, Inc. Graded LDD implant process for sub-half-micron MOS devices
CN1864271A (zh) * 2003-08-11 2006-11-15 爱特梅尔股份有限公司 福勒-诺德海姆块可变eeprom存储单元
CN1977358A (zh) * 2004-05-18 2007-06-06 爱特梅尔股份有限公司 低电压单层多晶硅电可擦编程只读存储器(eeprom)存储单元
CN101930982A (zh) * 2010-07-07 2010-12-29 中国电子科技集团公司第五十八研究所 基于flotox结构的抗辐射eeprom存储单元结构
CN202275827U (zh) * 2011-10-15 2012-06-13 中国电子科技集团公司第五十八研究所 薄外延片上抗辐射eeprom芯片的抗esd器件结构

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029139A (en) * 1989-07-19 1991-07-02 Texas Instruments Incorporated Word erasable buried bit line EEPROM
CN1323063A (zh) * 1994-12-07 2001-11-21 株式会社日立制作所 半导体集成电路器件的制造方法
US6858507B2 (en) * 1995-10-05 2005-02-22 Micron Technology, Inc. Graded LDD implant process for sub-half-micron MOS devices
CN1864271A (zh) * 2003-08-11 2006-11-15 爱特梅尔股份有限公司 福勒-诺德海姆块可变eeprom存储单元
CN1977358A (zh) * 2004-05-18 2007-06-06 爱特梅尔股份有限公司 低电压单层多晶硅电可擦编程只读存储器(eeprom)存储单元
CN101930982A (zh) * 2010-07-07 2010-12-29 中国电子科技集团公司第五十八研究所 基于flotox结构的抗辐射eeprom存储单元结构
CN202275827U (zh) * 2011-10-15 2012-06-13 中国电子科技集团公司第五十八研究所 薄外延片上抗辐射eeprom芯片的抗esd器件结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106876369A (zh) * 2017-03-01 2017-06-20 中国电子科技集团公司第五十八研究所 用于薄外延工艺静电放电保护的可控硅整流器及制备方法
CN108321117A (zh) * 2017-12-15 2018-07-24 西安科技大学 基于mos管的tsv转接板及其制备方法

Similar Documents

Publication Publication Date Title
US8835977B2 (en) TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
US8338854B2 (en) TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
CN102956632B (zh) 一种低寄生电容的双向scr静电放电保护结构
US8143690B2 (en) Semiconductor device having electrostatic discharge protection circuit and method of manufacturing the same
US20090267154A1 (en) Mos comprising substrate potential elevating circuitry for esd protection
JP2013008715A (ja) 半導体装置
JP5918365B2 (ja) 静電気放電保護構造及びその製造方法
US20150364463A1 (en) Semiconductor device and integrated circuit
KR102440181B1 (ko) 정전기방전 보호를 위한 게이트-커플드 엔모스 소자
CN104704636A (zh) 具有用于负电压操作的隔离式scr的esd保护电路
CN202275827U (zh) 薄外延片上抗辐射eeprom芯片的抗esd器件结构
CN102034814B (zh) 一种静电放电防护器件
CN109994466B (zh) 一种低触发高维持可控硅静电防护器件
JP6693805B2 (ja) 半導体装置
CN102315249A (zh) 薄外延片上抗辐射eeprom芯片的抗esd器件结构
CN105185777B (zh) 用于soi工艺静电保护的lvtscr及其制造方法
US10263123B2 (en) Electrostatic discharge device and method of fabricating the same
US9299817B2 (en) Bipolar junction transistor and method of manufacturing the same
US10573636B2 (en) ESD protection device and method for manufacturing the same
CN109300895B (zh) Ldmos-scr结构的esd保护器件
CN109950325A (zh) 二极管结构和其静电放电保护电路
CN102693980A (zh) 一种低触发电压的可控硅静电放电保护结构
CN102891186A (zh) 保护二极管以及具备该保护二极管的半导体装置
JP3450244B2 (ja) 半導体保護装置
CN109148432A (zh) 浪涌保护器及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20120111