CN1977358A - 低电压单层多晶硅电可擦编程只读存储器(eeprom)存储单元 - Google Patents
低电压单层多晶硅电可擦编程只读存储器(eeprom)存储单元 Download PDFInfo
- Publication number
- CN1977358A CN1977358A CNA2005800212786A CN200580021278A CN1977358A CN 1977358 A CN1977358 A CN 1977358A CN A2005800212786 A CNA2005800212786 A CN A2005800212786A CN 200580021278 A CN200580021278 A CN 200580021278A CN 1977358 A CN1977358 A CN 1977358A
- Authority
- CN
- China
- Prior art keywords
- doping region
- transistor
- memory module
- drain
- electronic memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 90
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title description 10
- 229920005591 polysilicon Polymers 0.000 title description 10
- 239000002356 single layer Substances 0.000 title description 2
- 238000000034 method Methods 0.000 claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims description 11
- 230000008878 coupling Effects 0.000 claims description 10
- 238000010168 coupling process Methods 0.000 claims description 10
- 238000005859 coupling reaction Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 7
- 230000004913 activation Effects 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 230000000694 effects Effects 0.000 claims description 3
- 239000005368 silicate glass Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 4
- 239000011159 matrix material Substances 0.000 claims 3
- 235000012239 silicon dioxide Nutrition 0.000 claims 2
- 239000000377 silicon dioxide Substances 0.000 claims 2
- 239000002019 doping agent Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 30
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 238000003860 storage Methods 0.000 description 12
- 238000005530 etching Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 238000006396 nitration reaction Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000012010 growth Effects 0.000 description 3
- 150000003376 silicon Chemical class 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 210000000695 crystalline len Anatomy 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 235000011007 phosphoric acid Nutrition 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000009418 renovation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
本发明涉及一种电子存储单元(200)及一种所述存储单元的制造方法，其包括一与一位线构成耦合的第一晶体管(201)。当激活时，该第一晶体管(201)的电压降基本上为0并构成可以控制该存储单元(200)的操作。一第二晶体管(203)构成起一存储晶体管作用并与所述的第一晶体管(201)耦合。所述的第二晶体管(203)更可构成与一字线耦合并可构成以一电压编程，该电压约等于在所述的位线的电压。
Description
技术领域
本发明大体上涉及一种集成电路结构的制作方法，更具体地说，涉及一种电子存储装置、一种其制作方法及其使用方法。
背景技术
半导体存储装置通常分成易失性存储装置及非易失性存储装置。而易失性存储装置更可细分成动态随机存储器(DRAMs)及静态随机存储器(SRAMs)。非易失性存储类型包括掩模型只读存储器(MROMs)，编程只读存储器(PROMs)，可擦编程只读存储器(EPROMs)，及电可擦编程只读存储器(EEPROMs)。而EEPROMs亦越来越多地采用在需求不断更新或辅助存储装置的系统编程之中。具体地说，快擦写电可擦编程只读存储器作为大量存储器是有好处的，因为其集成密度比起常规的EEPROMs为高。
图1所示为一现有技术的EEPROM存储单元100。该存储单元100包括一N沟道金属氧化物半导体(NMOS)选择晶体管101、一N沟道金属氧化物半导体(NMOS)存储晶体管103、一位线端105、一NMOS-NMOS漏极接点107以及一源极端109。现代EEPROM把N沟道金属氧化物半导体场效应晶体管(NMOSFETs)同于NMOS选择晶体管101及该NMOS存储晶体管103。如果采用不同类型的器件，制造的困难便会随即出现。然而，这种相同NMOS-NMOS的安排要求一高至14伏特的编程电能。虽然用仅10伏可以引入通过一典型7纳米(nm)厚的隧道二极管窗的隧道电流，但是由于选择晶状体管101两端之间的电压降要求编程电压高于14伏特。该电压降将取决于诸如晶体管临界电压及人体效应之类的因素，但可以是约3伏特或以上。例如，一于位线端105的14伏特编程脉冲可能在该NMOS-NOMS漏极接点107只产生11伏特。
因此，现正所需要的是一方法，其可提供一改进的方法及结构，能够在约10伏特时为一EEPROMs装置编程，藉此，结合到现有的方法中而不需附加额外或复杂掩模。这样一种装置还可，例如，为EEPROM结合到3.3伏特CMOS技术中创造条件。这样一种结构制作必须经济并且容易适合于现代集成电路制造设备。
发明内容
通过把一PMOS晶体管作为一选择器件可以大大地降低或消除一NMOS选择器件两端之间的电压降。例如，可使栅极电压降低到0伏特而激活一PMOS晶体管(即开启)。在激活状态中，源极与漏极之间实际上并无电压降，藉此，使全源极电压能够被输送到漏极。因此，可采用一降低位线电压为该存储单元编程。
本发明是一种电子存储单元的制造方法。所述的制造方法包括以下步骤：将入一第一漏极掺质区及一第一源极掺质区植入到一半导电基底的最上边。该半导体基底可包含一P-型外延层，所述的掺质区在其内形成。掺杂该第一漏极掺质区及第一源极掺质区以提供施主部位(N-型)。一第二漏极掺质区及一第二源极掺质区均在一该外延层的N-阱内形成及被掺杂以提供受主部位(P-型)。一浅沟隔离区实际上于该第一漏极/第一源极掺质区与第二漏极/第二源极掺质区之间形成。然后，使第一漏极掺质区与第二漏极掺质区作电耦合。正如本领域的技术人员所知的那样，由第二漏极掺质区及第二源极掺质区制造PMOS晶体管要加上额外方法步骤。该PMOS晶体管在一存储单元中作为选择晶体管并构成当所述的PMOS晶体管处于激活的状态时，第二源极区及第二漏极区之间的电压降实际上为0。由第一漏极掺质区及第一源极掺质区制造一NMOS晶体管；该NMOS晶体管构成作为一存储单元中的存储晶体管。
本发明还是一种电子存储单元，其包括一与一位线构成耦合的第一晶体管。当激活时，该第一晶体管的电压降基本上为0并构成可以控制该存储单元的操作。一第二晶体管构成起一存储晶体管作用并与所述的第一晶体管耦合。所述的第二晶体管更可构成与一字线耦合并可构成以一电压编程，该电压约等于在所述的位线的电压。
附图说明
图1所示为一现有技术的EEPROM单元；
图2所示为本发明的一EEPROM单元；
图3所示为起始步骤制作的图2所示的具有基底及外延硅的EEPROM单元的实施例的剖视图；
图4所示为图3所示的薄膜多层经蚀刻形成一浅沟隔离(STI)区的剖视图；
图5所示为图4所示的薄膜多层经蚀刻部份向下延伸的硅内的蚀刻沟；
图6所示为图5所示的沟被填满且弄平，完成该STI区以及植入或扩散到该外延区的掺杂区；以及
图7所示为完成主要处理步骤之后图2所述示的EEPROM单元的实施例的剖视图。
具体实施方式
图2所示为本发明的一示范性EEPROM存储单元200。存储单元200包括一PMOS选择晶体管201，一NMOS存储晶体管203，一位线端205，一PMOS-NMOS漏极接点端207，及一源极端209。所述的PMOS-NMOS漏极接点端207并不需要是一个实际的有形端，但是本文当作一抽象物，以下更全面地详述为所述的存储单元200编程。
当所述的PMOS选择晶体管201通过把选择栅极上的电压降低到0伏特而激活时(即是开启)，在该源极和漏极之间实际上并无电压降，藉此，使施加于该位线端205上的全源电压(如10伏特)传送到PMOS-NMOS漏极接点端207及施加于该NMOS存储晶体管203的漏极。因此，可以采用降低位线电压为该存储单元编程。
参照图3-7，根据以下的方法步骤，详细地叙述本发明的一实施例。图3包括一施加在基底301及外延沉积层303上的薄膜迭存储器的剖面。该薄膜迭存储器包括一衬垫氧化层305，一氮化层307，及一光致抗蚀层309。正如本领域中所公知的那样，该衬垫氧化层305起缓冲垫作用以避免该基底301与该氮化层307之间的应力。如下所述，该氮化层307作为一形成一浅沟隔离(STI)结构的蚀刻掩模。在一特定实施例中，用热的方式使衬垫氧化层305生长及厚度为10nm至15nm，该氮化层307通常采用低压化学气相沉积(LPCVD)技术沉积，其厚度为30nm至100nm，以及使该光致抗蚀层309自旋及厚度可达至1微米(μm)。另外，可沉积或生长一单氧化层(图中未示)及可取代结合的衬垫氧化/氮化物迭存储器305，307。在任何一种情况下，以光刻技术使所述的光致抗蚀层309加花样以准备STI蚀刻。
所述的基底301经常为一硅片。在此实施例中，该硅片包括一P-型掺杂物。另外，可以为基底301选择另一元素组IV半导体或组合半导体(例如，组III-V或II-VI)。就一P-型的硅基底301来说，所述的外延沉积层还包括一P-型掺杂物。
参照图4，所述的薄膜迭存储器通过使光致抗蚀层309曝光及显影，及蚀穿该光致抗蚀层309，并向下延伸到氮化层307及氧化层305进行蚀刻，藉此，形成一STI蚀刻掩模窗401。所述的氮化层307及氧化层305采用各种蚀刻技术进行蚀刻，诸如一湿蚀刻技术(例如，在氢氟酸中，诸如包含在一标准缓冲氧化物蚀刻，或者正磷酸之中)或干蚀刻技术(例如，活性离子蚀刻(RIE))。然后蚀刻硅(所述的蚀刻掩模窗401之下的外延层303及基底301)(例如，采用硝酸或氢氟酸，氢氧化钾(KOH)，或氢氧化四甲铵(TMAH))。经蚀刻的硅形成一硅沟501(图5)。在一特定的实施例中，由该外延沉积层303的最高表面测得的硅沟的宽度至少约为2.3μm。
剥除所述的光致抗蚀层309及沉积一氧化物(例如，采用化学气相沉积(CVD)法)，填充满该硅沟501。另外，可以用一未掺杂的硅酸盐玻璃(USG)来填充该硅沟501。剥除所述的氮化层307及氧化层305，然后使该硅沟501填充料弄平(例如，采用化学机械平整法(CMP))，使该硅沟501填充料大体上与外延沉积层303的最高表面成同一平面。一最终STI结构601(图6)与随后植入的或扩散的掺杂区作电隔离。
图6包括一存储晶体管源极掺杂区605，一存储晶体管栅极掺杂区607，一存储晶体管漏极掺杂区609，一N-阱结构611，一选择晶体管漏极掺杂区613以及一选择晶体管源极掺杂区615。所有掺杂区采用本领域技术人员所公知的一些方法形成并且可以是植入的或是扩散的掺杂区。在一特定的实施例中，所述的掺杂区的深度约为0.2微米(μm)。所述的STI结构601使所述的存储晶体管漏极掺杂区609与所述的选择晶体管漏极掺杂区613隔开。
植入具有一种N-型掺杂物(n+)的存储晶体管源极掺杂区605及存储晶体管漏极掺杂区609，而所述的存储晶体管栅极掺杂区607为一种埋式N-型(n+)。以下，参照图7进行讨论，所述的存储晶体管栅极掺杂区607用作形成一耦合电容及一为一隧道二极管窗(TDW)的重掺杂区的底片。一P-型外延沉积层603使NMOS存储晶体管得以形成而不需分开P-阱植入步骤。为了形成选择晶体管所用的PMOS晶体管201(图2.)，一种P-型掺杂物均会用在该选择晶体管漏极掺杂区613及该选择晶体管源极掺杂区615中。在N-阱结构611之内形成两个选择晶体管掺杂区。
图7所示为一完成主要处理步骤后的EEPROM存储单元700的剖视图。该EEPROM存储单元700包括一栅极氧化物701，一NMOS聚硅栅极层702，一金属漏极耦合结构703，一PMOS聚硅栅极层705，一NMOS源极端707，一检测栅极端709，一选择栅极端711，一PMOS位线端713以及一隧道二极管窗(TDW)715。
所述的栅极氧化物701以热方式生长或CVD沉积。在该栅极氧化物生长之后，作出一开口尤其形成TDW715。然后，进行一短暂加热氧化以便使一薄隧道氧化物在该TDW715内再生长。在一特定的实施例中，所述的隧道氧化物的厚度大约为7nm。使所述的金属漏极耦合结构703形成以便使所述的存储晶体管漏极掺杂区609与所述的选择晶体管漏极掺杂区613作电耦合。该金属漏极耦合结构703采用本领域的技术人员所公知的那些方法形成及简要地涉及，例如，沉积一CVD氮化物层(或者，可选择地，其他的电介质)，使为氮化层中接触点通路加花样及蚀刻(每一晶体管的漏极掺杂区309，313上的一个)，在通路的内壁上沉积一氮化钛或钛衬里，以及在该衬里通路内沉积一钨或铜插入件。最后，一铝或铜互连件构成使两通路作电耦合并剥掉该氮化层。所述的聚硅栅极层702，705通常均采用CVD方法沉积。
各种不同的晶体管组件端707，709，711，713可以不必是实际的有形端，但是，本文当作一抽象物，以下更全面地描述为所述的存储单元700编程。本领域的技术人员所知的，金属化步骤(图中未示)将会在随后的方法步骤中提供实际上的连接端。
依照完成图7所示的主要方法步骤之后，再采用本领域的技术人员所公知的那些技术来实施，例如，附加金属化，电子检测以及包装步骤以完成该半导体存储单元装置。
以下，参照表1，表1中所示为图2中存储单元200的示范编程及最后所得到的电压。在位线端205施加约10伏特，在选择栅极施加0伏特以及在检测栅极施加0伏特使一编写操作能够发生。在写操作过程中，在所述的PMOS-NMOS漏极接点端207上的电压为10伏特，这表示在PMOS选择晶体管201两端之间的电压降为0。使源极端209的电压能够浮动。检测栅极端709为0伏特及NMOS聚硅栅极层702相对于存储晶体管栅极掺杂区607的电压为负值。电子自该聚硅栅极层702穿过隧道到存储栅极掺杂区607(即，所述的埋式N+掺杂区)，藉此可降低存储晶体管203的临界电压。
表1
| 写 | 擦除 | 读 | |
| 位线电压 | 10伏特 | 浮动 | 1伏特 |
| 选择栅极电压 | 0伏特 | 0伏特或10伏特 | 0伏特 |
| 在PMOS-NMOS漏极接点端上的结果电压(只作参考) | 10伏特 | 0伏特 | 1伏特 |
| 检测栅极电压 | 0伏特 | 10伏特 | 0伏特 |
| 源极电压 | 浮动 | 0伏特 | 0伏特 |
一项擦除操作是这样实现的，即，使该位线端205能够浮动，将0伏特或10伏特施加到该选择栅极，将0伏特施加于该源极端209以及将10伏特施加到该检测栅极。该NMOS聚硅栅极层702相对于存储源极掺杂区605来说是正极并且形成一通道，其使存储源极605与存储栅极掺杂区607及存储漏极掺杂区609连接。因此，该存储漏极掺杂区609、通道以及源极掺杂区605均为0伏特。在聚硅栅极层702与存储栅极掺杂区607两端之间的电压约为10伏特。电子自该存储栅极掺杂区607穿过隧道到该聚硅栅极层702，藉此提高存储晶体管203的临界电压。
一读操作是这样实现的，即，将1伏特施加到位线端205，将0伏特施加到选择栅极，将0伏特施加到源极端209以及将10伏特施加到检测栅极。如果所述的存储单元200已被擦除，一临界电压(Vt)约为2.3伏特，而流通该存储单元200的电流则可以忽略。
为了容易理解本发明，本文业已讨论了一种低电压EEPROM存储单元的构成方法及装置。然而，本文中所讨论的本发明的层和区域的构成方法及配置可容易地作出变换，以采用其他一些器件类型而仍具有本文中所述的优点。例如，虽然一实施例描绘出一制造一存储单元的PMOS-NMOS结构，但是本领域的技术人员将认识到本发明容易适用于一PMOS-PMOS结构，还体会到低编程电压优于现有技术。
此外，虽然本文已较详细地说明及叙述了方法步骤及技术，但是本领域的技术人员将认为，可以采用其他技术和方法，而这些仍然包括在本权利要求书的范围之内。例如，有几项技术经常用来沈积一薄膜层(例如，化学气相沉积法，等离子体增强化学气相沉积法，外延、原子层沉积法，等等。)。虽然，并非所有技术均适合于本文所述的所有的薄膜型，但是本领域的技术人员将认为，可以采用多种一特定层和/或薄膜型的沉积方法。再者，正如本领域的技术人员所知的那样，掺杂区可植入或者扩散。
Claims (20)
1.一种电子存储单元的制造方法，其特征在于，所述的方法包括以下步骤：
在一半导体基质的最上边形成一第一漏极掺杂区及一第一源极掺杂区，对所述的第一漏极掺杂区及所述的第一源极掺杂区进行掺杂以提供施主部位；
在一半导体基质的最上边形成一第二漏极掺杂区及一第二源极掺杂区，对所述的第二漏极掺杂区及所述的第二源极掺杂区进行掺杂以提供受主部位；
在所述的第一漏极/第一源极掺杂区与所述的第二漏极/第二源极掺杂区之间大体上构成一浅沟隔离区；
使所述的第一漏极掺杂区与所述的第二漏极掺杂区耦合作电连通；
由所述的第二漏极掺杂区及第二源极掺杂区来制造一PMOS晶体管；该PMOS晶体管可在所述的存储单元内当作一选择晶体管，该PMOS晶体管进一步构成为当该PMOS晶体管在激活状态时，在第二源极掺杂区及第二漏极掺杂区之间的电压降基本上为零；
由所述的第一漏极掺杂区及第一源极掺杂区来制造一NMOS晶体管；该NMOS晶体管构成为在所述的存储单元内当作一存储晶体管。
2.如权利要求1所述的电子存储单元的制造方法，其特征在于：所述的方法进一步包括制造一隧道二极管窗，其中该隧道二极管窗的厚度约为7纳米。
3.如权利要求1所述的电子存储单元的制造方法，其特征在于：所述的掺杂区在一外延P-型层中形成，其为所述的半导体基质的最上边。
4.如权利要求1所述的电子存储单元的制造方法，其特征在于：所述的存储晶体管构成用大约10伏特的编程电压来操作。
5.如权利要求1所述的电子存储单元的制造方法，其特征在于：所述的方法进一步包括制造一N-阱，其为所述的选择晶体管的一部份。
6.如权利要求1所述的电子存储单元的制造方法，其特征在于：所述的浅沟隔离区由非掺杂硅酸盐玻璃所构成的。
7.如权利要求1所述的电子存储单元的制造方法，其特征在于：所述的浅沟隔离区由二氧硅所构成的。
8.如权利要求1所述的电子存储单元的制造方法，其特征在于：在所述的半导体基质的最上边内所制成的一N-阱中形成所述的第二漏极掺杂区及第二源极掺杂区。
9.一电子存储单元，其特征在于，所述的存储单元包括：
一第一晶体管，其构成与一位线耦合，在激活状态时，所述的第一晶体管电压降大体上为零并及构成可控制该存储单元的操作；
一第二晶体管，其构成起一存储晶体管作用并与第一晶体管耦合，该第二晶体管进一步构成与一字线耦合，该第二晶体管进一步构成由一大约相等于所述的位线电压的电压来编程。
10.如权利要求9所述的电子存储单元，其特征在于：所述的第一晶体管为一PMOSFET。
11.如权利要求9所述的电子存储单元，其特征在于：所述的第二晶体管为一NMOSFET。
12.如权利要求9所述的电子存储单元，其特征在于：所述的第二晶体管并没有P-阱。
13.如权利要求9所述的电子存储单元，其特征在于：在所述的位线的电压约为10伏特或小于10伏特。
14.如权利要求9所述的电子存储单元，其特征在于：在所述的位线的电压为小于12伏特。
15.如权利要求9所述的电子存储单元，其特征在于：制成的所述的存储单元不具有临界电压掺杂区。
16.一种电子存储单元的制造方法，其特征在于，所述的方法包括以下步骤：
在一半导体基质的最上边沉积一P-型外延层；
在所述的外延层中形成一第一漏极掺杂区及一第一源极掺杂区，对所述的第一漏极掺杂区及所述的第一源极掺杂区进行掺杂以提供施主部位；
在所述的外延层中形成一第二漏极掺杂区及一第二源极掺杂区，对所述的第二漏极掺杂区及所述的第二源极掺杂区进行掺杂以提供受主部位；
在所述的外延层中形成一掺杂阱，以受主部位对所述的阱进行掺杂并大到足以包围该第二漏极掺杂区及该第二源极掺杂区；
在所述的第一漏极/第一源极掺杂区与所述的第二漏极/第二源极掺杂区之间大体上构成一浅沟隔离区；
使所述的第一漏极掺杂区与所述的第二漏极掺杂区耦合作电连通；
由所述的第二漏极掺杂区及第二源极掺杂区来制造一PMOS晶体管；该PMOS晶体管可在所述的存储单元内当作一选择晶体管，该PMOS晶体管进一步构成为当该PMOS晶体管在激活状态时，在第二源极掺杂区及第二漏极掺杂区之间的电压降基本上为零；
由所述的第一漏极掺杂区及第一源极掺杂区来制造一NMOS晶体管；该NMOS晶体管构成在所述的存储单元内当作一存储晶体管，该存储晶体管构成用大约10伏特的编程电压来操作。
17.如权利要求16所述的电子存储单元的制造方法，其特征在于：所述的浅沟隔离区由非掺杂硅酸盐玻璃所构成的。
18.如权利要求16所述的电子存储单元的制造方法，其特征在于：所述的浅沟隔离区由二氧化硅所构成的。
19.如权利要求16所述的电子存储单元的制造方法，其特征在于：制成的所述的存储单元不具有临界电压掺杂区。
20.一种电子可编程存储单元的写入方法，其特征在于，所述的方法包括以下的步骤：
施加约10伏特到一选择晶体管的源极；
施加0伏特到所述选择晶体管的栅极；
施加0伏特到一存储晶体管的栅极；以及
使一存储晶体管的源极端能够浮动。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/848,763 US7144775B2 (en) | 2004-05-18 | 2004-05-18 | Low-voltage single-layer polysilicon eeprom memory cell |
| US10/848,763 | 2004-05-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1977358A true CN1977358A (zh) | 2007-06-06 |
| CN100511577C CN100511577C (zh) | 2009-07-08 |
Family
ID=35374396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005800212786A Expired - Fee Related CN100511577C (zh) | 2004-05-18 | 2005-05-10 | 低电压单层多晶硅电可擦编程只读存储器(eeprom)存储单元 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US7144775B2 (zh) |
| EP (1) | EP1747582A2 (zh) |
| CN (1) | CN100511577C (zh) |
| TW (1) | TW200614428A (zh) |
| WO (1) | WO2005117102A2 (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102315249A (zh) * | 2011-10-15 | 2012-01-11 | 中国电子科技集团公司第五十八研究所 | 薄外延片上抗辐射eeprom芯片的抗esd器件结构 |
| WO2013044679A1 (zh) * | 2011-09-28 | 2013-04-04 | 无锡华润上华科技有限公司 | 只读存储器及其制作方法 |
| CN109427775A (zh) * | 2017-08-31 | 2019-03-05 | 台湾积体电路制造股份有限公司 | 集成电路及其形成方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7091075B2 (en) * | 2004-07-09 | 2006-08-15 | Atmel Corporation | Fabrication of an EEPROM cell with SiGe source/drain regions |
| JP5059437B2 (ja) * | 2007-02-06 | 2012-10-24 | 株式会社Ｇｅｎｕｓｉｏｎ | 不揮発性半導体記憶装置 |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US8125815B2 (en) * | 2008-12-18 | 2012-02-28 | Lsi Corporation | Transistor bit cell ROM architecture |
| US7919368B2 (en) * | 2009-05-29 | 2011-04-05 | Texas Instruments Incorporated | Area-efficient electrically erasable programmable memory cell |
| US9391161B2 (en) * | 2013-06-26 | 2016-07-12 | Laurence H. Cooke | Manufacture of a tunnel diode memory |
| KR102359372B1 (ko) * | 2016-02-17 | 2022-02-09 | 에스케이하이닉스 주식회사 | 싱글-폴리 불휘발성 메모리 셀 |
| CN108666315B (zh) * | 2017-03-31 | 2021-06-11 | 上海格易电子有限公司 | 一种闪存及其制造方法 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4417325A (en) * | 1981-07-13 | 1983-11-22 | Eliyahou Harari | Highly scaleable dynamic ram cell with self-signal amplification |
| US4562639A (en) * | 1982-03-23 | 1986-01-07 | Texas Instruments Incorporated | Process for making avalanche fuse element with isolated emitter |
| US5248624A (en) * | 1991-08-23 | 1993-09-28 | Exar Corporation | Method of making isolated vertical pnp transistor in a complementary bicmos process with eeprom memory |
| JP3361922B2 (ja) * | 1994-09-13 | 2003-01-07 | 株式会社東芝 | 半導体装置 |
| US5600593A (en) | 1994-12-06 | 1997-02-04 | National Semiconductor Corporation | Apparatus and method for reducing erased threshold voltage distribution in flash memory arrays |
| US5904524A (en) * | 1996-08-08 | 1999-05-18 | Altera Corporation | Method of making scalable tunnel oxide window with no isolation edges |
| US6252799B1 (en) * | 1997-04-11 | 2001-06-26 | Programmable Silicon Solutions | Device with embedded flash and EEPROM memories |
| US6022770A (en) * | 1998-03-24 | 2000-02-08 | International Business Machines Corporation | NVRAM utilizing high voltage TFT device and method for making the same |
| JP2000077532A (ja) * | 1998-09-03 | 2000-03-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| DE19926500C2 (de) * | 1999-06-10 | 2001-09-20 | Infineon Technologies Ag | Nichtflüchtige Halbleiter-Speicherzelle mit einer eine hohe relative Dielektrizitätskonstante aufweisenden dielektrischen Schicht und Verfahren zu deren Herstellung |
| TW475267B (en) * | 1999-07-13 | 2002-02-01 | Toshiba Corp | Semiconductor memory |
| JP3539483B2 (ja) * | 1999-09-28 | 2004-07-07 | シャープ株式会社 | 半導体装置の製造方法 |
| JP4157269B2 (ja) * | 2000-06-09 | 2008-10-01 | 株式会社東芝 | 半導体記憶装置 |
| US6313487B1 (en) * | 2000-06-15 | 2001-11-06 | Board Of Regents, The University Of Texas System | Vertical channel floating gate transistor having silicon germanium channel layer |
| JP3607575B2 (ja) | 2000-06-16 | 2005-01-05 | 沖電気工業株式会社 | 書込可能な読出専用メモリ |
| US6600188B1 (en) * | 2001-06-25 | 2003-07-29 | Lattice Semiconductor Corporation | EEPROM with a neutralized doping at tunnel window edge |
| US6664589B2 (en) * | 2001-08-30 | 2003-12-16 | Micron Technology, Inc. | Technique to control tunneling currents in DRAM capacitors, cells, and devices |
| DE10214898B4 (de) * | 2002-04-04 | 2009-02-05 | Infineon Technologies Ag | Speicherschaltung |
| US6888739B2 (en) * | 2002-06-21 | 2005-05-03 | Micron Technology Inc. | Nanocrystal write once read only memory for archival storage |
| TWI282092B (en) * | 2002-06-28 | 2007-06-01 | Brilliance Semiconductor Inc | Nonvolatile static random access memory cell |
| US7064978B2 (en) * | 2002-07-05 | 2006-06-20 | Aplus Flash Technology, Inc. | Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout |
| US6630377B1 (en) * | 2002-09-18 | 2003-10-07 | Chartered Semiconductor Manufacturing Ltd. | Method for making high-gain vertical bipolar junction transistor structures compatible with CMOS process |
| US6819620B2 (en) * | 2003-01-23 | 2004-11-16 | Ememory Technology Inc. | Power supply device with reduced power consumption |
| US6794254B1 (en) * | 2003-05-15 | 2004-09-21 | Taiwan Semiconductor Manufacturing Company | Embedded dual-port DRAM process |
| US7046572B2 (en) * | 2003-06-16 | 2006-05-16 | International Business Machines Corporation | Low power manager for standby operation of memory system |
| US7091075B2 (en) * | 2004-07-09 | 2006-08-15 | Atmel Corporation | Fabrication of an EEPROM cell with SiGe source/drain regions |
| US6875648B1 (en) * | 2004-07-09 | 2005-04-05 | Atmel Corporation | Fabrication of an EEPROM cell with emitter-polysilicon source/drain regions |
-
2004
- 2004-05-18 US US10/848,763 patent/US7144775B2/en active Active
-
2005
- 2005-05-10 EP EP05749795A patent/EP1747582A2/en not_active Withdrawn
- 2005-05-10 CN CNB2005800212786A patent/CN100511577C/zh not_active Expired - Fee Related
- 2005-05-10 WO PCT/US2005/016267 patent/WO2005117102A2/en active Application Filing
- 2005-05-16 TW TW094115761A patent/TW200614428A/zh unknown
-
2006
- 2006-04-13 US US11/548,512 patent/US20070087550A1/en not_active Abandoned
- 2006-10-11 US US11/548,444 patent/US7408812B2/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013044679A1 (zh) * | 2011-09-28 | 2013-04-04 | 无锡华润上华科技有限公司 | 只读存储器及其制作方法 |
| US9368505B2 (en) | 2011-09-28 | 2016-06-14 | Csmc Technologies Fab2 Co., Ltd. | Read-only memory and its manufacturing method |
| CN102315249A (zh) * | 2011-10-15 | 2012-01-11 | 中国电子科技集团公司第五十八研究所 | 薄外延片上抗辐射eeprom芯片的抗esd器件结构 |
| CN109427775A (zh) * | 2017-08-31 | 2019-03-05 | 台湾积体电路制造股份有限公司 | 集成电路及其形成方法 |
| CN109427775B (zh) * | 2017-08-31 | 2021-04-27 | 台湾积体电路制造股份有限公司 | 集成电路及其形成方法 |
| US11004855B2 (en) | 2017-08-31 | 2021-05-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Buried metal track and methods forming same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050258492A1 (en) | 2005-11-24 |
| US7408812B2 (en) | 2008-08-05 |
| CN100511577C (zh) | 2009-07-08 |
| US7144775B2 (en) | 2006-12-05 |
| EP1747582A2 (en) | 2007-01-31 |
| WO2005117102A2 (en) | 2005-12-08 |
| US20070133301A1 (en) | 2007-06-14 |
| WO2005117102A3 (en) | 2006-10-12 |
| US20070087550A1 (en) | 2007-04-19 |
| TW200614428A (en) | 2006-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100511577C (zh) | 低电压单层多晶硅电可擦编程只读存储器(eeprom)存储单元 | |
| US6064105A (en) | Data retention of EEPROM cell with shallow trench isolation using thicker liner oxide | |
| US7790516B2 (en) | Method of manufacturing at least one semiconductor component and memory cells | |
| US6351017B1 (en) | High voltage transistor with modified field implant mask | |
| US7795100B2 (en) | Semiconductor device and its manufacturing method | |
| US6159795A (en) | Low voltage junction and high voltage junction optimization for flash memory | |
| KR20010074775A (ko) | 플래시 ｅｅｐｒｏｍ 메모리 셀 및 그 제조 방법 | |
| US20180277664A1 (en) | Method for forming flash memory unit | |
| WO2000035005A1 (en) | Semiconductor process flow for nand flash memory products | |
| CN101002316A (zh) | 具有发射极多晶硅源/漏区的eeprom单元的制造 | |
| US6800891B2 (en) | Self-aligned source pocket for flash memory cells | |
| TWI642167B (zh) | Ｓｏｉ記憶體裝置 | |
| US20120020157A1 (en) | Novel high-temperature non-volatile memory design | |
| US6087696A (en) | Stacked tunneling dielectric technology for improving data retention of EEPROM cell | |
| US6177322B1 (en) | High voltage transistor with high gated diode breakdown voltage | |
| US6972229B2 (en) | Method of manufacturing self-aligned non-volatile memory device | |
| JP4077177B2 (ja) | 半導体メモリの製造方法 | |
| US20050189580A1 (en) | Method of forming a low voltage gate oxide layer and tunnel oxide layer in an EEPROM cell | |
| US20040180501A1 (en) | Method of forming an embedded ROM | |
| US7888272B2 (en) | Methods for manufacturing memory and logic devices using the same process without the need for additional masks | |
| US6369433B1 (en) | High voltage transistor with low body effect and low leakage | |
| KR100460271B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| KR100291891B1 (ko) | Cmos호환가능한eprom디바이스및그의제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090708 Termination date: 20110510 |