KR100460271B1 - 반도체 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 공통 소오스 상의 플로우팅 게이트를 연결시켜 식각 공정시에 실리콘의 손실을 막아 소오스 저항의 증가를 막을 수 있도록한 반도체 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판에 선택적으로 n형 웰 이온 주입 공정을 하고 해당 영역에 표면 산화층을 형성하는 단계;p형 웰 이온 주입 공정을 진행하고 표면 산화층을 제거하고 드라이브인 공정으로 n형 웰 영역과 제 1,2 p형 웰 영역을 형성하는 단계;상기 제 2 p형 웰 영역상에 플로우팅 게이트 1차 패터닝 공정을 진행하는 단계;1차 패터닝된 플로우팅 게이트상에 ONO층을 형성하는 단계;셀 트랜지스터 이외의 다른 트랜지스터 형성 영역에 VT 이온 주입 공정을 진행하고 전면에 도우프드 폴리 실리콘층을 형성하는 단계;상기 도우프드 폴리 실리콘층 및 1차 패터닝된 플로우팅 게이트를 선택적으로 식각하고 소오스/드레인 이온 주입 공정을 진행하여 셀 트랜지스터를 형성하는 단계;다른 트랜지스터 형성 영역의 도우프드 폴리 실리콘층을 선택적으로 식각하여 게이트들을 형성하는 단계를 포함한다.
Description
본 발명은 비휘발성 메모리 소자에 관한 것으로, 구체적으로 공통 소오스상의 플로우팅 게이트를 연결시켜 식각 공정시에 실리콘의 손실을 막아 소오스 저항의 증가를 막을 수 있도록한 반도체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 기억 소자 중에서 EPROM(Erasable Programmable ROM)은 구조상 플로팅(floating) 게이트와 콘트롤(control) 게이트를 갖는 것에 특징이 있으며, 이들 게이트들은 불순물 원소로서 인등이 도핑(doping)된 폴리 실리콘막으로 형성된다.
한편, 상기 플로팅 게이트는 게이트 산화막에 의해서 기판 영역과 분리되고 기판 영역은 채널을 형성하는 소오스와 드레인을 포함하고 있다.
그리고 플로팅 게이트와 콘트롤 게이트는 절연층, 예를 들면 산화막과 같은 절연물질로 분리되어 있다.
상기와 같은 EPROM이 동작하는 주요 원리는 게이트 전극과 드레인에 정의 고전압을 인가하여 드레인 부근에서 발생하는 고에너지를 가진 전자를 게이트 산화막의 포텐셜 웰을 넘게 하여 플로팅 게이트에 주입시켜 이렇게 해서 플로팅 게이트전극에 주입된 전자의 전하량에 의하여 셀 트랜지스터의 드레시 홀드 값이 변화하여 프로그램 된다.
그리고 게이트 산화막의 포텐셜 웰 이상의 에너지를 가진 자외선을 셀에 조사하면 플로팅 게이트에 축적된 전자는 다시 기판으로 돌아가 프로그램 소거되는 동작원리를 갖는다.
한편, EPROM 셀의 동작에 있어서, 커플링 비(coupling ratio)는 중요한 요소로 작용한다.
보통 IPO(Inter Poly Oxide)로서는 산화막이나 ONO(Oxide Nitride Oxide)막을 사용한다. 상기 ONO막을 IPO막으로 사용하는 경우는 산화막만으로 IPO막으로 사용하는 경우보다 캐패시턴스(capacitance) 측면에서 잇점이 있다.
도 1a내지 도 1c는 종래 기술의 비휘발성 메모리의 레이 아웃 구성 및 결함 발생 영역을 나타낸 SEM 사진이다.
그리고 도 2a와 도 2b는 소오스 저항에 따른 셀 프로그램 특성 그래프이다.
도 1b의 (가) 부분이 EPROM 셀의 플로팅 게이트 형성을 위한 식각 공정 적용시 과도 식각으로 인해 Si 노출이 발생된 지점이고 (가)부분을 확대한 것이 도 1c이다.
또한 접합 영역에서도 S/D 이온 주입이 되지 않아 셀간 서로 단절된 모습으로 SEM 사진에 보여 주고 있다.
이 경우 일반적인 소오스로 GND로 묶이게 되나 GND와 멀리 있는 셀의 경우 I.R 드롭이 크게 발생하여 도 2b에서와 같이 셀 프로그램 스피드를 떨어 뜨리는 요인으로 작용하게 된다.
그러나 이와 같은 종래 기술의 반도체 메모리 소자의 제조 공정은 다음과 같은 문제점이 있다.
종래 기술에서는 EPROM 셀의 플로팅 게이트 형성을 위한 식각 공정 적용시 과도 식각으로 인해 Si 노출이 발생된다.
이는 소오스 저항의 증가를 가져와 셀 프로그램 스피드를 저하시킨다.
또한, 종래 기술에서는 비트 페일(bit fail) 발생되고 이로 인한 데이터 유지 페일(data retention fail)로 인한 소자의 신뢰성 저하 문제가 있다.
본 발명은 이와 같은 종래 기술의 반도체 메모리 소자의 문제를 해결하기 위하여 안출한 것으로, 비휘발성 메모리 소자의 공통 소오스상의 플로우팅 게이트를 연결시켜 식각 공정시에 실리콘의 손실을 막아 소오스 저항의 증가를 막을 수 있도록한 반도체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1c는 종래 기술의 비휘발성 메모리의 레이 아웃 구성 및 결함 발생 영역을 나타낸 SEM 사진
도 2a와 도 2b는 소오스 저항에 따른 셀 프로그램 특성 그래프
도 3a내지 도 3b는 본 발명에 따른 비휘발성 메모리의 레이 아웃 구성 및 회로 구성도
도 4a내지 도 4m은 본 발명에 따른 비휘발성 메모리 소자의 공정 단면도
- 도면의 주요 부분에 대한 부호의 설명 -
41. 반도체 기판 42. 초기 산화막
43.46. 나이트라이드층
44.51.54.56.59. 제 1,2,3,4,5 포토레지스트 패턴
45. 표면 산화층 47. n형 웰 영역
48.49. 제 1,2 p형 웰 영역 50. 소자 격리층
52. 플로우팅 게이트 53. ONO층
55. 도우프드 폴리 실리콘층 57. 셀 트랜지스터
58. 소오스/드레인 영역
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판에 선택적으로 n형 웰 이온 주입 공정을 하고 해당 영역에 표면 산화층을 형성하는 단계;p형 웰 이온 주입 공정을 진행하고 표면 산화층을 제거하고 드라이브인 공정으로 n형 웰 영역과 제 1,2 p형 웰 영역을 형성하는 단계;상기제 2 p형 웰 영역상에 플로우팅 게이트 1차 패터닝 공정을 진행하는 단계;1차 패터닝된 플로우팅 게이트상에 ONO층을 형성하는 단계;셀 트랜지스터 이외의 다른 트랜지스터 형성 영역에 VT 이온 주입 공정을 진행하고 전면에 도우프드 폴리 실리콘층을 형성하는 단계;상기 도우프드 폴리 실리콘층 및 1차 패터닝된 플로우팅 게이트를 선택적으로 식각하고 소오스/드레인 이온 주입 공정을 진행하여 셀 트랜지스터를 형성하는 단계;다른 트랜지스터 형성 영역의 도우프드 폴리 실리콘층을 선택적으로 식각하여 게이트들을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 소자의 제조 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a와 도 3b는 본 발명에 따른 비휘발성 메모리의 레이 아웃 구성 및 회로 구성도이고, 도 4a내지 도 4m은 본 발명에 따른 비휘발성 메모리 소자의 공정 단면도이다.
본 발명은 도 3a와 도 3b의 구성에서와 같이 본 발명은 비휘발성 메모리 소자인 EPROM의 전형적인 구조로 NOR 셀 구조를 갖는다.
그리고 개선된 레이아웃에서는 정션 dip 에서도 보이듯이 S/D 이온 주입이 균일하게 주입되어 셀간 서로 연결된 모습을 도 3c의 SEM 사진에서 보여 주고 있다.
이 경우 I.R 드롭이 크게 개선되어 셀 프로그램 스피드를 떨어뜨리는 요인을 크게 개선할 수 있다.
워드 라인은 TR의 게이트를 on/off 하는 기능을 하고 비트 라인은 데이터를 리드하여 출력단으로 보내는 역할을 한다.
상기 레이 아웃에서 셀의 그라운드는 Tr6,Tr5,Tr3,Tr4를 공통(common)으로 사용하도록 설계되어 있다.
이때 데이터 출력이 8비트이냐 16비트에 따라 공통 접지(commom GND)로 사용되는 액티브 영역의 저항이 크면 클수록 칩의 쓰기(writing) 스피드를 저하시키는 악영향을 미치게 된다.
본 발명의 플로팅 게이트 영역(빗금부분)은 FG 에치 후에 남게 되는 패턴으로 Tr5와 Tr6 사이의 액티브 영역 위에 남게되는데, 이와 같이 FG를 인접 셀과 연결하여 드로잉하므로써 FG 식각 공정에서 과도 식각되는 것을 막을 수 있다.
이와 같은 본 발명에 따른 비휘발성 메모리 소자의 제조 공정은 먼저, 도 4a에서와 같이, 반도체 기판(41)의 표면에 형성된 초기 산화막(42)상에 나이트라이드층(43)을 형성한다.
그리고 포토레지스트를 도포하고 선택적으로 패터닝하여 n형 웰 형성 영역이 오픈되는 제 1 포토레지스트 패턴(44)을 형성하고 n형 불순물 이온을 주입하고 표면 산화 공정을 실시하여 표면 산화층(45)을 형성한다.
이어, 도 4b에서와 같이, 전면에 p형 불순물 이온을 주입하고 표면 산화층(45),나이트라이드층(43)을 제거하고 드라이브 인 확산 공정으로 도 4c에서와 같이 n형 웰 영역(47)을 형성하고, 제 1,2 p형 웰 영역(48)(49)을 형성한다.
그리고 LOCOS 포토 공정으로 소자 격리 영역이 오픈되는 나이트라이드패턴(46)을 형성하고 필드 산화 공정을 진행하여 소자 격리층(50)을 형성한다.
이어, 도 4d에서와 같이, 나이트라이드 패턴(46)을 제거하고 선택적으로 오픈 영역을 갖는 제 2 포토레지스트 패턴(51)을 형성하고 NE 이온 주입 공정을 진행한다.
그리고 도 4e에서와 같이, 게이트 산화막을 형성하고 도우프드 폴리 실리콘층을 형성하고 포토리소그래피 공정으로 선택적으로 패터닝하여 플로우팅 게이트(52)를 형성한다.
이어, 도 4f에서와 같이, 플로우팅 게이트(52)의 표면을 산화시켜 산화막을 형성하고, ONO층(53)을 형성한다.
ONO층(53)은 나이트라이드 증착에 의해 50 ~ 70Å 두께의 나이트라이드층을 형성하고 나이트라이드의 산화 공정으로 100 ~ 200Å 두께의 산화막을 형성하고, 100 ~ 120Å의 나이트라이드를 증착하여 적층 형성한다.
그리고 도 4g에서와 같이, NMOS 트랜지스터 문턱 전압 조절 이온을 블랭크 공정으로 주입한다.
이어, 도 4h에서와 같이, 제 1,2 p형 웰 영역(48)(49)상에 제 3 포토레지스트 패턴(54)을 형성하고 NVT 이온 주입 공정을 진행한다.
그리고 100 ~ 120Å 두께의 산화막이 형성되도록 산화 공정을 진행한다.
이어, 도 4i에서와 같이, 전면에 도우프드 폴리 실리콘층(55)을 형성하고 도 4j에서와 같이, 제 4 포토레지스트 패턴(56)를 형성하고 EPG 식각 공정으로 EPROM 셀 트랜지스터(57)를 형성한다.
그리고 도 4k에서와 같이, MD 이온 주입 공정을 75As,40KeV,1.0E14 ~ 2E14atoms/cm2의 조건으로 진행하여 셀 트랜지스터의 소오스/드레인 영역(58)을 형성한다.
이어, EPROM 셀 트랜지스터(57)가 블록킹되고 다른 영역에서 게이트 패터닝을 위한 도록 제 5 포토레지스트 패턴(59)을 형성하고 도우프드 폴리 실리콘층(55)을 선택적으로 패터닝하여 게이트들을 형성하고 도 4m에서와 같이 100 ~ 120Å 두께의 산화막이 형성되도록 산화 공정을 진행한다.
본 발명은 비휘발성 메모리로 주로 사용되는 EPROM에 관한 것으로서 전기적으로 쓰고 지울수도 있는 동일 구조의 플레쉬 메모리에도 적용할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
이상에서 설명한 본 발명에 따른 반도체 메모리 소자의 제조 방법은 다음과 같은 효과가 있다.
플로팅 게이트 영역은 FG 에치 후에 남게되는 패턴 FG를 인접 셀과 연결하여 드로잉 함으로써 FG 에치 후 과도 식각 부분을 막을 수 있다.
이는 일반적인 소오스의 저항의 증가를 억제하게 되어 셀 프로그램시 EPROM 셀의 콘트롤 게이트와 드레인 게이트간의 전위차를 유지하게 되어 빠른 셀 프로그램을 할 수 있으므로 테스트 프로그램 타임을 획기적으로 줄일 수 있고, 이에 따른 비용도 절감할 수 있다.
또한, GND단에서 가장 멀리 떨어져 있는 셀의 비트 페일 불량을 줄일 수 있다.
Claims (5)
- 반도체 기판에 선택적으로 n형 웰 이온 주입 공정을 하고 해당 영역에 표면 산화층을 형성하는 단계;p형 웰 이온 주입 공정을 진행하고 표면 산화층을 제거하고 드라이브인 공정으로 n형 웰 영역과 제 1,2 p형 웰 영역을 형성하는 단계;상기 제 2 p형 웰 영역상에 플로우팅 게이트 1차 패터닝 공정을 진행하는 단계;1차 패터닝된 플로우팅 게이트상에 ONO층을 형성하는 단계;셀 트랜지스터 이외의 다른 트랜지스터 형성 영역에 VT 이온 주입 공정을 진행하고 전면에 도우프드 폴리 실리콘층을 형성하는 단계;상기 도우프드 폴리 실리콘층 및 1차 패터닝된 플로우팅 게이트를 선택적으로 식각하고 소오스/드레인 이온 주입 공정을 진행하여 셀 트랜지스터를 형성하는단계;다른 트랜지스터 형성 영역의 도우프드 폴리 실리콘층을 선택적으로 식각하여 게이트들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서, ONO층을 나이트라이드 증착에 의해 50 ~ 70Å 두께의 나이트라이드층을 형성하고 나이트라이드의 산화 공정으로 100 ~ 200Å 두께의 산화막을 형성하고, 100 ~ 120Å의 나이트라이드를 증착하여 적층 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 다른 트랜지스터 형성 영역의 도우프드 폴리 실리콘층을 선택적으로 식각하는 공정시에 셀 트랜지스터는 포토레지스트 패턴에 의해 블록킹되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 셀 트랜지스터의 소오스/드레인을 형성하기 위한 이온 주입 공정을 75As,40KeV,1.0E14 ~ 2E14atoms/cm2의 조건으로 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 표면 산화층이 제거되는 것에 의해 n형 웰 영역의 기판 표면 높이가 다른 영역보다 낮아지는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| N231 | Notification of change of applicant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |