CN112103338A - 具有掩埋栅极结构的半导体器件及其制造方法 - Google Patents

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金东洙
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SK Hynix Inc
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Abstract

公开了一种用于改善栅极感应漏极泄漏的半导体器件及其制造方法，该半导体器件包括：衬底；第一掺杂区和第二掺杂区，二者被形成为被衬底中的沟槽彼此间隔开；在沟槽之上的第一栅极电介质层；在第一栅极电介质层之上的下栅极；在下栅极之上且宽度小于下栅极的上栅极；以及位于上栅极与第一栅极电介质层之间的第二栅极电介质层。

Description

具有掩埋栅极结构的半导体器件及其制造方法
相关申请的交叉引用
本申请要求2019年6月17日提交的申请号为10-2019-0071525的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
示例性实施例涉及一种半导体器件，尤其涉及具有掩埋栅极结构的半导体器件及其制造方法。
背景技术
通常，金属栅电极可以应用于高性能晶体管。特别地，掩埋栅极型晶体管需要控制阈值电压以用于高性能操作。另外，栅极感应漏极泄漏(GIDL)特性极大地影响了掩埋栅极型晶体管的性能。
发明内容
本发明的示例性实施例针对一种半导体器件及其制造方法，所述半导体器件包括减少栅极感应漏极泄漏(GIDL)的新颖的晶体管结构。
根据本发明的实施例，一种半导体器件可以包括：衬底；第一掺杂区和第二掺杂区，二者被形成为被衬底中的沟槽彼此间隔开；在沟槽之上的第一栅极电介质层；在第一栅极电介质层之上的下栅极；在下栅极之上并且其宽度小于下栅极的上栅极；以及在上栅极与第一栅极电介质层之间的第二栅极电介质层。
根据本发明的实施例，一种用于制造半导体器件的方法可以包括：在衬底中形成沟槽；在沟槽之上形成第一栅极电介质层；在第一栅极电介质层之上形成下栅极；形成覆盖第一栅极电介质层的第二栅极电介质层；以及在第二栅极电介质层和下栅极之上形成上栅极。
通过以下结合附图的详细描述，本发明的这些以及其他特征和优点对于本发明领域的技术人员将变得显而易见。
附图说明
图1是示出根据本发明实施例的半导体器件的平面图。
图2A是示出沿图1所示的A-A’线截取的半导体器件的截面图。
图2B是示出沿图1所示的B-B’线截取的半导体器件的截面图。
图3是示出根据本发明实施例的半导体器件的截面图。
图4A至图4J是示出根据本发明实施例的形成半导体器件的方法的截面图。
图5是示出根据比较示例的由于氟引起的栅极电介质层的损坏的截面图。
图6A至图6D是示出用于形成半导体器件的另一方法的截面图。
图7A至图7D是示出用于形成半导体器件的又一方法的截面图。
图8A至图8D是示出用于形成半导体器件的又一方法的截面图。
图9是示出存储单元的截面图。
具体实施方式
本文所述的示例性实施例将参考作为本发明的理想示意图的截面图、平面图和框图来描述。因此，可以根据制造技术和/或公差来修改附图的结构。本发明的实施例不限于附图中所示的特定结构，而是可以包括根据制造工艺可以产生的结构的任何改变。因此，附图中示出的区域和区域的形状旨在示出所述元件的区域的特定结构，而不旨在限制本发明的范围。
在下文中，在本实施例中，阈值电压Vt取决于平带电压VFB。平带电压VFB取决于功函数。可以通过各种方法来设计功函数。例如，可以通过栅电极的材料、栅电极与沟道之间的材料等来调整功函数。通过增大或减小功函数，可以使平带电压移位。高功函数可以使平带电压沿正方向移位，而低功函数可以使平带电压沿负方向移位。如上所述，可以通过使平带电压移位来调整阈值电压。在实施例中，即使沟道浓度减小或忽略沟道掺杂，也可以通过使平带电压移位来调整阈值电压。特别地，可以通过低功函数材料或偶极子来降低平带电压，从而改善栅极感应漏极泄漏(GIDL)。
在下文中，在本实施例中，掩埋栅极结构可以位于沟槽中。掩埋栅极结构可以包括栅极电介质层和栅电极。栅极电介质层可以覆盖沟槽的表面，并且栅电极可以部分地填充栅极电介质层上的沟槽。因此，栅电极可以被称为“掩埋栅电极”。栅电极可以包括下掩埋部分LB和上掩埋部分UB。下掩埋部分LB可以填充沟槽的下部，并且上掩埋部分UB可以填充沟槽的在下掩埋部分LB上的上部。这样，栅电极可以是双栅电极，其具有位于下掩埋部分LB上的上掩埋部分UB。下掩埋部分LB可以与沟道重叠，并且上掩埋部分UB可以与第一掺杂区和第二掺杂区(即，源极/漏极区)重叠。
图1是示出根据本发明实施例的半导体器件100的平面图。图2A是示出沿着图1所示的A-A’线截取的半导体器件100的截面图。图2B是示出沿着图1所示的B-B’线截取的半导体器件100的截面图。
参考图1至图2B，半导体器件100可以包括掩埋栅极结构100G、第一掺杂区113和第二掺杂区114。可以在衬底101中形成隔离层102和有源区104。第一掺杂区113和第二掺杂区114可以形成在有源区104中。沟槽105可以形成为穿过有源区104和隔离层102。掩埋栅极结构100G可以形成在沟槽105中。沟道CH可以形成在掩埋栅极结构100G旁的第一掺杂区113与第二掺杂区114之间。可以沿着沟槽105的轮廓来限定沟道CH。半导体器件100可以是存储单元的一部分。例如，半导体器件100可以是DRAM的单元晶体管。
半导体器件100可以包括：衬底101；第一掺杂区113和第二掺杂区114，形成为被衬底101中的沟槽105彼此间隔开；第一栅极电介质层106L，共形地形成在沟槽105内以覆盖沟槽105的底部和侧壁表面；下掩埋部分LB，形成在第一栅极电介质层106L上以填充沟槽105的未被第一栅极电介质层106L填充的下部；上掩埋部分UB，其宽度小于下掩埋部分LB并且可以形成在下掩埋部分LB上；以及第二栅极电介质层106U，其形成在上掩埋部分UB与第一栅极电介质层106L之间。第一栅极电介质层106L可以包括延伸部分106E，并且第二栅极电介质层106U可以位于上掩埋部分UB与第一栅极电介质层106L的延伸部分106E之间。第二栅极电介质层106U可以共形地形成在第一栅极电介质层106L上并且可以延伸以覆盖未被下掩埋部分LB覆盖的沟槽105的侧壁表面的整个范围。上掩埋部分UB可以形成在第二栅极电介质层106U上以填充保留在沟槽105内的开放空间，但是上掩埋部分UB可以具有位置比衬底101的顶表面低的顶表面。第一栅极电介质层106L和第二栅极电介质层106U的顶表面可以与衬底101的顶表面处于同一水平。沟槽105的未被上掩埋部分UB填充的空间可以被覆盖层112填充。
半导体器件100可以形成在衬底101上。衬底101可以是适合于半导体工艺的任何材料。衬底101可以包括半导体衬底。衬底101可以由含硅材料形成。衬底101可以包括硅、单晶硅、多晶硅、非晶硅、锗硅、单晶锗硅、多晶锗硅、碳掺杂的硅，它们的组合或它们的多层。衬底101可以包括另一半导体材料，例如锗。衬底101可以包括III/V族半导体衬底，例如，诸如砷化镓(GaAs)之类的化合物半导体衬底。衬底101可以包括绝缘体上硅(SOI)衬底。
可以在衬底101中形成隔离层102和有源区104。有源区104可以由隔离层102限定。隔离层102可以是由沟槽蚀刻形成的浅沟槽隔离(STI)区域。可以通过用电介质材料填充浅沟槽(例如，隔离沟槽103)来形成隔离层102。隔离层102可以包括硅氧化物、硅氮化物或它们的组合。
沟槽105是可以在其中形成掩埋栅极结构100G的空间。沟槽105也可以被称为“栅极沟槽”。沟槽105可以形成在衬底101中。参考图1，沟槽105可以具有沿任一方向延伸的线形。沟槽105可以具有与有源区104和隔离层102交叉的线形。沟槽105可以具有比隔离沟槽103浅的深度。如图1至图2B的实施例所示，沟槽105的底部可以是平坦的，然而，在一些实施例中，沟槽105的底部可以是弯曲的。在一些实施例中，沟槽105的下部可以具有曲率。
可以在有源区104中形成第一掺杂区113和第二掺杂区114。第一掺杂区113和第二掺杂区114是掺杂有导电掺杂剂的区域。例如，导电掺杂剂可以包括磷(P)、砷(As)、锑(Sb)或硼(B)中的至少一种。第一掺杂区113和第二掺杂区114可以掺杂有相同导电类型的掺杂剂。第一掺杂区113和第二掺杂区114可以掺杂有相同的导电掺杂剂。第一掺杂区113和第二掺杂区114可以位于沟槽105两侧的有源区104中。第一掺杂区113和第二掺杂区114的底表面可以位于距有源区104的顶表面预定深度处。第一掺杂区113和第二掺杂区114可以接触沟槽105的侧壁表面。第一掺杂区113和第二掺杂区114的底表面可以高于沟槽105的底表面。第一掺杂区113可以被称为“第一源极/漏极区”，第二掺杂区114可以被称为“第二源极/漏极区”。
沟槽105可以包括第一沟槽T1和第二沟槽T2。第一沟槽T1可以形成在有源区104中。第二沟槽T2可以形成在隔离层102中。沟槽105可以具有从第一沟槽T1向第二沟槽T2连续地延伸的形状。在沟槽105中，第一沟槽T1的底表面与第二沟槽T2的底表面可以位于不同的水平。例如，第一沟槽T1的底表面可以位于比第二沟槽T2的底表面更高的水平处。当隔离层102凹陷时，可以形成第一凹槽T1与第二凹槽T2之间的高度差。因此，第二沟槽T2可以包括凹陷区域R，该凹陷区域R的底表面低于第一沟槽T1的底表面。由于第一沟槽T1和第二沟槽T2的底表面之间的台阶高度，可以在有源区104中形成鳍区104F。因此，有源区104可以包括鳍区104F。
如上所述，鳍区104F可以形成在第一沟槽T1的下方，通过凹陷的隔离层102F暴露出鳍区104F的侧壁表面。鳍区104F是沟道CH的一部分可以形成在其中的区域。鳍区104F被称为“鞍形鳍”。鳍区104F可以增大沟道宽度并改善电特性。
在一些实施例中，鳍区104F可以省略。
掩埋栅极结构100G可以被嵌入在沟槽105中。掩埋栅极结构100G可以设置在第一掺杂区113与第二掺杂区114之间的有源区104中，并且延伸到隔离层102中。在掩埋栅极结构100G中，设置在有源区104中的部分的底表面与设置在隔离层102中的部分的底表面可以位于不同的高度。当省略鳍区104F时，设置在有源区104中的部分的底表面与设置在隔离层102中的部分的底表面可以位于相同的高度。
掩埋栅极结构100G可以包括第一栅极电介质层106L、下掩埋部分LB、上掩埋部分UB、第二栅极电介质层106U和覆盖层112。
第一栅极电介质层106L可以共形地形成在沟槽105的底表面和侧壁表面上。第一栅极电介质层106L可以包括硅氧化物、硅氮化物、硅氮氧化物、高k材料或它们的组合。高k材料可以包括具有比氧化硅更高的介电常数的材料。例如，高k材料可以包括介电常数高于3.9的任何合适的材料。在一些实施例中，高k材料可以包括介电常数比10高的任何合适的材料。在一些实施例中，高k材料可以包括介电常数范围为10到30的任何合适的材料。高k材料可以包括至少一种金属元素。高k材料可以包括含铪材料。含铪材料可以包括铪氧化物、铪硅氧化物、铪硅氮氧化物或它们的组合。在一些实施例中，高k材料可以包括镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、锆硅氮氧化物、铝氧化物或它们的组合。也可以选择性地使用其他高k材料作为所述高k材料。第一栅极电介质层106L可以包括金属氧化物。第一栅极电介质层106L可以具有围绕下掩埋部分LB的底表面和侧壁表面的形状。第一栅极电介质层106L可以位于沟道CH与下掩埋部分LB之间。
第一栅极电介质层106L可以包括延伸部分106E，并且延伸部分106E可以接触第一掺杂区113和第二掺杂区114。
下掩埋部分LB的顶表面可以位于比有源区104的顶表面低的水平。下掩埋部分LB可以填充沟槽105的下部。下掩埋部分LB可以是用于降低栅极薄膜电阻的低电阻材料。下掩埋部分LB可以是金属基材料。下掩埋部分LB可以包括金属、金属氮化物或它们的组合。下掩埋部分LB可以包括氮化钽(TaN)、氮化钛(TiN)、钨(W)、氮化钨(WN)或它们的组合。下掩埋部分LB可以仅由氮化钛形成。另外，下掩埋部分LB可以由氮化钛(TiN)与钨(W)的层叠(即TiN/W)形成。
在一些实施例中，下掩埋部分LB可以具有高功函数。高功函数是指比硅的中间带隙功函数高的功函数。低功函数是指比硅的中间带隙功函数低的功函数。具体地，高功函数可以高于4.5eV，低功函数可以低于4.5eV。下掩埋部分LB可以包括P型多晶硅。
在一些实施例中，下掩埋部分LB可以具有增大的高功函数。下掩埋部分LB可以包括金属硅氮化物。金属硅氮化物可以是掺杂有硅的金属氮化物。下掩埋部分LB可以包括具有调整的硅原子百分比的金属硅氮化物。例如，下掩埋部分LB可以包括硅氮化钽(TaSiN)或硅氮化钛(TiSiN)。氮化钛可以具有高的功函数，而含有硅以进一步提高其功函数。硅氮化钛可以具有调整的硅原子百分比，从而具有增大的高功函数。为了具有增大的高功函数，硅氮化钛中硅的原子百分比(at％)可以等于或小于21at％。作为比较示例，为了具有低的功函数，硅氮化钛中的硅的原子百分比(at％)可以等于或大于30at％。
上掩埋部分UB可以形成在下掩埋部分LB上，并且上掩埋部分UB的顶表面可以位于比有源区104的顶表面低的水平处。上掩埋部分UB可以部分地填充沟槽105的上部。上掩埋部分UB和下掩埋部分LB可以由相同材料或不同材料制成。
上掩埋部分UB可以是用于减小栅极薄膜电阻的低电阻材料。上掩埋部分UB可以是金属基材料。上掩埋部分UB可以包括金属、金属氮化物或它们的组合。上掩埋部分UB可以包括氮化钽(TaN)、氮化钛(TiN)、钨(W)、氮化钨(WN)或它们的组合。上掩埋部分UB可以仅由氮化钛形成。另外，上掩埋部分UB可以由氮化钛(TiN)与钨(W)的层叠(即TiN/W)形成。在一些实施例中，下掩埋部分LB和上掩埋部分UB的每一个可以仅由氮化钛形成。另外，下掩埋部分LB和上掩埋部分UB的每一个可以由氮化钛(TiN)与钨(W)的层叠(即TiN/W)形成。上掩埋部分UB的宽度可以小于下掩埋部分LB的宽度，因此下掩埋部分LB在沟槽105中所占据的体积可以更大。下掩埋部分LB和上掩埋部分UB可以具有相同的高度或不同的高度。
在一些实施例中，上掩埋部分UB可以具有低功函数。上掩埋部分UB可以包括N型多晶硅。在一些实施例中，下掩埋部分LB可以是P型多晶硅，而上掩埋部分UB可以是N型多晶硅。在一些实施例中，下掩埋部分LB可以由氮化钛与钨的层叠(TiN/W)形成，并且上掩埋部分UB可以是N型多晶硅。
覆盖层112可以用于保护上掩埋部分UB。覆盖层112可以填充在上掩埋部分UB之上的沟槽105的上部。覆盖层112的顶表面可以位于与第一掺杂区113和第二掺杂区114的顶表面相同的水平。例如，覆盖层112可以包括电介质材料。在一些实施例中，覆盖层112可以包括硅氮化物、硅氮氧化物或它们的组合。在一些实施例中，覆盖层112可以包括硅氮化物和硅氧化物的组合。在一些实施例中，覆盖层112可以包括硅氮化物衬里和旋涂式介电(SOD)材料。
第二栅极电介质层106U可以形成在第一栅极电介质层106L的延伸部分106E与上掩埋部分UB之间。第一栅极电介质层106L和第二栅极电介质层106U可以由相同的材料制成。第二栅极电介质层106U可以包括硅氧化物、硅氮化物、硅氮氧化物、高k材料或它们的组合。第一栅极电介质层106L和第二栅极电介质层106U可以具有相同的厚度。在一些实施例中，第二栅极电介质层106U的厚度可以小于第一栅极电介质层106L的厚度。第二栅极电介质层106U的底部可以接触下掩埋部分LB。更具体地说，如图2A的实施例中所示，第二栅极电介质层106U的底部可以接触未被上掩埋部分UB覆盖的下掩埋部分LB的边缘的顶表面。
第一栅极电介质层106L的延伸部分106E和第二栅极电介质层106U可以形成双栅极介电结构107。双栅极介电结构107可以具有比第一栅极电介质层106L更大的厚度。双栅极介电结构107可以位于上掩埋部分UB与第一掺杂区113和第二掺杂区114之间。第一栅极电介质层106L和第二栅极电介质层106U的总厚度可以比第一栅极电介质层106L的厚度大。
沟槽105可以包括底表面105B、下侧壁表面105L和上侧壁表面105U。沟槽105的底表面105B和下侧壁表面105L可以被第一栅极电介质层106L的单栅极介电结构覆盖。沟槽105的上侧壁表面105U可以被双栅极介电结构107(即，第一栅极电介质层106L的延伸部分106E和第二栅极电介质层106U)覆盖。
如上所述，在一些实施例中，可以通过双栅极介电结构107来改善GIDL。此外，在一些实施例中，可以通过具有低功函数的上掩埋部分UB来改善GIDL。在一些优选实施例中，既可以通过双栅极介电结构107也可以通过选择上掩埋部分UB的材料以具有低功函数来改善GIDL。
图3是示出根据本发明实施例的半导体器件200的截面图。除了掩埋栅极结构200G的配置之外，图3中所示的半导体器件200的配置可以类似于图2A所示的半导体器件100的配置。以下，在本实施方式中，可以省略与上述实施例类似的配置的详细说明。
参考图3，半导体器件200可以包括掩埋栅极结构200G、第一掺杂区113和第二掺杂区114。可以在衬底101中形成隔离层102和有源区104。第一掺杂区113和第二掺杂区113可以形成在有源区104中。可以形成穿过有源区104和隔离层102的沟槽105。掩埋栅极结构200G可以被嵌入在沟槽105中。沟道CH可以形成在掩埋栅极结构200G旁的第一掺杂区113与第二掺杂区114之间。可以沿着沟槽105的轮廓限定沟道CH。半导体器件200可以是存储单元的一部分。例如，半导体器件200可以是DRAM的单元晶体管。
掩埋栅极结构200G可以被嵌入沟槽105中。掩埋栅极结构200G可以延伸到隔离层102中，同时被设置在第一掺杂区113与第二掺杂区114之间的有源区104中。鳍区104F可以位于在掩埋栅极结构200G下方的有源区104中。
掩埋栅极结构200G可以包括第一栅极电介质层106L、下掩埋部分LB、上掩埋部分UB、第二栅极电介质层106U和覆盖层112。下掩埋部分LB可以包括第一阻挡层108和第一栅电极109，以及上掩埋部分UB可以包括第二阻挡层110和第二栅电极111。
第一栅极电介质层106L可以共形地形成在沟槽105的底表面和侧壁表面上。第一栅极电介质层106L可以包括硅氧化物、硅氮化物、硅氮氧化物、高k材料或它们的组合。高k材料可以包括具有比氧化硅更高的介电常数的材料。例如，高k材料可以包括介电常数高于3.9的任何合适的材料。在一些实施例中，高k材料可以包括介电常数比10高的任何合适的材料。在一些实施例中，高k材料可以包括介电常数范围为10到30的任何合适的材料。所述高k材料可以包括至少一种金属元素。高k材料可以包括含铪材料。含铪材料可以包括铪氧化物、铪硅氧化物、铪硅氮氧化物或它们的组合。在一些实施例中，高k材料可以包括镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、锆硅氮氧化物、铝氧化物或它们的组合。也可以选择性地使用其他公知的高k材料作为所述高k材料。第一栅极电介质层106L可以包括金属氧化物。第一栅极电介质层106L可以具有围绕下掩埋部分LB的底表面和侧壁表面的形状。第一栅极电介质层106L可以位于沟道CH与下掩埋部分LB之间。
第一栅极电介质层106L可以包括延伸部分106E，并且延伸部分106E可以接触第一掺杂区113和第二掺杂区114。
第一阻挡层108可以共形地形成在第一栅极电介质层106L上。第一栅电极109可以形成在第一阻挡层108上，以填充所述沟槽的未被第一阻挡层108和第一栅极电介质层106L填充的空间。第一阻挡层108和第一栅电极109的顶表面可以位于比有源区104的顶表面低的水平。第一阻挡层108和第一栅电极109的顶表面可以位于同一水平。第一阻挡层108和第一栅电极109的顶表面可以位于与第一掺杂区113和第二掺杂区114的底表面相同的水平。第一阻挡层108和第一栅电极109可以填充沟槽105的下部。第一阻挡层108和第一栅电极109可以优选地由不同的低电阻材料制成。在一些实施例中，第一阻挡层108和第一栅电极109可以由不同的金属基材料制成。
在一些实施例中，第一阻挡层108可以包括金属氮化物。第一阻挡层108可以由氮化钽(TaN)或氮化钛(TiN)形成。在一些实施例中，第一阻挡层108可以具有高功函数。高功函数是指比硅的中间带隙功函数高的功函数。低功函数是指比硅的中间带隙功函数低的功函数。具体地，高功函数可以高于4.5eV，低功函数可以低于4.5eV。
第一阻挡层108可以具有增大的高功函数。例如，第一阻挡层108可以包括金属硅氮化物。金属硅氮化物可以是掺杂有硅的金属氮化物。第一阻挡层108可以是具有调整的硅原子百分比的金属硅氮化物。例如，第一阻挡层108可以是硅氮化钽(TaSiN)或硅氮化钛(TiSiN)。氮化钛可以具有高的功函数，并且含硅以进一步提高其功函数。硅氮化钛可以具有调整的硅原子百分比，从而具有增大的高功函数。为了具有增大的高功函数，硅氮化钛中硅的原子百分比(at％)可以等于或小于21at％。作为比较示例，为了具有低的功函数，硅氮化钛中的硅的原子百分比(at％)可以等于或大于30at％。
第一栅电极109可以包括金属或金属氮化物。第一栅电极109可以包括钨或氮化钛。当钨被用作第一栅电极109时，第一栅极电介质层106L可能因形成第一栅电极109的工艺而被损坏。例如，可以使用六氟化钨(WF6)气体来沉积钨层，第一栅极电介质层106L可能被氟侵蚀。为了防止氟侵蚀第一栅极电介质层106L，本发明采用了第一阻挡层108，其可以形成在第一栅极109与第一栅极电介质层106L之间。例如，在优选实施例中，第一栅电极109可以由钨(W)形成，并且第一阻挡层108可以由耐氟侵蚀的氮化钛(TiN)形成。下掩埋部分LB可以包括TiN/W的层叠。
第二阻挡层110可以形成在第一栅电极109上。第二阻挡层110可以形成在第一栅电极109与第二栅电极111之间。第一阻挡层108与第二阻挡层110可以是由相同或不同的材料制成。第二阻挡层110可以包括金属氮化物。第二阻挡层110可以由氮化钽(TaN)或氮化钛(TiN)形成。如下所述，第二阻挡层110可以通过诸如物理气相沉积的沉积工艺或通过诸如等离子体氮化的等离子体处理来形成。
第二栅电极111可以形成在第二阻挡层110上。第二栅电极111的顶表面可以位于比有源区104的顶表面低的水平处。第二阻挡层110和第二栅电极111可以部分地填充沟槽105的上部。第二栅电极111可以包括低功函数材料。第二栅电极111可以包括具有低功函数的多晶硅，例如，掺杂有N型杂质的多晶硅。
覆盖层112可以用来保护第二栅电极111。覆盖层112可以填充在第二栅电极111之上的沟槽105的上部。例如，覆盖层112可以包括电介质材料。在一些实施例中，覆盖层112可以包括硅氮化物、硅氮氧化物或它们的组合。在一些实施例中，覆盖层112可以包括硅氮化物和硅氧化物的组合。覆盖层112可以包括硅氮化物衬里和旋涂式介电(SOD)材料。
第二栅极电介质层106U可以形成在第一栅极电介质层106L的延伸部分106E与第二栅电极111之间。第一栅极电介质层106L和第二栅极电介质层106U可以由相同的材料制成。第二栅极电介质层106U可以包括硅氧化物、硅氮化物、硅氮氧化物、高k材料或它们的组合。第一栅极电介质层106L和第二栅极电介质层106U可以具有相同的厚度。在一些实施例中，第二栅极电介质层106U的厚度可以小于第一栅极电介质层106L的厚度。第二栅极电介质层106U的底部可以接触第一阻挡层108和第二阻挡层110。具体地，第二栅极电介质层106U的底表面可以接触第一阻挡层108的边缘的顶表面。第二栅极电介质层106U的底部的侧表面可以接触第二阻挡层110的边缘的表面。
第一栅极电介质层106L的延伸部分106E和第二栅极电介质层106U可以形成双栅极介电结构107。双栅极介电结构107可以具有比第一栅极电介质层106L更大的厚度。双栅极介电结构107可以位于第二栅电极111与第一掺杂区113和第二掺杂区114之间。
沟槽105可以包括底表面105B、下侧壁表面105L和上侧壁表面105U。沟槽105的底表面105B和下侧壁表面105L可以被第一栅极电介质层106L的单栅极介电结构覆盖。沟槽105的上侧壁表面105U可以被双栅极介电结构107(即，第一栅极电介质层106L的延伸部分106E和第二栅极电介质层106U)覆盖。
如上所述，在一些实施例中，可以通过双栅极介电结构107来改善GIDL。此外，在一些实施例中，可以通过具有低功函数的第二栅电极111来改善GIDL。在一些优选实施例中，既可以通过双栅极介电结构107也可以通过选择第二栅电极111的材料以具有低功函数来改善GIDL。
图4A至图4J是示出根据本发明实施例的形成半导体器件的方法的截面图。图4A至图4J示出了用于形成图3中所示的半导体器件200的方法。
如图4A所示，可以在衬底11中形成隔离层12。有源区14由隔离层12来限定。隔离层12可以通过浅沟槽隔离(STI)工艺形成。例如，可以通过蚀刻衬底11来形成隔离沟槽13。以电介质材料填充隔离沟槽13，因此可以形成隔离层12。隔离层12可以包括硅氧化物、硅氮化物或它们的组合。可以通过化学气相沉积(CVD)工艺或另一种沉积工艺以电介质材料填充隔离沟槽13。另外，可以附加地执行诸如化学机械抛光(CMP)的平坦化工艺。
然后，可以在衬底11中形成多个沟槽15。每个沟槽15可以具有穿过有源区14和隔离层12的线形。可以使用硬掩模层16作为蚀刻掩模通过对衬底11的蚀刻工艺来形成沟槽15。硬掩模层16可以形成在衬底11上，并具有线状的开口。硬掩模层16可以由对于衬底11具有蚀刻选择性的材料形成。硬掩模层16可以是硅氧化物，例如原硅酸四乙酯(TEOS)。沟槽15可以形成为比隔离沟槽13浅。沟槽15可以足够深以形成随后将要形成的栅电极的大的平均横截面积。这样，可以减小栅电极的电阻。在一些实施例中，沟槽15的底部边缘可以具有曲率。
随后，可以形成鳍区14F。可以通过在每个沟槽15下方选择性地使隔离层12凹陷来形成鳍区14F。鳍区14F的结构可以参考图2B的鳍区104F。
参考图4B，可以在每个沟槽15的表面上形成第一栅极电介质层17。在可以形成第一栅极电介质层17之前，可以恢复由于蚀刻工艺而损坏的每个沟槽15的内表面。例如，可以通过热氧化处理形成牺牲氧化物，然后可以去除牺牲氧化物。
例如，可以通过热氧化工艺形成第一栅极电介质层17。第一栅极电介质层17可以包括硅氧化物。
在一些实施例中，第一栅极电介质层17可以通过诸如CVD工艺或原子层沉积(ALD)工艺的沉积工艺来形成。可以通过沉积工艺形成的第一栅极电介质层17可以包括高k材料、氧化物、氮化物、氮氧化物或它们的组合。高k材料可以包括含铪材料。含铪材料可以包括铪氧化物、铪硅氧化物、铪硅氮氧化物或它们的组合。在一些实施例中，高k材料可以包括镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、锆硅氮氧化物、铝氧化物或它们的组合。也可以选择性地使用其他公知的高k材料作为所述高k材料。第一栅极电介质层17可以包括具有高氧原子密度的材料。
第一阻挡材料18A可以形成在第一栅极电介质层17和硬掩模层16上。第一阻挡材料18A可以共形地形成在第一栅极电介质层17的表面上。第一阻挡材料18A可以包括金属基材料。第一阻挡材料18A可以包括金属氮化物。第一阻挡材料18A可以包括氮化钛或氮化钽。可以通过ALD或CVD工艺形成第一阻挡材料18A。
第一导电层19A可以形成在第一阻挡材料18A上。第一导电层19A可以形成在第一阻挡材料18A上以填充每个沟槽15。第一导电层19A包括低电阻的金属材料。第一导电层19A可以包括钨。可以通过CVD或ALD工艺形成第一导电层19A。
如图4C所示，可以在每个沟槽15的内部形成第一阻挡层18和第一栅电极19。为了形成第一阻挡层18和第一栅电极19，可以执行凹陷工艺。可以通过干法蚀刻工艺(例如，回蚀工艺)来执行凹陷工艺。可以通过在第一阻挡材料18A上执行回蚀工艺来形成第一阻挡层18。可以通过在第一导电层19A上执行回蚀工艺来形成第一栅电极19。在一些实施例中，可以预先执行平坦化工艺以暴露出硬掩模层16的顶表面，然后可以执行凹陷工艺的回蚀工艺。第一阻挡层18和第一栅电极19的顶表面可以位于相同的水平。
第一阻挡层18和第一栅电极19的顶表面可以被凹陷到低于有源区14的顶表面的水平处。第一阻挡层18和第一栅电极19可以缩写为“下掩埋部分LB”。
在形成第一阻挡层18和第一栅电极19之后，可以部分地暴露出第一栅极电介质层17的表面。
如图4D所示，可以在第一阻挡层18和第一栅电极19上形成第二栅极电介质层20A。可以共形地形成第二栅极电介质层20A。例如，可以通过ALD或CVD形成第二栅极电介质层20A。第二栅极电介质层20A可以由与第一栅极电介质层17相同或不同的材料制成。第一栅极电介质层17和第二栅极电介质层20A可以具有相同的厚度。在一些实施例中，第二栅极电介质层20A可以具有比第一栅极电介质层17更小的或更大的厚度。
例如，可以通过CVD或ALD工艺形成第二栅极电介质层20A。第二栅极电介质层20A可以包括高k材料、氧化物、氮化物、氮氧化物或它们的组合。高k材料可以包括含铪材料。含铪材料可以包括铪氧化物、铪硅氧化物、铪硅氮氧化物或它们的组合。在一些实施例中，高k材料可以包括镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、锆硅氮氧化物、铝氧化物或它们的组合。也可以选择性地使用其他公知的高k材料作为所述高k材料。第二栅极电介质层20A可以包括具有低氧原子密度的材料。第二栅极电介质层20A可以包括具有比第一栅极电介质层17低的氧原子密度的材料。
如图4E所示，可以对第二栅极电介质层20A执行蚀刻工艺。例如，可以对第二栅极电介质层20A执行回蚀工艺，并且可以通过所述回蚀工艺保留具有间隔物形状的第二栅极电介质层20。第二栅极电介质层20可以覆盖第一阻挡层18的顶表面，并且暴露出第一栅电极19的顶表面。第二栅极电介质层20可以覆盖第一栅极电介质层17在第一阻挡层18上的暴露部分。第二栅极电介质层20可以延伸以覆盖硬掩模层16的侧壁表面。第二栅极电介质层20可以不覆盖硬掩模层16的顶表面。在一些实施例中，第二栅极电介质层20的一部分可以覆盖硬掩模层16的顶表面。
通过上述一系列工艺，可以形成包括第一栅极电介质层17和第二栅极电介质层20的双栅极电介质层21。双栅极电介质层21可以覆盖每个沟槽15的表面。双栅极电介质层21的第一栅极电介质层17可以完全覆盖每个沟槽15的表面，并且其第二栅极电介质层20可以部分地覆盖第一栅极电介质层17。
每个沟槽15的侧壁表面可以被划分为下侧壁表面15L和上侧壁表面15U，并且下侧壁表面15L的高度可以小于上侧壁表面15U的高度。下侧壁表面15L可以是从每个沟槽15的底表面延伸的部分，并且上侧壁表面15U可以是从下侧壁表面15L延伸的部分。第一栅极电介质层17可以覆盖每个沟槽15的底表面15B、下侧壁表面15L和上侧壁表面15U，并且第二栅极电介质层20可以覆盖沟槽15的在第一栅极电介质层17上的侧壁表面15U。第一栅极电介质层17的一部分可以位于第二栅极电介质层20与每个沟槽15的上侧壁15U之间。第一栅极电介质层17可以位于第一阻挡层18与每个沟槽15的下侧壁15L之间。
如上所述，沟槽15的底表面15B和下侧壁表面15L可以被第一栅极电介质层17的单一结构覆盖，并且沟槽15的上侧壁表面15U可以被第一栅极电介质层17和第二栅极电介质层20的双重结构覆盖。
如图4F所示，在第一栅电极19的顶表面上可以形成第二阻挡层22。第一阻挡层18和第二阻挡层22可以由相同材料或不同材料形成。第二阻挡层22可以包括金属基材料。第二阻挡层22可以包括金属氮化物。第二阻挡层22可以包括氮化钛、氮化钽、氮化钨或它们的组合。可以非共形地形成第二阻挡层22。可以通过物理气相沉积(PVD)形成非共形的第二阻挡层22。例如，根据PVD，第二阻挡层22可以覆盖第一栅电极19的顶表面，而不覆盖第二栅极电介质层20的一部分。
在沉积第二阻挡层22时，可以形成第一至第三虚设材料22A、22B和22C。第一至第三虚设材料22A、22B和22C可以由与第二阻挡层22相同的材料制成。第一虚设材料22A可以覆盖硬掩模层16的顶表面，第二虚设材料22B可以从第一虚设材料22A延伸并覆盖第一硬质掩模层16的侧壁表面，而第三虚设材料22C可以从第二虚设材料22B延伸并覆盖第二栅极电介质层20的顶部的一部分。
如上所述，在沉积第二阻挡层22时，可以形成第一至第三虚设材料22A、22B和22C。第二阻挡层22可以是覆盖下掩埋部分LB的顶表面的覆盖部分，并且第一至第三虚设材料22A、22B和22C可以是部分地覆盖第二栅极电介质层20的虚设部分。第二阻挡层22与第一至第三虚设材料22A、22B和22C可以被非共形地沉积而彼此不接触。
第二阻挡层22可以包括通过PVD沉积的氮化钛(即，PVD TiN)。第二阻挡层22可以用于防止第一栅电极19与随后的第二栅电极之间的相互扩散或相互作用。第一至第三虚设材料22A、22B和22C可以在随后的工艺中被去除。
如图4G所示，可以在第二阻挡层22和第二栅极电介质层20上形成第二导电层23A。第二导电层23A可以形成在第二栅极电介质层20上并且可以填充每个沟槽15。第二导电层23A可以包括具有低功函数的材料。第二导电层23A可以包括具有低功函数的多晶硅，例如，掺杂有N型杂质的多晶硅。可以通过CVD或ALD形成第二导电层23A。在一些实施例中，第一栅电极19和第二导电层23A可以由不同的材料制成。在一些实施例中，第一栅电极19和第二导电层23A可以由相同的材料制成。第二导电层23A可以由低电阻材料形成以减小栅极薄膜电阻。
如图4H所示，可以在每个沟槽15中形成第二栅电极23。为了形成第二栅电极23，可以执行凹陷工艺。凹陷工艺可以通过干法蚀刻工艺(例如，回蚀工艺)来执行。可以通过在第二导电层23A上执行回蚀工艺来形成第二栅电极23。在一些实施例中，可以预先执行平坦化工艺以暴露出硬掩模层16，然后可以执行凹陷工艺的回蚀工艺。第二栅电极23的顶表面可以被凹陷到比有源区14的顶表面低的水平。
当在第二导电层23A上执行回蚀工艺时，第一至第三虚设材料22A、22B和22C可以用于保护第二栅极电介质层20。换言之，在执行第二导电层23A的回蚀工艺时，可以保护第二栅极电介质层20免受损坏。
第三虚设层22C可以不保留在第二栅电极23与第二栅极电介质层20之间的接触表面上。为此，可以调整第二栅电极23的高度。
另外，当在第二导电层23A上执行回蚀工艺时，可以暴露出第二栅极电介质层20，并且可以不暴露出第一栅极电介质层17。结果，在第二导电层23A上执行的回蚀工艺可以防止第一栅极电介质层17受到损坏。第二栅极电介质层20可以用作保护层以防止对第一栅极电介质层17的蚀刻损坏。当在第二导电层23A上执行回蚀工艺时，第二栅极电介质层20的一部分可以被损坏。然而，由于第一栅极电介质层17被无损坏地保留，因此可以改善GIDL。
第二阻挡层22和第二栅电极23可以被称为上掩埋部分UB。因此，可以形成包括下掩埋部分LB和上掩埋部分UB的双掩埋栅极结构。下掩埋部分LB可以包括具有低电阻的第一栅电极19，而上掩埋部分UB可以包括具有低功函数的第二栅电极23。双掩埋栅极结构的栅极电阻可以因第一栅电极19而降低，并且GIDL可以因第二栅电极23而改善。第二阻挡层22可以防止第一栅电极19与第二栅电极23之间的相互扩散和相互作用。由于在第二栅电极23的侧壁上不存在第二阻挡层22，因此GIDL可以因第二栅电极23而进一步改善。
如图4I所示，可以去除第一至第三虚设层22A、22B和22C。第一至第三虚设层22A、22B和22C可以例如通过湿法蚀刻工艺去除。此时，硬掩模层16、第二栅极电介质层20和第二栅电极23可以不丢失。由于第一至第三虚设层22A、22B和22C被去除，因此第二栅极电介质层20的表面可以被暴露出来。
在一些实施例中，在形成第二栅电极23的工艺完成时，第一至第三虚设层22A、22B和22C可以不保留。换言之，可以当在第二导电层23A上执行的回蚀工艺完成时去除所有第一至第三虚设层22A、22B和22C。
如图4J所示，可以在第二栅电极23和第二栅极电介质层20上形成覆盖层24。覆盖层24包括电介质材料。覆盖层24可以包括硅氮化物。随后，可以将覆盖层24平坦化，使得暴露出硬掩模层16的顶表面。覆盖层24可以具有氧化物-氮化物-氧化物(ONO)结构。
通过上述一系列过程，可以形成掩埋栅极结构。所述掩埋栅极结构包括第一栅极电介质层17、第一阻挡层18、第一栅电极19、第二栅极电介质层20、第二阻挡层22、第二栅电极23和覆盖层24。第二栅电极23的顶表面位于比有源区14的顶表面低的水平。由于第二栅电极23的顶表面被凹陷到低的水平，因此可以充分地确保第二栅电极23与外围导电材料(例如，接触插塞)之间的物理距离。
在形成覆盖层24之后，通过注入或其他掺杂技术来执行杂质的掺杂工艺。因此，在衬底11中形成第一掺杂区25和第二掺杂区26。第一掺杂区25和第二掺杂区26可以具有与第二栅电极23和第二栅极电介质层20在水平方向上重叠的深度。第二栅极电介质层20可以与第一掺杂区25和第二掺杂区26在水平方向上重叠。第一阻挡层18和第一栅电极19可以不与第一掺杂区25和第二掺杂区26在水平方向上重叠。第二栅极电介质层20的最低部分可以与第一掺杂区25和第二掺杂区26的最低部分处于同一水平。
在形成第一掺杂区25和第二掺杂区26时，可以沿着每个沟槽15的表面来限定沟道27。沟道27的长度可以由下掩埋部分LB来限定。
第一栅极电介质层17可以位于下掩埋部分LB与沟道27之间，并且第一栅极电介质层17和第二栅极电介质层20可以位于上掩埋部分UB与第一掺杂区25和第二掺杂区26之间。具体地，由第一栅极电介质层17形成的单栅极介电结构可以位于下掩埋部分LB与沟道27之间，并且由第一栅极电介质层17和第二栅极电介质层20形成的双栅极介电结构21可以位于第二栅电极23与第一掺杂区25和第二掺杂区26之间。双栅极介电结构21可以具有比单栅极介电结构更大的厚度。
图5是示出根据比较示例的由于氟引起的栅极电介质层的损坏的截面图。
图5示出了其中省略了第二栅极电介质层20，并且当在第二导电层23A上执行回蚀工艺时，第一栅极电介质层17的表面可以经受侵蚀20’的示例。在此，对第一栅极电介质层17的侵蚀20’可以包括第一栅极电介质层17的表面被损坏或者其一部分丢失的情况。
这样，当发生对第一栅极电介质层17的侵蚀20’时，GIDL可能会增大。
由于根据本实施例可以形成第二栅极电介质层20，因此可以防止第一栅极电介质层17被损坏，因此可以改善GIDL。
图6A至图6D是示出用于形成半导体器件的另一种方法的截面图。图6A至图6D所示的方法可以类似于4A至图4J所示的方法。
通过图4A至图4E所示的方法，可以在下掩埋部分LB上形成覆盖第一栅极电介质层17的暴露部分的第二栅极电介质层20。
随后，如图6A所示，可以对衬底11执行可以形成第二栅极电介质层20的等离子体处理31。可以在含氮气体或含氧气体的气氛中执行等离子体处理31。等离子体处理31可以包括等离子体氮化或等离子体氧化。
可以通过等离子体处理31来使下掩埋部分LB的顶表面改性。例如，可以通过等离子体氮化来氮化下掩埋部分LB的顶表面。可以通过这种等离子体氮化形成第二阻挡层19N。第二阻挡层19N可以是第一栅电极19的顶表面被氮化的部分。第二阻挡层19N可以是第一栅电极19的氮化物。当第一栅电极19包括钨时，第二阻挡层19N可以是氮化钨。
在一些实施例中，可以在等离子体处理31期间使第二栅极电介质层20的表面改性。例如，第二栅极电介质层20的表面可以被氮化(参考附图标记‘20N’)。
如上所述，第二阻挡层19N可以仅选择性地形成在下掩埋部分LB的顶表面上。
如图6B所示，可以在第二阻挡层19N和第二栅极电介质层20上形成第二导电层23A。第二导电层23A可以形成在第二栅极电介质层20上以填充每个沟槽15。第二导电层23A包括低功函数的材料。第二导电层23A可以包括具有低功函数的多晶硅，例如，掺杂有N型杂质的多晶硅。可以通过CVD或ALD形成第二导电层23A。第一栅电极19和第二导电层23A可以由不同的材料制成。在一些实施例中，第一栅电极19和第二导电层23A可以由相同的材料制成。第二导电层23A可以由低电阻材料形成以减小栅极薄膜电阻。
如图6C所示，可以在每个沟槽15中形成第二栅电极23。为了形成第二栅电极23，可以执行凹陷工艺。凹陷工艺可以通过干法蚀刻工艺(例如，回蚀工艺)来执行。可以通过对第二导电层23A执行回蚀工艺来形成第二栅电极23。在一些实施例中，可以预先执行平坦化工艺以暴露出硬掩模层16，然后可以执行凹陷工艺的回蚀工艺。第二栅电极23的顶表面可以被凹陷到比有源区14的顶表面低的水平。
当在第二导电层23A上执行回蚀工艺时，可以暴露出第二栅极电介质层20，并且可以不暴露出第一栅极电介质层17。结果，在第二导电层23A上执行的回蚀工艺可以防止第一栅极电介质层17受到损坏。第二栅极电介质层20可以用作保护层以防止对第一栅极电介质层17的蚀刻损坏。当在第二导电层23A上执行回蚀工艺时，第二栅极电介质层20的一部分可以被损坏。然而，由于第一栅极电介质层17被无损坏地保留，因此可以改善GIDL。
第二阻挡层19N和第二栅电极23可以被称为上掩埋部分UB。因此，可以形成包括下掩埋部分LB和上掩埋部分UB的双掩埋栅极结构。下掩埋部分LB可以包括具有低电阻的第一栅电极19，而上掩埋部分UB可以包括具有低功函数的第二栅电极23。双掩埋栅极结构的栅极电阻可以因第一栅电极19而降低，并且GIDL可以因第二栅电极23而改善。第二阻挡层19N可以防止第一栅电极19于第二栅电极23之间的相互扩散和相互作用。由于在第二栅电极23的侧壁上不存在第二阻挡层19N，因此GIDL可以因第二栅电极23而进一步改善。
如图6D所示，可以在第二栅电极23和第二栅极电介质层20上形成覆盖层24。覆盖层24包括电介质材料。覆盖层24可以包括硅氮化物。随后，可以将覆盖层24平坦化，使得暴露出硬掩模层16的顶表面。覆盖层24可以具有ONO结构。
在可以形成覆盖层24之后，通过注入或其他掺杂技术来执行杂质的掺杂工艺。因此，可以在衬底11中形成第一掺杂区25和第二掺杂区26。
图7A至图7D是示出用于形成半导体器件的又一方法的截面图。图7A至7D所示的方法可以类似于4A至图4J所示的方法。
通过图4A至图4E所示的方法，可以形成覆盖第一栅极电介质层17的暴露部分的第二栅极电介质层20。
随后，如图7A所示，可以形成牺牲材料41以覆盖第二栅极电介质层20。牺牲材料41可以形成在衬底11的整个表面上，同时覆盖第二栅极电介质层20和第二阻挡材料22。牺牲材料41可以包括偶极子感应材料。偶极子感应材料可以减小随后的上掩埋部分的功函数值。
牺牲材料41可以通过ALD或CVD形成。牺牲材料41可以包括镧原子作为偶极子感应材料。牺牲材料41可以包括镧层、氧化镧(La2O3)或镧氧化物的单层。在一些实施例中，偶极子感应材料还可以包括除镧以外的钇、锗、镥或锶。牺牲材料41可以包括氧化钇(Y2O3)、氧化锗(GeO2)、氧化镥(Lu2O3)或氧化锶(SrO)。牺牲材料41的厚度可以是20埃或更小。牺牲材料41的厚度可以是1埃至20埃。
如图7B所示，可以执行热退火工艺42。热退火工艺42可以包括快速热退火(RTA)工艺。牺牲材料41可以暴露于热退火工艺42。在执行热退火工艺42时，偶极子感应材料可以从牺牲材料41扩散。扩散的偶极子感应材料可以局部地位于第二栅极电介质层20中。扩散的偶极子感应材料可以位于第一栅极电介质层17与第二栅极电介质层20之间的界面处。因此，偶极子感应部分43可以局部地形成在第二栅极电介质层20中。偶极子感应部分43可以包括扩散的偶极子感应材料。例如，偶极子感应部分43可以包含镧原子。第二栅极电介质层20和第一栅极电介质层17可以是硅氧化物，并且偶极子感应部分43可以是扩散有镧的硅氧化物。偶极子感应部分43可以是镧硅酸盐。
在一些实施例中，偶极子感应材料可以通过热退火工艺42扩散到第一栅电极19的顶表面中。
如图7C所示，可以去除牺牲材料41。例如可以通过湿法蚀刻工艺去除牺牲材料41。通过如上所述对牺牲材料41应用湿法蚀刻工艺，可以选择性地去除牺牲材料41而不会损坏第二栅极电介质层20。
接下来，可以通过4F至图4I所示的方法形成第二阻挡层22和第二栅电极23。即，如图7D中所示，可以在第一栅电极19上形成第二阻挡层22，并且可以在第二阻挡层22上形成第二栅电极23。第二栅电极23的侧壁表面可以接触第二栅极电介质层20。第二栅极电介质层20可以位于第二栅电极23与第一栅极电介质层17之间，并且第二栅极电介质层20可以包括偶极子感应部分43。
随后，可以通过图4J所示的方法来形成覆盖层24、第一掺杂区25和第二掺杂区26。
偶极子的产生机制将描述如下。偶极子感应部分43中的氧原子密度可以低于第一栅极电介质层17的氧原子密度和第二栅极电介质层20的氧原子密度。由于氧原子密度之间的差异，第一栅极电介质层17和第二栅极电介质层20的氧原子扩散到偶极子感应部分43中。通过氧原子的扩散，第一栅极电介质层17和第二栅极电介质层20带正电，而偶极子感应部分43带负电。这样，在带正电的第一栅极电介质层17和第二栅极电介质层20与带负电的偶极子感应部分43之间的界面处感应出偶极子。当感应出偶极子时，第二栅电极23的能带增高，因此第二栅电极23的功函数降低。结果，GIDL可以由于第二栅电极23的功函数减小而被抑制。偶极子感应部分43可以不与沟道27重叠。当偶极子感应部分43与沟道27彼此重叠时，由于低功函数的感应而难以调整阈值电压。
图8A至图8D是示出用于形成半导体器件的又一方法的截面图。图8A至图8D所示的方法可以类似于4A至图4J所示的方法。另外，图8A至图8D所示的方法可以类似于7A至图7D所示的方法。
通过图4A至图4E所示的方法，可以形成覆盖第一栅极电介质层17的暴露部分的第二栅极电介质层20。
随后，如图8A所示，可以形成牺牲衬里51和牺牲材料41以覆盖第二栅极电介质层20。牺牲衬里51和牺牲材料41可以形成在衬底11的整个表面上，同时覆盖第二栅极电介质层20和第二阻挡层22。牺牲衬里51可以包括金属氮化物。牺牲衬里51可以包括氮化钛。牺牲材料41可以包括偶极子感应材料。偶极子感应材料可以减小随后的上掩埋部分的功函数值。
牺牲衬里51和牺牲材料41可以通过ALD或CVD形成。牺牲材料41可以包含镧原子作为偶极子感应材料。牺牲材料41可以包括镧层、氧化镧(La2O3)或镧氧化物的单层。在一些实施例中，偶极子感应材料可以包括镧以外的钇、锗、镥或锶。牺牲材料41可以包括氧化钇(Y2O3)、氧化锗(GeO2)、氧化镥(Lu2O3)或氧化锶(SrO)。牺牲材料41的厚度可以是20埃或更小。牺牲材料41的厚度可以是1埃至20埃。
如图8B所示，可以执行热退火工艺42。热退火工艺42可以包括快速热退火(RTA)工艺。牺牲材料41可以暴露于热退火工艺42。在执行热退火工艺42时，偶极子感应材料可以从牺牲材料41扩散。扩散的偶极子感应材料可以局部地位于第二栅极电介质层20中。扩散的偶极子感应材料可以位于牺牲衬里51与第二栅极电介质层20之间的界面处。因此，偶极子感应部分43’可以局部地形成在第二栅极电介质层20中。偶极子感应部分43’可以包括扩散的偶极子感应材料。偶极子感应部分43’可以包含镧原子。第二栅极电介质层20和第一栅极电介质层17可以是硅氧化物，并且偶极子感应部分43’可以是扩散有镧的硅氧化物。偶极子感应部分43’可以是镧硅酸盐。
在一些实施例中，偶极子感应材料可以通过热退火工艺42扩散到第一栅电极19的顶表面中。
如图8C所示，可以去除牺牲材料41和牺牲衬里51。例如可以通过湿法蚀刻工艺去除牺牲材料41和牺牲衬里51。通过如上所述对牺牲材料41和牺牲衬里51应用湿法蚀刻工艺，可以选择性地去除牺牲材料41和牺牲衬里51而不会损坏第二栅极电介质层20。
接下来，可以通过图4F至图4I所示的方法形成第二阻挡层22和第二栅电极23。即，如图8D中所示，可以在第一栅电极19上形成第二阻挡层22，并且可以在第二阻挡层22上形成第二栅电极23。第二栅电极23的侧壁表面可以接触第二栅极电介质层20。第二栅极电介质层20可以位于第二栅电极23与第一栅极电介质层17之间，并且第二栅极电介质层20可以包括偶极子感应部分43’。偶极子感应部分43’可以直接接触第二栅电极23的侧壁表面。
随后，可以通过图4J所示的方法形成覆盖层24、第一掺杂区25和第二掺杂区26。
图9是示出存储单元100M的截面图。
参考图9，存储单元100M可以包括单元晶体管、位线BL和电容器CAP。单元晶体管可以包括图3的半导体器件200。因此，单元晶体管可以包括掩埋栅极结构200G、沟道区CH、第一掺杂区113和第二掺杂区114。第一掺杂区113可以电连接到位线BL。第二掺杂区114可以电连接到电容器CAP。
在存储单元100M中，掩埋栅极结构200G可以被称为掩埋字线结构BWL。掩埋字线结构BWL可以被嵌入沟槽105中。掩埋字线结构BWL可以包括第一栅极电介质层106L、第二栅极电介质层106U、第一阻挡层108、第一栅电极109、第二阻挡层110、第二栅电极111和覆盖层112。第一栅极电介质层106L可以包括延伸部分106E，并且延伸部分106E可以接触第一掺杂区域113和第二掺杂区域114。第二栅极电介质层106U可以形成在第二栅电极111与延伸部分106E之间。可以在第二栅电极111与第一掺杂区113和第二掺杂区114之间形成双栅极介电结构107。
除了掩埋栅极结构200G之外，掩埋字线结构BWL可以用根据上述实施例的掩埋栅极结构中的任何一种代替。
电容器CAP可以包括储存节点、电介质层和平板节点。储存节点可以具有圆柱形状或柱形状。电介质层可以形成在储存节点的表面上。电介质层可以包括选自包括锆氧化物、铝氧化物和铪氧化物的组中的至少一种。例如，电介质层可以具有ZAZ(ZrO2/Al2O3/ZrO2)结构，其中层叠有第一氧化锆、氧化铝和第二氧化锆。平板节点可以形成在电介质层上。储存节点和平板节点可以包括含金属的材料。
存储单元100M可以是动态随机存取存储器(DRAM)设备的一部分。当将存储单元100M应用于DRAM设备时，可以改善DRAM设备的刷新特性。而且，可以防止泄漏，从而改善了保留时间。
根据本发明的各种实施例，可以形成具有双栅极介电结构的半导体器件，从而防止双栅极介电结构的栅极电介质层在后续工艺中的损坏，并减小GIDL。
此外，根据本发明的各种实施例，可以形成具有低功函数的栅电极的半导体存储器件，从而进一步减小GIDL。
此外，根据本发明的各种实施例，可以形成包括偶极子的半导体存储器件，从而进一步减小GIDL。
尽管已经针对特定实施例描述了本发明，但是应当注意，这些实施例并不旨在限制本发明的范围。此外，应当注意，在不脱离由所附权利要求所限定的本发明的范围的情况下，本领域技术人员可以通过替代、改变和修改以各种方式实现本发明。

Claims (38)

1.一种半导体器件，包括：
衬底；
第一掺杂区和第二掺杂区，二者被形成为被所述衬底中的沟槽彼此间隔开；
第一栅极电介质层，在所述沟槽之上；
下栅极，在所述第一栅极电介质层之上；
上栅极，在所述下栅极之上并且其宽度小于所述下栅极；和
第二栅极电介质层，在所述上栅极与所述第一栅极电介质层之间。
2.根据权利要求1所述的半导体器件，其中，所述第二栅极电介质层位于所述上栅极与所述第一掺杂区和第二掺杂区之间。
3.根据权利要求1所述的半导体器件，其中，所述第一栅极电介质层和所述第二栅极电介质层的总厚度大于所述第一栅极电介质层的厚度。
4.根据权利要求1所述的半导体器件，其中，所述第一栅极电介质层和所述第二栅极电介质层包括相同的材料。
5.根据权利要求1所述的半导体器件，其中，所述下栅极和所述上栅极包括相同的导电材料。
6.根据权利要求1所述的半导体器件，其中，所述上栅极包括低功函数的导电材料，并且所述下栅极包括低电阻的导电材料。
7.根据权利要求1所述的半导体器件，其中，所述下栅极和所述上栅极中的每个包括氮化钛。
8.根据权利要求1所述的半导体器件，其中，所述下栅极包括氮化钛与钨的层叠，并且所述上栅极包括N型多晶硅。
9.根据权利要求1所述的半导体器件，还包括在所述下栅极与所述上栅极之间的阻挡层。
10.根据权利要求9所述的半导体器件，其中，所述阻挡层包括氮化了所述下栅极的顶表面的氮化物。
11.根据权利要求1所述的半导体器件，还包括在所述下栅极下方的鳍区，其中所述鳍区的顶表面和侧壁表面被所述第一栅极电介质层覆盖。
12.根据权利要求1所述的半导体器件，还包括位于所述上栅极与所述第一掺杂区和第二掺杂区之间的偶极子感应材料。
13.根据权利要求12所述的半导体器件，其中，所述偶极子感应材料被包含在所述第二栅极电介质层中。
14.根据权利要求12所述的半导体器件，其中，所述偶极子感应材料位于所述第二栅极电介质层与所述第一栅极电介质层之间的界面处。
15.根据权利要求12所述的半导体器件，其中，所述偶极子感应材料包括减小所述上栅极的功函数值的材料。
16.根据权利要求12所述的半导体器件，其中，所述偶极子感应材料包括镧。
17.根据权利要求12所述的半导体器件，其中，所述第一栅极电介质层包括硅氧化物，并且所述第二栅极电介质层包括含有所述偶极子感应材料的硅氧化物。
18.根据权利要求12所述的半导体器件，其中，所述第一栅极电介质层包括第一硅氧化物，所述第二栅极电介质层包括第二硅氧化物，并且含有所述偶极子感应材料的硅氧化物位于所述第一硅氧化物与所述第二硅氧化物之间的界面处。
19.根据权利要求12所述的半导体器件，其中，所述第一栅极电介质层和所述第二栅极电介质层中的每一个包括硅氧化物，并且所述偶极子感应材料包括含镧的硅氧化物。
20.根据权利要求1所述的半导体器件，还包括：
与所述第一掺杂区耦接的位线；和
与所述第二掺杂区耦接的电容器。
21.一种用于制造半导体器件的方法，包括：
在衬底中形成沟槽；
在所述沟槽之上形成第一栅极电介质层；
在所述第一栅极电介质层之上形成下栅极；
形成覆盖所述第一栅极电介质层的第二栅极电介质层；以及
在所述第二栅极电介质层和所述下栅极之上形成上栅极。
22.根据权利要求21所述的方法，其中，形成所述第二栅极电介质层的步骤包括：
在所述第一栅极电介质层和所述下栅极之上形成电介质材料；和
蚀刻所述电介质材料以保留作为覆盖第一栅极电介质层的间隔物。
23.根据权利要求21所述的方法，其中，所述第一栅极电介质层和所述第二栅极电介质层包括相同的材料。
24.根据权利要求21所述的方法，其中，所述第一栅极电介质层和所述第二栅极电介质层包括硅氧化物、硅氮化物、高k材料或它们的组合。
25.根据权利要求21所述的方法，其中，形成所述下栅极的步骤包括：
在所述第一栅极电介质层上形成第一阻挡材料；
在所述第一阻挡材料上形成填充所述沟槽的第一导电材料；以及
使所述第一导电材料和所述第一阻挡材料凹陷以形成第一栅电极和第一阻挡层。
26.根据权利要求21所述的方法，其中，形成所述上栅极的步骤包括：
在所述下栅极上选择性地形成第二阻挡层；
在所述第二阻挡层上形成填充所述沟槽的第二导电材料；以及
使所述第二导电材料凹陷以形成第二栅电极。
27.根据权利要求26所述的方法，其中，在所述下栅极上选择性地形成所述第二阻挡层的步骤包括：沉积阻挡材料，所述阻挡材料包括覆盖所述下栅极的顶表面的覆盖部分和部分地覆盖所述第二栅极电介质层的虚设部分，
其中，非共形地沉积所述阻挡材料，使得所述覆盖部分和所述虚设部分彼此不接触。
28.根据权利要求27所述的方法，其中，通过物理气相沉积(PVD)来执行在所述下栅极上选择性地形成所述第二阻挡层的步骤。
29.根据权利要求26所述的方法，其中在所述下栅极上选择性地形成所述第二阻挡层的步骤包括：在所述下栅极的顶表面上选择性地执行等离子体处理。
30.根据权利要求29所述的方法，其中，所述等离子体处理包括等离子体氮化。
31.根据权利要求21所述的方法，还包括：在形成所述上栅极之前，将所述偶极子感应材料注入到所述第二栅极电介质层中。
32.根据权利要求31所述的方法，其中，将所述偶极子感应材料注入到所述第二栅极电介质层中的步骤包括：
形成包括所述偶极子感应材料的牺牲材料以覆盖所述第二栅极电介质层和所述下栅极；
执行退火工艺以将所述偶极子感应材料扩散到所述第二栅极电介质层中；以及
去除所述牺牲材料。
33.根据权利要求32所述的方法，还包括：在形成所述牺牲材料之前，形成牺牲衬里以覆盖所述第二栅极电介质层和所述下栅极。
34.根据权利要求33所述的方法，其中，所述牺牲衬里包括金属氮化物。
35.根据权利要求31所述的方法，其中，所述偶极子感应材料位于所述上栅极与所述第二栅极电介质层之间的界面处。
36.根据权利要求31所述的方法，其中，所述偶极子感应材料位于所述第二栅极电介质层与所述第一栅极电介质层之间的界面处。
37.根据权利要求31所述的方法，其中，所述偶极子感应材料包括减小所述上栅极的功函数值的材料。
38.根据权利要求31所述的方法，其中，所述偶极子感应材料包括镧。
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