JPH11162988A - 基板研磨後に平坦面を装備するための改善法 - Google Patents
基板研磨後に平坦面を装備するための改善法Info
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- JPH11162988A JPH11162988A JP10278462A JP27846298A JPH11162988A JP H11162988 A JPH11162988 A JP H11162988A JP 10278462 A JP10278462 A JP 10278462A JP 27846298 A JP27846298 A JP 27846298A JP H11162988 A JPH11162988 A JP H11162988A
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Abstract
(57)【要約】
【課題】 研磨により生ずるわん状変形が低減された表
面を生じさせる素子製造 【解決手段】 部分的に複雑な表面地形を被覆する第１
層及び表面地形を被覆する第２層を形成し、その際、複
雑な地形の広幅空間中でのわん状変形を低減する程度
に、第２層は、第１層に比べて研磨耐性が高い。
面を生じさせる素子製造 【解決手段】 部分的に複雑な表面地形を被覆する第１
層及び表面地形を被覆する第２層を形成し、その際、複
雑な地形の広幅空間中でのわん状変形を低減する程度
に、第２層は、第１層に比べて研磨耐性が高い。
Description
【０００１】
【発明の属する技術分野】本発明の分野は一般的に、半
導体製造、より特定的には平坦化の間に生ずるわん状変
形を低減することに関する。
導体製造、より特定的には平坦化の間に生ずるわん状変
形を低減することに関する。
【０００２】
【従来の技術】素子製造では、絶縁層、半導電層及び導
電層が基板上に形成される。層をパターン化して、形状
部及び空間を作る。形状部及び空間の最低寸法又は形状
部サイズ（Ｆ）はリソグラフィー系の解像容量に依存し
ている。素子、例えばトランジスタ、キャパシタ及びレ
ジスタが形成されるように形状部及び空間をパターン化
する。次いでこれらの素子を相互接続して、所望の電気
的機能を得て集積回路（ＩＣ）を作る。
電層が基板上に形成される。層をパターン化して、形状
部及び空間を作る。形状部及び空間の最低寸法又は形状
部サイズ（Ｆ）はリソグラフィー系の解像容量に依存し
ている。素子、例えばトランジスタ、キャパシタ及びレ
ジスタが形成されるように形状部及び空間をパターン化
する。次いでこれらの素子を相互接続して、所望の電気
的機能を得て集積回路（ＩＣ）を作る。
【０００３】Ｆが小さくなるにつれて、形状部及び空間
は低減するので、形状部と例えば誘電体との間のより小
さい間隙を充填するのが更に難しくなる。間隙充填を高
めるために、ドーピングされたケイ酸塩ガラス、例えば
ホウホスホケイ酸塩ガラス（ＢＰＳＧ）が使用されてい
る。ドーピングされたケイ酸塩ガラスは間隙の充填の際
に、堆積された後に再び浮き上がらせることができるそ
の比較的低い融点の故に有効である。
は低減するので、形状部と例えば誘電体との間のより小
さい間隙を充填するのが更に難しくなる。間隙充填を高
めるために、ドーピングされたケイ酸塩ガラス、例えば
ホウホスホケイ酸塩ガラス（ＢＰＳＧ）が使用されてい
る。ドーピングされたケイ酸塩ガラスは間隙の充填の際
に、堆積された後に再び浮き上がらせることができるそ
の比較的低い融点の故に有効である。
【０００４】通常、ＢＰＳＧは様々な化学蒸着（ＣＶ
Ｄ）技術により形成される。ＢＰＳＧは約４００℃の比
較的低い温度で堆積される。堆積の後に、基板を十分に
高い温度に加熱し、ガラスを軟化及び流動させる。例え
ば、８００℃の温度でＢＰＳＧをアニーリングすると、
ガラスは流れ、かつ形状部の間の間隙を充填する。
Ｄ）技術により形成される。ＢＰＳＧは約４００℃の比
較的低い温度で堆積される。堆積の後に、基板を十分に
高い温度に加熱し、ガラスを軟化及び流動させる。例え
ば、８００℃の温度でＢＰＳＧをアニーリングすると、
ガラスは流れ、かつ形状部の間の間隙を充填する。
【０００５】典型的には、ＩＣの様々な領域が様々なパ
ターンファクターを有し、素子層の基板表面上に複雑な
地形を作り出している。パターンファクターはパターン
化された領域とパターン化されていない領域との比とし
て定義される。例えば、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）ＩＣの配列領域では、パター
ン化密度は、支持領域又は論理領域のパターン化密度に
比べて高い。従って、形状部間の空間は、支持領域又は
論理領域中のそれよりも配列領域の方が狭い。ドーピン
グされたケイ酸塩ガラスは間隙を充填するが、比較的等
写である。このことは、下に位置する基板又は素子層の
地形が、蒸着ケイ酸塩ガラス中に反転されているという
ことである。
ターンファクターを有し、素子層の基板表面上に複雑な
地形を作り出している。パターンファクターはパターン
化された領域とパターン化されていない領域との比とし
て定義される。例えば、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）ＩＣの配列領域では、パター
ン化密度は、支持領域又は論理領域のパターン化密度に
比べて高い。従って、形状部間の空間は、支持領域又は
論理領域中のそれよりも配列領域の方が狭い。ドーピン
グされたケイ酸塩ガラスは間隙を充填するが、比較的等
写である。このことは、下に位置する基板又は素子層の
地形が、蒸着ケイ酸塩ガラス中に反転されているという
ことである。
【０００６】堆積の後に、ドーピングされたケイ酸塩ガ
ラスを例えば化学機械的研磨（ＣＭＰ）により研磨し
て、平坦面を用意する。付加的な集積回路素子の堆積が
可能になり、かつより大きな素子密度が許容されるの
で、高平坦化表面地形が望ましい。しかしながら、複雑
な地形は、ＣＭＰでの平坦面の達成を難しくする。殊
に、ドーピングされたケイ酸塩ガラスのわん状変形が広
幅空間で生じる。このようなわん状変形は表面平坦性に
悪影響を及ぼし、後続のリソグラフィ工程の焦点深度を
低減する。
ラスを例えば化学機械的研磨（ＣＭＰ）により研磨し
て、平坦面を用意する。付加的な集積回路素子の堆積が
可能になり、かつより大きな素子密度が許容されるの
で、高平坦化表面地形が望ましい。しかしながら、複雑
な地形は、ＣＭＰでの平坦面の達成を難しくする。殊
に、ドーピングされたケイ酸塩ガラスのわん状変形が広
幅空間で生じる。このようなわん状変形は表面平坦性に
悪影響を及ぼし、後続のリソグラフィ工程の焦点深度を
低減する。
【０００７】
【発明が解決しようとする課題】前記の考察から、ＣＭ
Ｐの間のわん状変形の低減を伴う素子構造の間隙充填を
達成することが望ましい。
Ｐの間のわん状変形の低減を伴う素子構造の間隙充填を
達成することが望ましい。
【０００８】
【課題を解決するための手段】本発明は素子の製造に関
する。殊に、本発明は研磨後の改善された表面平坦性を
提供する。１実施態では、第１層を、複雑な地形を有す
る基板上に用意する。第１層を少なくとも狭隘間隙を充
填するために十分な厚さで堆積させる。第２層を次い
で、第１の誘電層の上に形成して、広幅間隙を充填す
る。第２層は、第１層よりも耐研磨性が高い。より耐研
磨性な層である第２層を製造すると、表面平坦性が研磨
の後に改善される。
する。殊に、本発明は研磨後の改善された表面平坦性を
提供する。１実施態では、第１層を、複雑な地形を有す
る基板上に用意する。第１層を少なくとも狭隘間隙を充
填するために十分な厚さで堆積させる。第２層を次い
で、第１の誘電層の上に形成して、広幅間隙を充填す
る。第２層は、第１層よりも耐研磨性が高い。より耐研
磨性な層である第２層を製造すると、表面平坦性が研磨
の後に改善される。
【０００９】
【実施例】本発明により、半導体製造の際に研磨により
生ずるわん状変形が低減される。本発明の考察を簡略化
するために、ＤＲＡＭ ＩＣを形成する場合において記
載する。しかしながら、本発明はかなりより広く、かつ
通常、わん状変形が問題となる半導体製造に適用するこ
とができる。ＤＲＡＭセル及びドーピングされたケイ酸
塩ガラスを間隙充填剤として使用するための慣用の方法
は、本発明の考察前に提供されている。
生ずるわん状変形が低減される。本発明の考察を簡略化
するために、ＤＲＡＭ ＩＣを形成する場合において記
載する。しかしながら、本発明はかなりより広く、かつ
通常、わん状変形が問題となる半導体製造に適用するこ
とができる。ＤＲＡＭセル及びドーピングされたケイ酸
塩ガラスを間隙充填剤として使用するための慣用の方法
は、本発明の考察前に提供されている。
【００１０】図１では、慣用の溝キャパシタＤＲＡＭセ
ル１００が示されている。このような慣用の溝キャパシ
タＤＲＡＭセルは、例えば、Nesbit et al., A0.6μｍ2
256Mb Trench DRAM Cell With Self-Aligned Buried S
trap(BEST), IEDM93-627中に記載されており、これは、
この場合全ての目的で参考になる。典型的には、セルの
配列は、ワード線及びビット線により相互接続され、Ｄ
ＲＡＭチップを形成する。
ル１００が示されている。このような慣用の溝キャパシ
タＤＲＡＭセルは、例えば、Nesbit et al., A0.6μｍ2
256Mb Trench DRAM Cell With Self-Aligned Buried S
trap(BEST), IEDM93-627中に記載されており、これは、
この場合全ての目的で参考になる。典型的には、セルの
配列は、ワード線及びビット線により相互接続され、Ｄ
ＲＡＭチップを形成する。
【００１１】ＤＲＡＭセル１００は、基板１０１中に形
成された溝キャパシタ１６０を含む。この溝は典型的に
はｎ−ドーパントで高濃度ドーピングされたポリシリコ
ーン（ポリ）１６１で充填される。このポリは一枚のプ
レートのキャパシタとして機能し、「ストレージ・ノー
ド（storage node)」と称される。ｎ−タイプドーパン
トでドーピングされた埋め込みプレート１６５が、溝の
低い部分を囲んでいる。上部では、溝は寄生リークを低
減するためのカラー１６８である。ノード誘電体１６３
がキャパシタの２つのプレートを分離する。ｎ−タイプ
ドーパントからなる埋め込みウェル１７０が、ＤＲＡＭ
セルの埋め込みプレートを配列中に接続するために設け
られる。埋め込みウェルの上には、垂直リークを低減す
るために設けられるｐ−ウェル１７３がある。
成された溝キャパシタ１６０を含む。この溝は典型的に
はｎ−ドーパントで高濃度ドーピングされたポリシリコ
ーン（ポリ）１６１で充填される。このポリは一枚のプ
レートのキャパシタとして機能し、「ストレージ・ノー
ド（storage node)」と称される。ｎ−タイプドーパン
トでドーピングされた埋め込みプレート１６５が、溝の
低い部分を囲んでいる。上部では、溝は寄生リークを低
減するためのカラー１６８である。ノード誘電体１６３
がキャパシタの２つのプレートを分離する。ｎ−タイプ
ドーパントからなる埋め込みウェル１７０が、ＤＲＡＭ
セルの埋め込みプレートを配列中に接続するために設け
られる。埋め込みウェルの上には、垂直リークを低減す
るために設けられるｐ−ウェル１７３がある。
【００１２】ＤＲＡＭセルはトランジスタ１１０も含
む。このトランジスタはゲート１１２及びソース１１３
を含み、かつドレイン１１４拡散領域はｎ−タイプドー
パントからなる。キャパシタへのトランジスタの接続
は、拡散領域１２５（「ノード拡散」とも称される）を
介して達成される。ゲートスタック（「ワード線」とも
称される）は典型的にはポリ３６６及びニトリド３６８
層からなる。場合により、層３５７は、ワード線抵抗を
低減するためにポリの層上のケイ化物、例えばモリブデ
ン（ＭｏＳｉｘ）、タンタル（ＴａＳｉｘ）、タングス
テン（ＷＳｉｘ）、チタニウム（ＴｉＳｉｘ）又はコバ
ルト（ＣｏＳｉｘ）からなるポリサイド層である。１実
施態では、ポリサイド層はポリ上のＷＳｉｘからなる。
ニトリドライナー３６９がゲートスタック及び基板を覆
う。ニトリド層３６８及びニトリドライナーは後続の方
法のためのエッチ又は研磨停止層として機能する。
む。このトランジスタはゲート１１２及びソース１１３
を含み、かつドレイン１１４拡散領域はｎ−タイプドー
パントからなる。キャパシタへのトランジスタの接続
は、拡散領域１２５（「ノード拡散」とも称される）を
介して達成される。ゲートスタック（「ワード線」とも
称される）は典型的にはポリ３６６及びニトリド３６８
層からなる。場合により、層３５７は、ワード線抵抗を
低減するためにポリの層上のケイ化物、例えばモリブデ
ン（ＭｏＳｉｘ）、タンタル（ＴａＳｉｘ）、タングス
テン（ＷＳｉｘ）、チタニウム（ＴｉＳｉｘ）又はコバ
ルト（ＣｏＳｉｘ）からなるポリサイド層である。１実
施態では、ポリサイド層はポリ上のＷＳｉｘからなる。
ニトリドライナー３６９がゲートスタック及び基板を覆
う。ニトリド層３６８及びニトリドライナーは後続の方
法のためのエッチ又は研磨停止層として機能する。
【００１３】浅溝絶縁（ＳＴＩ）１８０が他のセル又は
素子からＤＲＡＭセルを絶縁するために設けられる。図
面から分かるように、ワード線１２０を溝上に形成し、
かつそれからＳＴＩにより絶縁する。ワード線１２０は
「パッシングワード線」とも称される。このような構成
は折り返しビット線アーキテクチャと称される。
素子からＤＲＡＭセルを絶縁するために設けられる。図
面から分かるように、ワード線１２０を溝上に形成し、
かつそれからＳＴＩにより絶縁する。ワード線１２０は
「パッシングワード線」とも称される。このような構成
は折り返しビット線アーキテクチャと称される。
【００１４】インターレベル誘電層１８９がワード線上
に形成される。ビット線を表す導電層はインターレベル
誘電層上に形成される。ビット線接触開口部１８６は、
ソース１１３をビット線１９０に接続するためにインタ
ーレベル誘電層中に設けられる。
に形成される。ビット線を表す導電層はインターレベル
誘電層上に形成される。ビット線接触開口部１８６は、
ソース１１３をビット線１９０に接続するためにインタ
ーレベル誘電層中に設けられる。
【００１５】図２及び３は低減されたわん状変形を伴う
間隙充填のための慣用の方法を示している。図２では、
部分的に完成されたＩＣ構造体１００の断面図が示され
ている。構造体１００は、例えばシリコーンウェーハか
らなる半導体基板１０１上に形成される。この基板はそ
れ自体で、相互に重ねられた構造体の層からなってもよ
い。考察の目的に関し、このような構造体を通常、この
場合基板と称する。
間隙充填のための慣用の方法を示している。図２では、
部分的に完成されたＩＣ構造体１００の断面図が示され
ている。構造体１００は、例えばシリコーンウェーハか
らなる半導体基板１０１上に形成される。この基板はそ
れ自体で、相互に重ねられた構造体の層からなってもよ
い。考察の目的に関し、このような構造体を通常、この
場合基板と称する。
【００１６】図示しているように、基板の表面には、空
間２１５及び２３０により分離されたメサ形部２１０及
び２１２が含まれる。メサ形部は例えば、図１に記され
たようなトランジスタゲートスタックを表す。ゲートス
タックは例えば、ゲートとスタック層を基板上に形成
し、かつそれを慣用のリソグラフィー及びエッチング技
術を使用してパターン化することにより形成する。
間２１５及び２３０により分離されたメサ形部２１０及
び２１２が含まれる。メサ形部は例えば、図１に記され
たようなトランジスタゲートスタックを表す。ゲートス
タックは例えば、ゲートとスタック層を基板上に形成
し、かつそれを慣用のリソグラフィー及びエッチング技
術を使用してパターン化することにより形成する。
【００１７】ＩＣの各成分は通常、サイズにおいて変化
する。従ってメサ形部又は活性領域のサイズも変化す
る。前記のように、メサ形部２１０は狭隘変化であり、
かつメサ形部２１２は広幅変化である。更に、メサ形部
間の空間もその寸法において変動する。図に見られるよ
うに、空間２１５は相対的に狭く、かつ空間２３０は相
対的に幅広い。しかしながら活性メサ形部及び空間の実
際のサイズは厳密ではない。高い成分密度のＩＣ構造体
を製造することが望ましいので、狭隘メサ形部及び空間
は典型的には、ほぼＦに相応し、一方で広幅変法はほぼ
Ｆよりも大きいものに相応する。
する。従ってメサ形部又は活性領域のサイズも変化す
る。前記のように、メサ形部２１０は狭隘変化であり、
かつメサ形部２１２は広幅変化である。更に、メサ形部
間の空間もその寸法において変動する。図に見られるよ
うに、空間２１５は相対的に狭く、かつ空間２３０は相
対的に幅広い。しかしながら活性メサ形部及び空間の実
際のサイズは厳密ではない。高い成分密度のＩＣ構造体
を製造することが望ましいので、狭隘メサ形部及び空間
は典型的には、ほぼＦに相応し、一方で広幅変法はほぼ
Ｆよりも大きいものに相応する。
【００１８】ＢＰＳＧのようなドーピングされたケイ酸
塩ガラス層２５０を基板の表面上に堆積させ、空間を充
填する。ＢＰＳＧの等写により、下にある基板の地形が
ＢＰＳＧ層中に良好に反映される。
塩ガラス層２５０を基板の表面上に堆積させ、空間を充
填する。ＢＰＳＧの等写により、下にある基板の地形が
ＢＰＳＧ層中に良好に反映される。
【００１９】図３では、ドーピングされたケイ酸塩ガラ
ス層が、例えばＣＭＰにより平坦化されている。ＣＭＰ
でケイ酸塩ガラス層を研磨し、その際、メサ形部の頂面
を研磨停止として使用する。その結果、ドーピングされ
たケイ酸塩ガラス及びメサ形部の頂面は共平坦である。
しかしながら、広幅空間２３０での過剰の浸食又はドー
ピングされたケイ酸塩ガラス層のわん状変形が生じ、凹
面２６１がもたらされる。
ス層が、例えばＣＭＰにより平坦化されている。ＣＭＰ
でケイ酸塩ガラス層を研磨し、その際、メサ形部の頂面
を研磨停止として使用する。その結果、ドーピングされ
たケイ酸塩ガラス及びメサ形部の頂面は共平坦である。
しかしながら、広幅空間２３０での過剰の浸食又はドー
ピングされたケイ酸塩ガラス層のわん状変形が生じ、凹
面２６１がもたらされる。
【００２０】本発明により、間隙充填層に改善された耐
わん状変形性を生じさせる。図４〜６は本発明の１実施
態を示している。図４では、部分的に完成されたＩＣ構
造体３００の断面が示されている。ＩＣ構造体は例え
ば、ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）及び固定記憶装置
（ＲＯＭ）を含むランダム・アクセス・メモリ（ＲＡ
Ｍ）である。他のＩＣには、プログラム可能論理列（Ｐ
ＬＡｓ）、現場プログラム可能ゲート列（ＦＰＧＡ
ｓ）、アプリケーション特異的ＩＣｓ（ＡＳＩＣｓ）、
組合せＤＲＡＭ−論理ＩＣｓ又は他のタイプのＩＣｓが
含まれる。典型的には、多くのＩＣｓがウェーハ上に平
行に形成されれる。処理が完了した後に、ウェーハをＩ
Ｃを分離するためにダイシングして個々のチップにす
る。次いでチップを包装し、例えば消費製品、例えばコ
ンピューターシステム、携帯電話、パーソナルデジタル
アシスタンツ（ＰＤＡｓ）及び他の電子製品で使用され
る最終製品にする。しかしながら、本発明は理解を容易
にするためにＩＣの形成に関して記載している。更に、
ＩＣは処理のどの工程であってもよい。
わん状変形性を生じさせる。図４〜６は本発明の１実施
態を示している。図４では、部分的に完成されたＩＣ構
造体３００の断面が示されている。ＩＣ構造体は例え
ば、ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）及び固定記憶装置
（ＲＯＭ）を含むランダム・アクセス・メモリ（ＲＡ
Ｍ）である。他のＩＣには、プログラム可能論理列（Ｐ
ＬＡｓ）、現場プログラム可能ゲート列（ＦＰＧＡ
ｓ）、アプリケーション特異的ＩＣｓ（ＡＳＩＣｓ）、
組合せＤＲＡＭ−論理ＩＣｓ又は他のタイプのＩＣｓが
含まれる。典型的には、多くのＩＣｓがウェーハ上に平
行に形成されれる。処理が完了した後に、ウェーハをＩ
Ｃを分離するためにダイシングして個々のチップにす
る。次いでチップを包装し、例えば消費製品、例えばコ
ンピューターシステム、携帯電話、パーソナルデジタル
アシスタンツ（ＰＤＡｓ）及び他の電子製品で使用され
る最終製品にする。しかしながら、本発明は理解を容易
にするためにＩＣの形成に関して記載している。更に、
ＩＣは処理のどの工程であってもよい。
【００２１】構造体３００は半導体基板１０１上に形成
されている。１実施態では、基板３００はシリコーンウ
ェーハからなる。例えばガリウムヒ素、ゲルマニウム、
絶縁体上シリコーン（ＳＯＩ）、ガラス又は他の材料か
らなる他の基板も使用可能である。基板は例えば、多か
れ少なかれ、所望の電気的特性を達成するために予め測
定された導電性のドーパントでドーピングされていてよ
い。
されている。１実施態では、基板３００はシリコーンウ
ェーハからなる。例えばガリウムヒ素、ゲルマニウム、
絶縁体上シリコーン（ＳＯＩ）、ガラス又は他の材料か
らなる他の基板も使用可能である。基板は例えば、多か
れ少なかれ、所望の電気的特性を達成するために予め測
定された導電性のドーパントでドーピングされていてよ
い。
【００２２】図に見られるように、基板には、狭隘及び
幅弘空間３１５及び３３０により分離された狭隘及び広
幅メサ形部３１０及び３１２が含まれる。誘電材料の第
１層を基板の表面上に堆積させる。第１誘電層の厚さ
は、狭隘間隙３１５を充填するために十分な厚さであ
る。狭隘間隙は典型的にはＦに等しいので、１実施態中
の第１誘電層の厚さは少なくとも１／２Ｆである。第１
誘電層の厚さは、広幅空間３３０中では、メサ形部の高
さＨよりも少ないような厚さである。
幅弘空間３１５及び３３０により分離された狭隘及び広
幅メサ形部３１０及び３１２が含まれる。誘電材料の第
１層を基板の表面上に堆積させる。第１誘電層の厚さ
は、狭隘間隙３１５を充填するために十分な厚さであ
る。狭隘間隙は典型的にはＦに等しいので、１実施態中
の第１誘電層の厚さは少なくとも１／２Ｆである。第１
誘電層の厚さは、広幅空間３３０中では、メサ形部の高
さＨよりも少ないような厚さである。
【００２３】第１誘電層は、狭隘構造体の適当な充填を
用意するためのドーピングされたケイ酸塩ガラス、例え
ばＰＢＳＧからなる。他のドーピングされたケイ酸塩ガ
ラス、例えばＢＳＧ又は他の良好な間隙充填特性を有す
るものを使用することができる。ドーピングされていな
いケイ酸塩ガラスで達成可能な狭隘間隙の充填よりもよ
り低い熱供給で狭隘間隙の充填が可能であるように、ド
ーピングされたケイ酸塩ガラスは、ドーピングされてい
ないケイ酸塩ガラスの融点よりも低い融点を有するのが
有利である。様々なタイプのドーピングされたケイ酸塩
ガラスを種々の公知のＣＶＤ技術を用いて堆積させる。
典型的には、ドーピングされたケイ酸塩ガラスをＣＶＤ
で堆積させ、かつ流動をもたらすために十分な温度でア
ニーリングし、メサ形部の間の間隙を充填する。
用意するためのドーピングされたケイ酸塩ガラス、例え
ばＰＢＳＧからなる。他のドーピングされたケイ酸塩ガ
ラス、例えばＢＳＧ又は他の良好な間隙充填特性を有す
るものを使用することができる。ドーピングされていな
いケイ酸塩ガラスで達成可能な狭隘間隙の充填よりもよ
り低い熱供給で狭隘間隙の充填が可能であるように、ド
ーピングされたケイ酸塩ガラスは、ドーピングされてい
ないケイ酸塩ガラスの融点よりも低い融点を有するのが
有利である。様々なタイプのドーピングされたケイ酸塩
ガラスを種々の公知のＣＶＤ技術を用いて堆積させる。
典型的には、ドーピングされたケイ酸塩ガラスをＣＶＤ
で堆積させ、かつ流動をもたらすために十分な温度でア
ニーリングし、メサ形部の間の間隙を充填する。
【００２４】ドーピングされたケイ酸塩ガラスのドーパ
ント濃度がその溶融温度に影響を及ぼす。ドーパント濃
度が高くなるほど、ガラスの溶融温度は低くなり、その
逆も同様である。典型的には、ドーピングされたケイ酸
塩ガラスのドーパント濃度を、所定の熱供給内で狭隘間
隙が十分に充填されるように選択する。しかしながら、
過剰に高いドーパント濃度では、ドーパントは沈殿し
て、大きな酸結晶を形成する傾向がある。
ント濃度がその溶融温度に影響を及ぼす。ドーパント濃
度が高くなるほど、ガラスの溶融温度は低くなり、その
逆も同様である。典型的には、ドーピングされたケイ酸
塩ガラスのドーパント濃度を、所定の熱供給内で狭隘間
隙が十分に充填されるように選択する。しかしながら、
過剰に高いドーパント濃度では、ドーパントは沈殿し
て、大きな酸結晶を形成する傾向がある。
【００２５】１実施態では、第１のドーピングされたケ
イ酸塩ガラス層はＢＰＳＧからなる。ＢＰＳＧのドーパ
ント濃度は、表面結晶の形成をもたらすドーパント濃度
未満であるのが有利である。１実施態では、Ｂ及びＰの
ドーパント濃度は、約１１重量％未満である。
イ酸塩ガラス層はＢＰＳＧからなる。ＢＰＳＧのドーパ
ント濃度は、表面結晶の形成をもたらすドーパント濃度
未満であるのが有利である。１実施態では、Ｂ及びＰの
ドーパント濃度は、約１１重量％未満である。
【００２６】第２誘電層を第１誘電層上に堆積させる。
第２誘電層の厚さは、広幅空間を完全に充填して、後続
の研磨工程の後に誘電層とメサ形部の頂部との間に平坦
面が生ずるのに十分な厚さである。
第２誘電層の厚さは、広幅空間を完全に充填して、後続
の研磨工程の後に誘電層とメサ形部の頂部との間に平坦
面が生ずるのに十分な厚さである。
【００２７】第２誘電層を第１誘電層よりも遅いＣＭＰ
速度を有するように選択する。第２誘電層は、ＣＭＰに
対して、第１誘電層に比べてより十分に耐性があり、わ
ん状変形の発生を減ずる。１：１よりも大きい第１及び
第２層の間の研磨選択率が、わん状変形の低減に役立
つ。有利には、選択率は約３：１である。選択率が高す
ぎると、逆のわん状変形効果が、広幅空間で起こりうる
（即ち、広幅空間が隆起する）。１実施態では、第２誘
電層は、ドーピングされていないケイ酸塩ガラス、例え
ばＴＥＯＳからなる。
速度を有するように選択する。第２誘電層は、ＣＭＰに
対して、第１誘電層に比べてより十分に耐性があり、わ
ん状変形の発生を減ずる。１：１よりも大きい第１及び
第２層の間の研磨選択率が、わん状変形の低減に役立
つ。有利には、選択率は約３：１である。選択率が高す
ぎると、逆のわん状変形効果が、広幅空間で起こりうる
（即ち、広幅空間が隆起する）。１実施態では、第２誘
電層は、ドーピングされていないケイ酸塩ガラス、例え
ばＴＥＯＳからなる。
【００２８】公知のように、ＣＭＰ速度はドーピングさ
れたケイ酸塩ガラス層のドーパント濃度に依存してい
る。ドーピングされたケイ酸塩ガラスの濃度を低くする
と、そのＣＭＰ速度は遅くなる。別の実施態では、第２
誘電層は、第１誘電層よりも低いドーパント濃度を有す
るドーピングされたケイ酸塩ガラスからなる。例えば、
第１誘電層がＢＰＳＧからなる場合には、ＰＳＧは第２
誘電層として使用される。第２誘電層が第１誘電層より
もより耐性である限りは、耐わん状変形性は改善され
る。
れたケイ酸塩ガラス層のドーパント濃度に依存してい
る。ドーピングされたケイ酸塩ガラスの濃度を低くする
と、そのＣＭＰ速度は遅くなる。別の実施態では、第２
誘電層は、第１誘電層よりも低いドーパント濃度を有す
るドーピングされたケイ酸塩ガラスからなる。例えば、
第１誘電層がＢＰＳＧからなる場合には、ＰＳＧは第２
誘電層として使用される。第２誘電層が第１誘電層より
もより耐性である限りは、耐わん状変形性は改善され
る。
【００２９】図５では、ウェーハの表面を例えば、ＣＭ
Ｐにより研磨している。ＣＭＰはメサ形部の頂面に選択
性がある。図のように、メサ形部の頂面は例えば窒化物
でキャップされる。このように、ＣＭＰは窒化物に対し
て選択性があり、これを研磨停止として使用する。メサ
形部により生じる地形の故に、第２誘電層の盛り上がり
部分３７０はＣＭＰにより始めにアタックされる。結果
として、ＣＭＰは第１誘電層を領域３７０で始めに露出
させ、一方で、広幅空間３３０を覆う第２誘電層を残
す。図に見られるように、この時点でＣＭＰは第１及び
第２誘電層３５１及び３５２の頂面で比較的平坦な面を
作る。
Ｐにより研磨している。ＣＭＰはメサ形部の頂面に選択
性がある。図のように、メサ形部の頂面は例えば窒化物
でキャップされる。このように、ＣＭＰは窒化物に対し
て選択性があり、これを研磨停止として使用する。メサ
形部により生じる地形の故に、第２誘電層の盛り上がり
部分３７０はＣＭＰにより始めにアタックされる。結果
として、ＣＭＰは第１誘電層を領域３７０で始めに露出
させ、一方で、広幅空間３３０を覆う第２誘電層を残
す。図に見られるように、この時点でＣＭＰは第１及び
第２誘電層３５１及び３５２の頂面で比較的平坦な面を
作る。
【００３０】図６のようにＣＭＰを続行する。第２誘電
層が第１誘電層よりも遅いＣＭＰ速度を有するので、第
１誘電層は第２誘電層よりも早く除去される。図から分
かるように、よりＣＭＰ耐性な第２誘電層は、広幅空間
３３０でのわん状変形を低減するか、又は発生を阻止す
るのに役立ち、一方で誘電層は、エッチ停止層（メサ形
部の頂部）まで研磨される。
層が第１誘電層よりも遅いＣＭＰ速度を有するので、第
１誘電層は第２誘電層よりも早く除去される。図から分
かるように、よりＣＭＰ耐性な第２誘電層は、広幅空間
３３０でのわん状変形を低減するか、又は発生を阻止す
るのに役立ち、一方で誘電層は、エッチ停止層（メサ形
部の頂部）まで研磨される。
【００３１】本発明は特に様々な実施態を参照しつつ示
され、かつ記載されたが、本発明の範囲から外れること
なく本発明を変更することもできることが当業者には理
解されるであろう。従って、本発明の範囲は、前記を参
照して決められるのではなく、同等の全ての領域を含む
従属請求項を参照にして決定される。
され、かつ記載されたが、本発明の範囲から外れること
なく本発明を変更することもできることが当業者には理
解されるであろう。従って、本発明の範囲は、前記を参
照して決められるのではなく、同等の全ての領域を含む
従属請求項を参照にして決定される。
【図１】ＤＲＡＭセルを示す図。
【図２】研磨時にわん状変形が生ずるドーピングされた
ケイ酸塩ガラスを用いて素子層中の間隙を充填するため
の慣用の方法を示す図。
ケイ酸塩ガラスを用いて素子層中の間隙を充填するため
の慣用の方法を示す図。
【図３】研磨によりわん状変形がもたらされた、ドーピ
ングされたケイ酸塩ガラスを用いて素子層中の間隙を充
填するための慣用の方法を示す図。
ングされたケイ酸塩ガラスを用いて素子層中の間隙を充
填するための慣用の方法を示す図。
【図４】研磨により生じるわん状変形を低減するための
本発明の１実施態での研磨前の第１及び第２誘電層を備
えたＩＣ構造体を示す図。
本発明の１実施態での研磨前の第１及び第２誘電層を備
えたＩＣ構造体を示す図。
【図５】研磨により生じるわん状変形を低減するための
本発明の１実施態でのＣＭＰ研磨途中のＩＣ構造体を示
す図。
本発明の１実施態でのＣＭＰ研磨途中のＩＣ構造体を示
す図。
【図６】研磨により生じるわん状変形を低減するための
本発明の１実施態でのＣＭＰ研磨後のＩＣ構造体を示す
図。
本発明の１実施態でのＣＭＰ研磨後のＩＣ構造体を示す
図。
１００ ＤＲＡＭセル、 １０１ 基板、 １１３ ソ
ース、 １１４ ドレイン、 １６０ 溝キャパシタ、
１６１ ポリシリコン（ポリ）、 １６３ノード誘電
体、 １６８ カラー、 １７０ 埋め込みウェル、
１２５ 拡散領域、 １７３ ｐ−ウェル、 １８０
ＳＴＩ、 １８６ ビット先接触開口部、 １８９ イ
ンターレベル誘電層、 １９０ ビット線、 ２１５
空間、２３０ 空間、 ２６１ 凹面、 ３１０ 狭隘
メサ形部、 ３１２ 広幅メサ型部、 ３１５ 狭隘空
間、 ３３０ 広幅空間
ース、 １１４ ドレイン、 １６０ 溝キャパシタ、
１６１ ポリシリコン（ポリ）、 １６３ノード誘電
体、 １６８ カラー、 １７０ 埋め込みウェル、
１２５ 拡散領域、 １７３ ｐ−ウェル、 １８０
ＳＴＩ、 １８６ ビット先接触開口部、 １８９ イ
ンターレベル誘電層、 １９０ ビット線、 ２１５
空間、２３０ 空間、 ２６１ 凹面、 ３１０ 狭隘
メサ形部、 ３１２ 広幅メサ型部、 ３１５ 狭隘空
間、 ３３０ 広幅空間
Claims (1)
- 【請求項１】 研磨後に平坦面を装備するための改善法
において、その改善法が：狭隘空間及び広幅空間により
分離される形状部を含む複雑な地形を有する基板を準備
し；十分に狭隘空間は充填するが、広幅空間は充填しな
い第１層を基板上に形成し；広幅空間を十分に充填し
て、研磨後の形状部上部を含む平坦面を用意し、かつ第
１層よりも耐研磨性が高い第２層を基板上に形成し；基
板表面を研磨して、形状部の上部を含む平坦面を生じさ
せるが、その際、第２層が広幅空間でのわん状変形を低
減することからなることを特徴とする、研磨後に平坦面
を装備するための改善法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/940808 | 1997-09-30 | ||
| US08/940,808 US5928959A (en) | 1997-09-30 | 1997-09-30 | Dishing resistance |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11162988A true JPH11162988A (ja) | 1999-06-18 |
Family
ID=25475458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10278462A Pending JPH11162988A (ja) | 1997-09-30 | 1998-09-30 | 基板研磨後に平坦面を装備するための改善法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5928959A (ja) |
| EP (1) | EP0905755B1 (ja) |
| JP (1) | JPH11162988A (ja) |
| KR (1) | KR100513257B1 (ja) |
| CN (1) | CN1210765C (ja) |
| TW (1) | TW426907B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150093A (ja) * | 2005-11-29 | 2007-06-14 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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