KR100513257B1 - 평탄표면제공방법 - Google Patents

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KR100513257B1
KR100513257B1 KR10-1998-0040202A KR19980040202A KR100513257B1 KR 100513257 B1 KR100513257 B1 KR 100513257B1 KR 19980040202 A KR19980040202 A KR 19980040202A KR 100513257 B1 KR100513257 B1 KR 100513257B1
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지멘스 악티엔게젤샤프트
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Abstract

본 발명은 연마에 기인하여 생성된 디싱을 감소시킨 표면을 생성하는 소자의 제조 방법에 관한 것이다. 감소된 디싱은, 복잡한 표면 토포그래피를 부분적으로 덮는 제 1 층 및 상기 표면 토포그래피를 덮는 제 2 층을 형성한 결과이다. 상기 제 2 층은 복잡한 토포그래피의 넓은 스페이스에서의 디싱을 감소시키기 위해, 제 1 층 보다 높은 연마 내성을 가진다.

Description

평탄 표면 제공 방법{IMPROVED DISHING RESISTANCE}
본 발명은 반도체 제조 방법에 관한 것이며, 보다 구체적으로는 평탄화 동안에 발생하는 디싱(dishing)을 감소시키기 위한 반도체 제조 방법에 관한 것이다.
소자 제조에 있어서, 기판 상에 절연층, 반도체 층 및 도전층이 형성된다. 상기 층들은 피쳐 및 스페이스를 생성하도록 패터닝된다. 피쳐와 스페이스의 최소 치수 또는 피쳐 크기(F)는 리소그래픽 시스템의 분해능에 의존한다. 피쳐 및 스페이스는 트랜지스터, 캐패시터 및 저항과 같은 소자를 형성하기 위해 패터닝된다. 이같은 소자들은 소정의 전기적 기능을 얻기 위해 상호 접속되어, 집적 회로(IC)를 형성한다.
F가 점차적으로 작아짐에 따라 피쳐 및 스페이스가 감소되어, 예를 들어 유전 물질을 사용하여 피쳐들 사이의 작은 갭을 충진하는 것이 더욱 어렵게 되었다. 갭 충진을 강화시키기 위해, BPSG(BoroPhosphosilicate Glass)와 같은 도핑된 실리케이트 유리가 사용된다. 도핑된 실리케이트 유리는 상대적으로 낮은 융점에 기인하여 갭을 충진시키는 데에 효과적이며, 융점이 낮다는 것은 실리케이트 유리가 증착되기 이전에 리플로우되도록 한다.
일반적으로, BPSG는 다양한 화학적 기상 증착(CVD) 기술에 의해 형성된다. 상기 BPSG는 약 400 ℃의 상대적으로 낮은 온도에서 증착된다. 증착 이후, 기판은 유리가 연화(soften)되어 흐를 수 있도록 충분히 높은 온도까지 가열된다. 예를 들어 800℃의 온도에서 BPSG의 어닐링으로 유리가 흘러 피쳐들 사이의 갭을 충진시킨다.
일반적으로, IC의 상이한 영역은 상이한 패턴 인자를 가지며, 소자 층의 기판 표면상에 복잡한 토포그래피를 형성한다. 패턴 인자는 패터닝된 영역 및 패터닝되지 않은 영역의 비로서 정의된다. 예를 들어 다이내믹 랜덤 액세스 메모리(DRAM) IC의 어레이 영역에 있어서, 패터닝 밀도는 지지 영역 또는 로직 영역의 밀도와 비교하여 상대적으로 높다. 이와 같이, 피쳐들 사이에서의 스페이스는 지지 영역 또는 로직 영역의 스페이스에 비해, 어레이 영역에서 더 좁다. 도핑된 실리케이트 유리가 갭을 충진하더라도, 그것은 상대적으로 컨포멀(conformal)하게 된다. 즉, 아래의 기판 또는 소자 층의 토포그래피가 증착되어진 도핑된 실리케이트 유리에 재현된다는 것이다.
증착 이후, 상기 도핑된 실리케이트 유리는 예를 들어 화학적 기계적 연마(CMP)에 의해 연마되어 평탄한 표면을 제공한다. 추가적인 집적 회로 부품의 증착을 허용하고 증가된 소자 밀도를 허용하기 때문에, 양호하게 평탄화된 표면 토포그래피가 바람직하다. 그러나, 복잡한 토포그래피는 CMP를 사용하여 평탄한 표면을 달성하기에는 어려움이 존재한다. 특히, 도핑된 실리케이트 유리의 디싱은 넓은 스페이스에서 발생한다. 이같은 디싱은 표면 평탄화에 불리한 영향을 미치며, 후속의 리소그래픽 공정에서의 포커스의 깊이를 감소시킨다.
상술한 문제점들로부터, 본 발명은 CMP 동안에 디싱이 감소된 소자 구조물의 갭 충진을 달성하는 것을 목적으로 한다.
본 발명은 소자 제조에 관한 것이다. 특히, 본 발명은 연마 이후에, 향상된 표면 평탄화를 제공한다. 실시예에 있어서, 제 1 층이 복잡한 토포그래피를 가지는 기판 상에 제공된다. 상기 제 1 층은 적어도 좁은 갭을 충진하기에 충분한 두께로 증착된다. 이어 제 2 층이 넓은 갭을 충진하기 위해 제 1 유전층 상부에 형성된다. 상기 제 2 층은 제 1 층 보다 연마에 대해 더 강한 내성을 갖는다. 보다 강한 연마 내성을 가지는 층인 제 2 층을 제공함으로써, 연마 이후에 표면 평탄화가 향상된다.
본 발명의 상기 기술들은 도면을 참조한 아래와 같은 상세한 설명을 고려하여 쉽게 이해될 수 있다.
본 발명은 반도체 제조 도중의 연마의 결과인 디싱을 감소시킨다. 본 발명의 설명을 용이하게 하기 위해, DRAM IC 형성에 관하여 설명된다. 그러나, 본 발명은 디싱과 관련된 일반적인 반도체 제조에 상당히 넓게 적용될 수 있다. 본 발명을 설명하기에 앞서, DRAM 셀의 설명 및 갭 충진제로서 도핑된 실리케이트 유리를 사용한 종래의 공정이 기재되었다.
도 1을 참조하여, 종래의 트랜치 캐패시터 DRAM 셀(100)이 도시되었다. 이같은 종래의 트랜치 캐패시터 DRAM 셀은 본 명세서에서 참조문으로 인용한, Nesbit등에 의한 자기 정렬된 매립 스트랩(BEST)을 가지는 0.6㎛ 2 256Mb 트랜치 DRAM 셀 IEDM 93-627에 개시되었다. 일반적으로, 셀 어레이는 워드 라인 및 비트 라인에 의해 상호 접속되어, DRAM 칩을 형성한다.
DRAM 셀(100)은 기판(101)내에 형성된 트랜치 캐패시터(160)를 포함한다. 일반적으로 상기 트랜치는 n 도펀트를 사용하여 고농도로 도핑된 폴리실리콘(폴리)(161)으로 충진된다. 캐패시터의 한 플레이트로 동작하는 상기 폴리는 "저장 노드"로 언급된다. n형 도펀트를 사용하여 도핑된 매립 플레이트(165)는 트랜치의 하부 부분을 둘러싼다. 트랜치의 상부 부분에는 기생 누설을 감소시키기 위한 컬러(168)가 존재한다. 노드 유전체(163)는 캐패시터의 두 플레이트를 절연시킨다. n형 도펀트를 포함한 매립 웰(170)은 어레이로 DRAM 셀의 매립 플레이트를 접속시키기 위해 제공된다. 수직형 누설을 감소시키기 위해 제공된 상술한 매립 웰은 p-웰(173)이다.
DRAM 셀은 또한 트랜지스터(110)를 포함한다. 상기 트랜지스터는 게이트(112)와 소스(113), 및 n형 도펀트를 가지는 드레인(114) 확산 영역을 포함한다. 트랜지스터의 캐패시터로의 접속은 "노드 확산"으로 언급되는 확산 영역(125)을 통해 이루어진다. "워드 라인"으로 언급되는 게이트 스택도 역시 일반적으로 폴리(366) 및 질화물(368) 층을 포함한다. 대안적으로 층(357)은 워드 라인의 저항을 감소시키기 위해 폴리 층 상부에 몰리브덴(MoSiX), 탄탈륨(TaSiX), 텅스텐(WSiX), 티타늄(TiSiX) 또는 코발트(CoSiX)와 같은 실리사이드 층을 포함하는 폴리사이드 층이다. 일 실시예에 있어서, 상기 폴리사이드 층은 폴리 층 상부에 WSiX를 포함한다. 질화물 라이너(369)는 게이트 스택 및 기판을 덮는다. 질화물 층(369) 및 질화물 라이너는 후속 공정 동안 에칭 또는 연마 정지 층으로 동작한다.
얕은 트랜치 절연부(STI)(180)가 DRAM 셀을 다른 셀 또는 다른 소자들로부터 절연시키기 위해 제공된다. 도시된 바와 같이, 워드 라인(120)이 트랜치의 상부에 형성되고 STI에 의해 트랜치와 절연된다. 워드 라인(120)은 "전송 워드 라인"으로 언급된다. 이같은 구조는 폴디드 비트 라인 구조(folded bitline architecture)로 언급된다.
층간 유전층(189)이 상기 워드 라인의 상부에 형성된다. 비트라인을 나타내는 도전층이 상기 층간 유전층 상부에 형성된다. 비트 라인 콘택 개구부(186)가 층간 유전층에 제공되어 비트 라인(190)에 소스(113)를 접속시킨다.
도 2a 및 도 2b는 디싱이 감소된 갭을 충진하기 위한 종래의 공정을 도시한다. 도 2a를 참조하여, 부분적으로 완성된 IC 구조물(100)의 단면도가 도시되었다. 상기 구조물(100)은 예를 들어 실리콘 웨이퍼로 이루어진 반도체 기판(101) 상에 형성된다. 기판은 하나의 층 위에 다른 층이 적층되어 있는 층 구조물로 이루어진다. 설명을 목적으로 상기 구조물은 본 명세서에서는 일반적으로 기판으로 언급한다.
실질적으로, 기판의 표면은 스페이스(215,230)로 분리된 메사(210,212)를 포함한다. 상기 메사는 예를 들어 도 1에서 도시된 것과 같은 트랜지스터 게이트 스택을 나타낸다. 게이트 스택은 예를 들어 기판 상에 게이트 스택 층을 형성하고 종래의 리소그래픽 및 에칭 기술을 사용하여 상기 게이트 스택 층을 패터닝함으로써 형성된다.
IC의 부품은 일반적으로 크기면에서 다양하다. 결론적으로, 메사 또는 활성 영역의 크기도 역시 다양하다. 도시된 바와 같이, 메사(210)는 좁은 변화를 가지고 메사(212)는 넓은 변화를 가진다. 더욱이 메사들 사이의 스페이스 역시 치수 면에서 다양하다. 도시된 바와 같이, 스페이스(215)는 상대적으로 좁고 스페이스(230)는 상대적으로 넓다. 그러나, 활성 메사 및 스페이스의 실제적 크기는 중요하지 않다. 높은 부품 밀도를 가지는 IC 구조물을 제조하는 것이 바람직해짐에 따라, 좁은 메사 및 스페이스는 일반적으로 약 F에 해당하는 반면에, 넓은 변화는 F보다 약간 큰 값에 해당한다.
BPSG와 같은 도핑된 실리케이트 유리 층(250)이 기판의 표면상에 증착되어 스페이스를 충진시킨다. 컨포멀한 BPSG에 기인하여, 아래 기판의 토포그래피는 BPSG 층도 반영된다.
도 2b를 참조하여, 도핑된 실리케이트 유리 층은 예를 들어 CMP에 의해 평탄화된다. CMP는 메사의 상부를 연마 정지층으로 사용하여 상기 실리케이트 유리 층을 연마한다. 결과적으로, 도핑된 실리케이트 유리 및 메사의 상부는 동일 평면이 된다. 그러나, 과잉 마모 또는 넓은 스페이스(230)에서의 도핑된 실리케이트 유리 층의 디싱이 발생하게 되어, 함몰부(261)의 생성을 야기한다.
본 발명에 따라, 갭 충진 층은 향상된 디싱 내성(dishing resistance)을 갖는다. 도 3a 내지 도 3c는 본 발명에 따른 실시예를 도시한다. 도 3a를 참조하여, 부분적으로 완성된 IC 구조물(300)의 단면도가 도시된다. 예를 들어 IC 구조물은 다이내믹 랜덤 액세스 메모리(DRAM), 동기화 DRAM(SDRAM) 및 판독 전용 메모리(ROM)를 포함하는 랜덤 액세스 메모리(RAM) IC이다. 다른 IC들은 프로그램 가능한 논리 어레이(PLA), 전계 프로그램 가능한 게이트 어레이(FPGA : Field Programmable Gate Arrays), 주문형 IC(ASIC : Application Specific IC), 통합된 DRAM 논리 IC(merged DRAM IC) 또는 다른 타입의 IC를 포함한다. 일반적으로, 다수개의 IC가 웨이퍼 상에 병렬로 형성된다. 처리가 완료되면, 웨이퍼는 개별적인 칩으로 IC를 분할하도록 다이싱된다. 상기 칩은 예를 들어 컴퓨터 시스템, 셀룰러 폰, 개인 휴대 단말(PDA) 및 다른 전자 제품과 같은 소비자 제품으로 사용되는 최종 제품을 형성하기 위해 패키징된다. 그러나, 본 발명은 용이한 이해를 위해 IC를 제조하는 것을 설명한다. 또한, IC는 어떤 단계의 처리에도 있을 수 있다.
구조물(300)은 반도체 기판(101) 상에 형성된다. 실시예에 있어서, 기판(300)은 실리콘 웨이퍼로 이루어진다. 예를 들어 갈륨 비소, 갈륨, SOI(Silicon On Insulator), 유리 또는 다른 물질로 이루어진 다른 기판도 역시 사용될 수 있다. 예를 들어 기판은 원하는 전기적 특성을 얻기 위해 미리 결정된 도전형의 도펀트를 사용하여 약하게 또는 강하게 도핑될 수 있다.
도시된 바와 같이, 기판은 스페이스(315,330)에 의해 각각 분리된 좁은 메사(310) 및 넓은 메사(312)를 포함한다. 제 1 유전 물질 층이 기판의 표면상에 증착된다. 제 1 유전층의 두께는 상기 좁은 갭(315)을 충진시키기에 충분할 정도이다. 좁은 갭이 일반적으로 F와 동일하기 때문에, 본 실시예에서 제 1 유전층의 두께는 적어도 가 된다. 제 1 유전층의 두께는 넓은 스페이스(330)에서는 메사의 높이(H) 보다 적다.
제 1 유전층은 BPSG와 같은 도핑된 실리케이트 유리로 이루어지며, 좁은 구조물에 대한 적당한 충진을 제공한다. BSG 또는 양호한 갭 충진 특성을 가지는 다른 물질과 같은 다른 도핑된 실리케이트 유리도 유용하다. 도핑된 실리케이트 유리는 바람직하게 도핑되지 않은 실리케이트 유리의 융점보다 낮은 융점을 가지며, 도핑되지 않은 실리케이트 유리를 사용하여 얻어지는 것보다는 낮은 열 용량으로 좁은 갭을 충진시킬 수 있게 한다. 다양한 타입의 도핑된 실리케이트 유리는 다양한 공지된 CVD 기술을 사용하여 증착된다. 일반적으로, 도핑된 실리케이트 유리는 CVD에 의해 증착되고, 흘러서 메사 사이의 갭을 충진시키기에 충분한 온도로 어닐링된다.
도핑된 실리케이트 유리의 도펀트 농도는 자신의 융점 온도에 영향을 미친다. 도펀트의 농도가 높아질수록 유리의 융점 온도는 낮아지며, 그 역도 성립한다. 일반적으로, 도핑된 실리케이트 유리의 도펀트 농도는 소정의 열적 용량 내에서 좁은 갭을 효과적으로 충진시키도록 선택된다. 그러나, 과하게 높은 도펀트 농도로, 상기 도펀트는 응결하여 커다란 산 결정을 형성하기 쉽다.
실시예에 있어서, 제 1 도핑된 실리케이트 유리 층은 BPSG로 이루어진다. BPSG의 도펀트 농도는 바람직하게 표면 결정을 형성하는 농도보다 낮다. 실시예에 있어서, B 및 P의 도펀트 농도는 약 11중량% 보다 낮다.
제 2 유전층이 제 1 유전층 상부에 증착된다. 제 2 유전층의 두께는 넓은 스페이스를 완전히 충진시키기에 충분할 정도가 되어, 후속의 연마 단계 이후에 유전층과 메사의 상부 사이에 평탄한 표면이 형성될 수 있게 된다.
제 2 유전층은 제 1 유전층보다 낮은 CMP 비율을 갖도록 선택된다. 제 2 유전층은 디싱의 발생을 감소시키기 위해, 제 1 유전층보다 충분히 많은 CMP에 대한 내성을 가진다. 1 : 1 보다 큰 제 1 및 제 2 층의 연마 선택도가 디싱을 감소시키는 데에 유용하다. 바람직하게 선택도는 약 3 : 1이 된다. 선택도가 매우 높다면, 넓은 스페이스에서 역 디싱 효과가 발생한다(즉 넓은 스페이스는 상승된다). 실시예에 있어서, 제 2 유전층은 TEOS와 같은 도핑되지 않은 실리케이트 유리로 이루어진다.
공지된 바와 같이, CMP 비율은 도핑된 실리케이트 유리 층의 도펀트 농도에 의존한다. 도핑된 실리케이트 유리 층의 농도를 낮추는 것은 그 층의 CMP 비율을 낮추게 된다. 다른 실시예에 있어서, 제 2 유전층은 제 1 유전층보다 낮은 도펀트 농도를 가지는 도핑된 실리케이트 유리로 이루어진다. 예를 들어 제 1 유전층이 BPSG로 이루어진다면, PSG가 제 2 유전층으로 사용될 수 있다. 제 2 유전층이 제 1 유전층보다 높은 내성을 가지는 한, 디싱 내성은 향상된다.
도 3b를 참조하여, 웨이퍼의 표면은 예를 들어 CMP로 연마된다. CMP는 메사의 상부 표면에 대해 선택적이다. 예시적으로, 메사의 상부는 예를 들어 질화물을 사용하여, 덮여진다. 이와 같이, 질화물을 연마 정지층으로 사용하여, CMP는 질화물에 대해 선택적이다. 메사에 의해 생성된 토포그래피에 기인하여, 제 2 유전층의 상승된 부분(370)은 CMP에 의해 우선적으로 마모된다. 결과적으로, CMP는 영역(370)의 제 1 유전층을 우선 노출시키는 한편, 넓은 스페이스(330)를 덮는 제 2 유전층은 남겨둔다. 도시된 바와 같이, 이러한 단계에서 CMP는 제 1 및 제 2 유전층(351,352)의 상부 표면으로 상대적으로 평탄한 표면을 생성한다.
도 3c를 참조하여, CMP는 계속된다. 제 2 유전층이 제 1 유전층보다 느린 CMP 비율을 가지기 때문에, 제 1 유전층은 제 2 유전층보다 빠르게 제거된다. 도시된 바와 같이, 높은 CMP 내성의 제 2 유전층은 넓은 스페이스(330)에서의 디싱 생성을 방지하거나 감소시키면서, 동시에 상기 유전층들은 에칭 정지층(메사의 상부)까지 연마된다.
본 발명이 특별히 도시되고 여러 실시예를 참조하여 설명되었을지라도, 본 발명의 범주를 일탈하지 않고 변형 및 수정도 역시 본 발명에 의한 것임을 기술 분야의 당업자에게 인지될 것이다. 본 발명의 범주는 상술한 상세한 설명에 기초한 것이 아니라 부가된 청구범위에 기초한다.
본 발명에 따라, 감소된 디싱은 복잡한 표면 토포그래피를 덮는 제 1 층을 형성하고, 상기 표면 토포그래피를 덮는 제 2 층을 증착함과 동시에, 상기 제 2 층은 제 1 층 보다 높은 연마 내성을 갖도록 물질을 선택함으로써, 복잡한 토포그래피의 넓은 스페이스에서의 디싱을 감소시킬 수 있다.
도 1은 실질적인 DRAM 셀을 도시한다.
도 2a 내지 도 2b는 연마시 디싱을 야기하는 도핑된 실리케이트 유리를 사용하여 소자 층의 갭을 충진시키기 위한 종래의 공정을 도시한다.
도 3a 내지 도 3c는 연마에 기인한 디싱을 감소시키기 위해 본 발명의 실시예에 따른 공정을 도시한다.
*도면의 주요부분에 대한 부호의 설명*
210, 310 : 좁은 메사 212, 312 : 넓은 메사
215, 315 : 좁은 스페이스 230, 330 : 넓은 스페이스
351 : 제 1 유전층 352 : 제 2 유전층

Claims (1)

  1. 연마 이후에 평탄한 표면을 제공하기 위한 방법으로서,
    좁은 스페이스와 넓은 스페이스에 의해 분리된 피쳐들을 포함한 복잡한 토포그래피를 가지는 기판을 제공하는 단계;
    상기 좁은 스페이스를 충분하게 충진시키지만 넓은 스페이스를 충진시키지 않는 제 1 층을 상기 기판 상에 형성하는 단계;
    상기 넓은 스페이스를 충분하게 충진시키고 연마 이후에 상기 피쳐의 상부를 가지는 평탄한 표면을 제공하며, 상기 제 1 층 보다 연마에 대해 높은 내성을 가지는 제 2 층을 상기 기판 상에 형성하는 단계; 및
    상기 피쳐의 상부를 가지는 평탄한 표면을 형성하기 위해 상기 기판의 표면을 연마하는 단계를 포함하며, 상기 제 2 층은 상기 넓은 스페이스에서 디싱을 감소시키는 것을 특징으로 하는 평탄 표면 제공 방법.
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