TWI571967B - 記憶體元件及其製造方法 - Google Patents

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TWI571967B
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Description

記憶體元件及其製造方法
本發明係有關於一種半導體技術，特別是指有關於一種記憶體元件及其製造方法的半導體技術。
動態隨機存取記憶體(Dyanmic Random Access Memory，DRAM)是許多電子產品內的必要元件。為了增加組件密度以及提升動態隨機存取記憶體的整體性能，工業製造商不斷地努力以縮小用於動態隨機存取記憶體之電晶體的尺寸。然而，當電晶體的尺寸縮小時，此種動態隨機存取記憶體在先進技術應用上的元件性能仍無法令人滿意。
因此，如何能提供一種改進的記憶體元件以及其製造方法便成為必需的。
本揭露之一態樣，提供一種記憶體元件，包含基板、第一主動區域、第二主動區域、閘極結構以及覆蓋層。第一主動區域以及第二主動區域交替設置於基板內。閘極結 構設置於基板內並介於第一主動區域以及第二主動區域之間。覆蓋層係位於閘極結構之上方以定義一空隙於覆蓋層以及閘極結構之間。
在一或多個實施方式中，閘極結構係一單層結構或一多層結構。
在一或多個實施方式中，閘極結構係多層結構，並包含第一部份，以及由第一部分所包圍之第二部份。
在一或多個實施方式中，空隙包含氣態材料。
在一或多個實施方式中，氣態材料之介電常數約為1。
在一或多個實施方式中，空隙係真空。
在一或多個實施方式中，覆蓋層係由氧化物所製成。
在一或多個實施方式中，覆蓋層包含第一部份，以及插入第一部份之第二部份。
在一或多個實施方式中，覆蓋層之第一部份係由氧化物所製成，且覆蓋層之第二部份係由氮化物所製成。
在一或多個實施方式中，記憶體元件另包含氮化層位於覆蓋層之上。
本揭露之另一態樣提供一種製造記憶體元件之方法，此方法包含下列步驟：交替形成第一主動區域以及第二主動區域於一基板內；形成一閘極結構於基板內，並介於第一主動區域以及第二主動區域之間；以及形成覆蓋層於閘極結構之上，以定義一空隙於覆蓋層以及閘極結構之間。
在一或多個實施方式中，形成閘極結構包含下列步驟：形成第一部份；形成由第一部份所包圍之第二部份。
在一或多個實施方式中，形成覆蓋層係密封閘極結構以及覆蓋層間之空間，以定義空隙。
在一或多個實施方式中，覆蓋層係由氧化物所製成。
在一或多個實施方式中，形成覆蓋層以定義空隙包含下列步驟：形成犧牲結構於閘極結構之上；形成覆蓋層之第一部份於犧牲結構之上，且覆蓋層之第一部份具有開口；移除犧牲結構；以及形成覆蓋層之第二部份於開口內，以形成覆蓋層並定義空隙。
在一或多個實施方式中，形成覆蓋層之第一部份包含下列步驟：沉積一覆蓋襯墊於犧牲結構之上；以及蝕刻覆蓋襯墊以形成具有開口之覆蓋層之第一部份。
在一或多個實施方式中，犧牲結構係由氮化物或光阻所製成。
在一或多個實施方式中，移除犧牲結構係藉由濕蝕刻或是光阻剝離進行。
在一或多個實施方式中，覆蓋層之第一部份係由氧化物所製成，且覆蓋層之第二部份係由氮化物所製成。
在一或多個實施方式中，方法另包含沈積氮化層於覆蓋層之上。
100‧‧‧記憶體元件
110‧‧‧基板
122‧‧‧第一主動區域
124‧‧‧第二主動區域
130‧‧‧閘極結構
132‧‧‧第一部份
134‧‧‧第二部份
136‧‧‧閘極介電層
140‧‧‧隔離結構
152‧‧‧第一氧化層
154‧‧‧第二氧化層
160‧‧‧凹槽
170‧‧‧頂氧化物
170a‧‧‧蝕刻頂氧化物
172‧‧‧襯墊
174‧‧‧覆蓋層
180‧‧‧空隙
190‧‧‧氮化層
200‧‧‧記憶體元件
210‧‧‧基板
222‧‧‧第一主動區域
224‧‧‧第二主動區域
230‧‧‧閘極結構
232‧‧‧第一部份
234‧‧‧第二部份
236‧‧‧閘極介電層
240‧‧‧隔離結構
252‧‧‧第一氧化層
254‧‧‧第二氧化層
256‧‧‧氧化物襯墊
260‧‧‧凹槽
270‧‧‧犧牲層
270a‧‧‧犧牲結構
280‧‧‧覆蓋襯墊
280a‧‧‧第一部份
282‧‧‧氮化層
282a‧‧‧第二部份
284‧‧‧覆蓋層
290‧‧‧空隙
300‧‧‧開口
本揭露可經由下列之實施方式以及配合對應的圖式被充分地瞭解。
第1A圖至第1D圖係依據本揭露之各種實施例製造一記憶體元件於不同階段時的剖面圖。
第2A圖至第2F圖係依據本揭露之各種實施例製造一記憶體元件於不同階段時的剖面圖。
下文係舉實施例配合所附圖式作詳細說明。為使便於理解，下述說明中相同元件將以相同之符號標示來說明。
以下將以圖式揭露本發明的複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
如前面所提到的問題，記憶體元件的要求變得更有挑戰性。舉例來說，當元件尺寸縮小時，記憶體元件之不同主動區域間的電壓差變得至關重要。尤其是，這些不同的主動區域係連接至不同的元件，並因此這些不同的主動區域具有不同的電位。記憶單元接面將會由具有較低電位的主動區域得到電容耦合。從主動區域的低場耦合會使得單元接面的電場增加並劣化閘極引發汲極漏電流 (gate-induced-drain-leakage，GIDL)表現，其不可避免地降低記憶體元件的性能。
本揭露提供一記憶體元件及其製造方法。本揭露之記憶體元件應用空隙於閘極結構之上、以及第一主動區域與第二主動區域之間。因此，由電壓差所導致的問題能被減少，並藉此增進記憶體元件的性能。
第1A圖至第1D圖係依據本揭露之各種實施例製造一記憶體元件100於不同階段時的剖面圖。
如第1A圖所示，首先提供用於製造記憶體元件100的基板110。第一主動區域122以及第二主動區域124係交替形成於基板110內，且閘極結構130係形成於基板110內並介於第一主動區域122與第二主動區域124之間。隔離結構140係形成於基板110內，且第一主動區域122、第二主動區域124以及閘極結構130係設置於兩個隔離結構140之間。
基板110可為矽基板、矽/鍺(SiGe)基板、磊晶基板、或矽晶絕緣體(SOI)基板等。
第一主動區域122以及第二主動區域124可經由摻雜而形成，例如，依照實際需要，可為n摻雜或是p摻雜。第一主動區域122以及第二主動區域124可分別用作記憶體元件之源極以及汲極，反之亦然。第一主動區域122與第二主動區域124可於形成閘極結構130之前或是之後形成。
閘極結構130可為一單層結構或一多層結構。例如，閘極結構130包含第一部份132以及由第一部份132 所包圍之第二部份134，如第1A圖所示。閘極結構130之第一部份132以及第二部份134係各自獨立由鎢(W)、氮化鈦(TiN)、氮化鉭(TaN)，氮化鎢(WN)、釕(Ru)、氮化鉬(MoN)、氮化鉭/氮化鈦、氮化鎢/氮化鈦、砷(As)摻雜的多晶矽、鉭(Ta)、鋁(Al)，鈦(Ti)、氮化鋯(ZrN)或它們的組合所製成。於一些實施例中，第一部份132係由氮化鈦所製成，而第二部份134係由鎢所製成。
值得注意的是，閘極結構130係設置於基板110之內。因此在上述實施例中，記憶體元件100可以被稱為一個凹槽存取元件(recess access device，RAD)。當一偏壓被施加於閘極結構130時，通道可被形成於基板110內並且位於閘極結構130的周圍。電流可以經由通道在第一主動區域122與第二主動區域124之間流動。
在一些實施例中，閘極結構130係藉由形成溝渠於基板110內所形成。接著，閘極結構130的第一部份132與第二部份134可藉由沈積於溝槽的底部部份所形成。因此，閘極結構130的頂表面較基板110的頂表面為低。閘極結構130之上方係溝槽內之未填充部份，且於後述之內容中稱作凹槽160。
此記憶體元件可應用如第1A圖所示的雙閘極系統，其記憶體元件之記憶單元包含兩個閘極結構、一個第一主動區域以及兩個第二主動區域。一隔離結構係設置於兩相鄰的記憶單元之間。第一主動區域係位於閘極結構之間，且第二主動區域係分別位於閘極結構與隔離結構之間。
在一些實施例中，閘極介電層136係形成於閘極結構130與第一主動區域122之間以及閘極結構130與第二主動區域124之間。閘極介電層136可於閘極結構130形成前，藉由沈積而形成。閘極介電層136的材料可為任何適合的介電材料，例如氧化物或是氮化物。
這些隔離結構140可為淺溝槽隔離(STI)結構。這些隔離結構140可設置於基板110內並介於兩相鄰的記憶單元之間以提供電氣隔離。在一些實施例中，這些隔離結構140係由介電材料所製成，例如氧化矽或是其他適合的材料。
在一些實施例中，第一氧化層152以及第二氧化層154係設置於基板110之上，如第1A圖所示。第一氧化層152與第二氧化層154係用作介電層。
如第1B圖所示，頂氧化物170係形成於凹槽160的側壁並位於閘極結構130之上。因此，密封凹槽160而留下空隙180於閘極結構130之上。
可藉由任何適合的沉積製程形成頂氧化物170。沉積製程的例子包含，但不限於化學氣相沉積(CVD)，物理氣相沉積(PVD)，原子層沉積(ALD)或其任意之組合。可在沉積之後選擇性地進行化學機械研磨(CMP)製程。
無任何固體材料填充於空隙180之中。在一些實施例中，空隙180係真空的。在其他實施例中，空隙180包含氣態材料。氣態材料可為氮氣、氧氣、空氣或其任意之 組合。空氣可以為乾燥空氣，其表示空氣中沒有水蒸汽或是具有低相對濕度(通常約為40%)。值得注意的是，在這些空隙180內的氣態材料具有低介質常數(k)。在一些實施例中，氣態材料的介電常數約為1。相反地，一般的記憶體元件所使用之填充閘極結構上的空間以用於隔離的介電材料，通常具有高的介電常數，例如氧化物(k約為3.9)與氮化物(k約為7至8)，可能導致電容耦合，進而造成漏電流。記憶體元件100應用多個空隙180於第一導電區域122與第二導電區域124之間，且位於閘極結構130的上方，以作為蓋子，空隙180具有較低的介電常數。因此，可降低電容耦合以防止漏電流，進而增進記憶體元件100的性能。
值得注意的是，閘極結構130係密封以留下空隙180於其上。這是因為頂氧化物170的材料，在凹槽160的角落的沈積速率比較快，同時這些在角落上的材料，在填滿凹槽160的底部前就已經橋接。也就是說，凹槽160的開口係密封以形成空隙180，其位於橋接的頂氧化物170與閘極結構130之間的空間。
如第1C圖所示，其係蝕刻頂氧化物170以形成蝕刻頂氧化物170a。每個蝕刻頂氧化物170a包含位於凹槽160之側壁的襯墊172，以及位於閘極結構130之上並橋接凹槽160之側壁的覆蓋層174。
值得注意的是，可應用其他的方法以形成閘極結構上方的空隙。例如，直接形成覆蓋層於閘極結構的上方 而無需襯墊，以橋接凹槽的側壁並且將空隙留在覆蓋層與閘極結構之間。
如第1D圖所示，沉積氮化層190於覆蓋層174以及第二氧化層154之上。因此形成記憶體元件100。氮化層190可由任何適合的沉積製程所形成，例如前述所提及者。可於沉積後選擇性地進行一化學機械研磨製程。在一些實施例中，氮化層190係由氮化矽(SiN)所製成。
依據本揭露之各實施例所形成之記憶體元件100，包含基板110、第一主動區域122、第二主動區域124、閘極結構130、隔離結構140、第一氧化層152、第二氧化層154、襯墊172、覆蓋層174、空隙180以及氮化層190。第一主動區域122以及第二主動區域124係交替設置於基板110內。閘極結構130係設置於基板110內，並位於第一主動區域122以及第二主動區域124之間。隔離結構140係設置於基板110內，並且第一主動區域122、第二主動區域124以及閘極結構130係設置於二個隔離結構140之間。第一氧化層152以及第二氧化層154係設置於基板110之上。襯墊172以及覆蓋層174係整合形成於閘極結構130的上方。空隙180係由覆蓋層174以及閘極結構130所定義，且係覆蓋層174以及閘極結構130之間的空間。氮化層190係設置於覆蓋層174以及第二氧化層154之上。
本揭露之記憶體元件應用一種新穎的結構，其包含位於閘極結構之上並用以隔離的空隙。空隙可為真空或具有低介電常數的氣態材料，且設置於記憶體元件之第一主 動區域以及第二主動區域之間。因此，可降低電容耦合，而增進記憶體元件的性能。此外，相較於填充有固態材料的結構，空隙能提供更好的應力鬆弛功能。
第2A圖至第2F圖係依據本揭露之各種實施例，製造一記憶體元件200於不同階段時的剖面圖。
如第2A圖所示，首先提供用於製造記憶體元件200之基板210。第一主動區域222以及第二主動區域224係交替形成於基板210內，且閘極結構230係形成於基板210內並介於第一主動區域222與第二主動區域224之間。閘極介電層236係形成於閘極結構230與第一主動區域222之間以及閘極結構230與第二主動區域224之間。隔離結構140係形成於基板210內，並且第一主動區域222、第二主動區域224以及閘極結構230係設置於兩個隔離結構240之間。第一氧化層252以及第二氧化層254係設置於基板210之上。氧化物襯墊256係設置於閘極結構230與第二氧化層254之上。
第一主動區域222以及第二主動區域224可分別用作記憶體元件之源極以及汲極，反之亦然。第一主動區域222與第二主動區域224可依照實際需要，為n摻雜或是p摻雜。
閘極結構230可為一單層結構或是一多層結構。如第2A圖所示，閘極結構230包含第一部份232以及由第一部份232所包圍之第二部份234。第一部分232和第二部份234之材料的例子可以參照第1A圖中所提及之第一部分 132與第二部份134的材料。在一些實施例中，第一部份232係由氮化鈦所製成，而第二部份234係由鎢所製成。
在一些實施例中，閘極結構230可藉由形成溝渠於基板210內而形成。接著，這些閘極結構230的第一部份232與第二部份234可藉由沈積於溝槽的底部部份而形成。因此，閘極結構230的頂表面較基板210的頂表面為低。在一些實施例中，可於形成閘極結構230之前，藉由沉積方法形成閘極介電層236。閘極介電層236可由任何適合的介電材料所製成，例如氧化物或是氮化物。
氧化物襯墊256係設置於第二氧化層254以及閘極結構230之上以定義凹槽260。氧化物襯墊256可以任何適合的製程所沈積，例如上述所提及者。在一些實施例中，氧化物襯墊256係藉由沈積方法而形成，並伴隨著蝕刻製程以去除角落上因為不同的沈積速率所造成的多餘氧化物，以避免角落被橋接並且定義出凹槽260。
其他特徵，例如：材料、形成的方式以及基板210、第一主動區域222、第二主動區域224、閘極結構230、閘極介電層236、隔離結構240、第一氧化層252與第二氧化層254的功能，可參照第1A圖中相對應的部份。
如第2B圖所示，沉積犧牲層270於氧化物襯墊256以及閘極結構230之上以填充凹槽260。犧牲層270可由上述的沈積製程所沈積，並選擇性進行化學機械研磨製程於沈積之後。考慮到將在後述之步驟中移除犧牲層270，卻不移除氧化物襯墊256，選擇犧牲層270的材料，使其與氧化 物襯墊256的材料不同。較佳地，由相較於氧化物襯墊256的氧化物，對犧牲層270材料具有更高選擇性之製程來移除犧牲層270。在一些實施例中，犧牲層270係由有機化合物、氮化物或是光阻所製成。光阻係為一光敏材料，例如高分子樹脂。
如第2C圖所示，蝕刻犧牲層270以留下氧化物襯墊256以及閘極結構230之上的犧牲結構270a。犧牲層270可由任何適合的製程所蝕刻，例如乾蝕刻以及濕蝕刻。
如第2D圖所示，沈積覆蓋襯墊280於氧化物襯墊256以及犧牲結構270a之上。覆蓋襯墊280可由上述任何提及之沈積製程所沈積，並可由氧化物製成。
如第2E圖所示，蝕刻覆蓋襯墊280以形成覆蓋層的第一部份280a。每個覆蓋層的第一部份280a具有一開口300，並位於犧牲結構270a之上。在一些實施例中，覆蓋襯墊280係由乾蝕刻製程所蝕刻。
如第2F圖所示，移除犧牲結構270a。並沈積氮化層282於氧化物襯墊256之上並填充這些開口300。部分填充之開口300之氮化層282為覆蓋層的第二部份282a。覆蓋層284的第一部份280a係由覆蓋層284的第二部份282a所插入。因此，形成覆蓋層284並定義空隙290。在一些實施例中，覆蓋層284的第一部份280a係由氧化物所製成，而覆蓋層284的第二部份282a係由氮化物所製成。
在一些實施例中，依照犧牲結構270a的材料，犧牲結構270a係由濕蝕刻或光阻剝除所移除。氮化層282可 由任何適合的沈積製程所形成，例如上述所提及之沉積製程。可於沈積之後選擇性進行化學機械研磨製程。在一些實施中，氮化層282之材料係氮化矽(SiN)。
所形成之記憶體元件200包含基板210、第一主動區域222、第二主動區域224、閘極結構230、閘極介電層236、隔離結構240、第一氧化層252、第二氧化層254、氧化物襯墊256、氮化層282、覆蓋層284以及空隙290。第一主動區域222以及第二主動區域224係交替設置於基板210內。閘極結構230係設置於基板210內並位於第一主動區域222以及第二主動區域224之間，並且包含第一部份232以及由第一部份232所包圍之第二部份234。閘極介電層236係沉積於閘極結構230與第一主動區域222之間以及閘極結構230與第二主動區域224之間。隔離結構240係設置於基板210內，並且第一主動區域222、第二主動區域224以及閘極結構230係設置於兩個隔離結構240之間。第一氧化層252以及第二氧化層254係設置於基板210之上。氧化物襯墊256係設置於第二氧化層254與閘極結構230之上。覆蓋層284係設置於閘極結構230以及氧化物襯墊256的上方以定義空隙290，並且每個覆蓋層284包含第一部份280a以及插入於第一部份280a之第二部份282a。氮化層282係設置於覆蓋層284以及氧化物襯墊256之上。
第2A圖至第2F圖所示之實施例與第1A圖至第1D圖所示之實施例的不同處在於形成空隙180、290的方法。此差別並未影響這些實施例中其他組件的功用以及步 驟。因此，記憶體元件200以及其製造方法具有與第1A圖至第1D圖所示之記憶體元件100相同的功用與優點。
以上所討論的本揭露之各實施例具有現有記憶體元件與製程所沒有的優點，其優點總結如下。本揭露之記憶體元件係一新穎的結構，其應用空隙作為閘極結構的蓋子以取代通常結構內所使用的介電材料。因此，可有效降低主動區域之間的電容耦合，並改善單元接面電氣情形及閘極引發汲極漏電流現象。此外，具有氣態材料的空隙所提供的應力鬆弛功能，較填充固態材料之通常結構為佳。因此，可以改進記憶體元件的性能。
值得注意的是，上述製造記憶體元件之方法的操作順序僅為例示，而非旨在限制，並且可以在不脫離本揭露內容之精神和範圍的前提下做各種改變、替換、以及變更。
儘管本發明已經參照其某些實施例相當詳細地描述如上，其他實施例是可能的。因此，所附權利要求的精神與範圍不應限於本文包含的實施例的描述。
對本領域技術人員而言，顯然地本發明之結構可被進行各種修改以及變化而不脫離本發明的精神與範圍。鑑於上述情況，本發明包含任何落入以下權利要求範圍之內的修改與變化。
100‧‧‧記憶體元件
110‧‧‧基板
122‧‧‧第一主動區域
124‧‧‧第二主動區域
130‧‧‧閘極結構
132‧‧‧第一部份
134‧‧‧第二部份
136‧‧‧閘極介電層
140‧‧‧隔離結構
152‧‧‧第一氧化層
154‧‧‧第二氧化層
172‧‧‧襯墊
174‧‧‧覆蓋層
180‧‧‧空隙
190‧‧‧氮化層

Claims (20)

  1. 一種記憶體元件，該元件包含：一基板；交替設置於該基板內之一第一主動區域以及一第二主動區域；一設置於該基板內並介於該第一主動區域以及該第二主動區域之間的閘極結構；以及一位於該閘極結構之上方的覆蓋層，以定義一空隙於該覆蓋層以及該閘極結構之間。
  2. 如請求項1所述之記憶體元件，其中該閘極結構係一單層結構或一多層結構。
  3. 如請求項2所述之記憶體元件，其中該閘極結構係該多層結構並包含：一第一部份；以及一由該第一部份所包圍之第二部份。
  4. 如請求項1所述之記憶體元件，其中該空隙包含一氣態材料。
  5. 如請求項4所述之記憶體元件，其中該氣態材料具有一約為1之介電常數。
  6. 如請求項1所述之記憶體元件，其中該空隙係真空。
  7. 如請求項1所述之記憶體元件，其中該覆蓋層係由氧化物所製成。
  8. 如請求項1所述之記憶體元件，其中該覆蓋層包含：一第一部份；以及一插入該第一部份之第二部份。
  9. 如請求項8所述之記憶體元件，其中該覆蓋層之該第一部份係由氧化物所製成，而該覆蓋層之該第二部份係由氮化物所製成。
  10. 如請求項1所述之記憶體元件，更包含一氮化層於該覆蓋層之上。
  11. 一種製造記憶體元件之方法，該方法包含：交替形成一第一主動區域以及一第二主動區域於一基板內；形成一閘極結構於該基板內並介於該第一主動區域以及該第二主動區域之間；以及 形成一覆蓋層於該閘極結構之上方以定義一空隙於該覆蓋層以及該閘極結構之間。
  12. 如請求項11所述之方法，其中形成該閘極結構包含：形成一第一部份；以及形成一由該第一部份所包圍之第二部份。
  13. 如請求項11所述之方法，其中形成該覆蓋層係密封該閘極結構與該覆蓋層間之一空間以定義該空隙。
  14. 如請求項13所述之方法，其中該覆蓋層係由氧化物所製成。
  15. 如請求項11所述之方法，其中形成該覆蓋層以定義該空隙包含：形成一犧牲結構於該閘極結構之上；形成該覆蓋層之一第一部份於該犧牲結構之上，並且該覆蓋層之該第一部份具有一開口；移除該犧牲結構；以及形成該覆蓋層之一第二部份於該開口內以形成該覆蓋層並且定義該空隙。
  16. 如請求項15所述之方法，其中形成該覆蓋層之該第一部份包含：沈積一覆蓋襯墊於該犧牲結構之上；以及蝕刻該覆蓋襯墊以形成具有該開口之該覆蓋層之該第一部份。
  17. 如請求項15所述之方法，其中該犧牲結構係由氮化物或光阻所製成。
  18. 如請求項17所述之方法，其中移除該犧牲結構係藉由濕蝕刻或光阻剝離進行。
  19. 如請求項15所述之方法，其中該覆蓋層之該第一部份係由氧化物所製成，而該覆蓋層之該第二部份係由氮化物所製成。
  20. 如請求項11所述之方法，更包含沈積一氮化層於該覆蓋層之上。
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