CN113078158A - 半导体结构及半导体结构的制作方法 - Google Patents

Abstract

本发明涉及半导体技术领域，提出了一种半导体结构及半导体结构的制作方法。半导体结构包括衬底、栅极介电层、阻挡层以及栅电极，衬底具有沟槽；栅极介电层覆盖在沟槽的表面；阻挡层覆盖在栅极介电层的表面，且阻挡层包括突出部和主体部，突出部位于主体部的上方；栅电极位于沟槽中，栅电极包括第一部分和第二部分，第一部分位于第二部分的上方，且第一部分的宽度小于第二部分的宽度；其中，第一部分的上表面高于突出部，第二部分的上表面低于突出部。阻挡层的突出部能够压设在栅电极的第二部分上，从而增加衬底与栅电极之间的距离，改善栅极诱导漏极泄漏的问题。

Description

半导体结构及半导体结构的制作方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的制作方法。

背景技术

随着DRAM(Dynamic Random Access Memory)关键尺寸也越来越小，栅极诱导漏极泄漏(GIDL)问题尤为严重，影响器件性能。

发明内容

本发明提供一种半导体结构及半导体结构的制作方法，以改善半导体结构的性能。

根据本发明的第一个方面，提供了一种半导体结构，包括：

衬底，衬底具有沟槽；

栅极介电层，栅极介电层覆盖在沟槽的表面；

阻挡层，阻挡层覆盖在栅极介电层的表面，且阻挡层包括突出部和主体部，突出部位于主体部的上方；

栅电极，栅电极位于沟槽中，栅电极包括第一部分和第二部分，第一部分位于第二部分的上方，且第一部分的宽度小于第二部分的宽度；

其中，第一部分的上表面高于突出部，第二部分的上表面低于突出部。

可选的，突出部与第二部分的上表面至少部分直接接触。

可选的，突出部与相邻的主体部的夹角为90°。

可选的，栅极介电层的顶端与阻挡层的顶端平齐。

可选的，突出部的高度为第一部分高度的1/4～1/2。

可选的，还包括：隔离层，隔离层位于沟槽的侧壁上部，并且隔离层的厚度小于栅极介电层和突出部的厚度之和。

可选的，所述隔离层的厚度范围为3nm～8nm。

可选的，还包括：位于所述衬底上的有源区和隔离结构；多个所述沟槽位于所述有源区上，其中，所述沟槽相对侧的所述隔离层的厚度与所述沟槽其他侧的厚度不同。

根据本发明的第二个方面，提供一种半导体结构的制作方法，包括：

提供衬底，在衬底中形成沟槽；

在沟槽的表面形成栅极介电层；

在栅极介电层的表面形成阻挡层，阻挡层包括突出部和主体部，突出部位于主体部的上方；

在沟槽内形成栅电极，栅电极包括第一部分和第二部分，第一部分位于第二部分的上方，且第一部分的宽度小于第二部分的宽度；

其中，第一部分的上表面高于突出部，第二部分的上表面低于突出部。

可选的，在沟槽的表面形成栅极介电层之前，还包括：

在沟槽上部的侧表面上形成隔离层；

其中，栅极介电层和阻挡层均形成于隔离层的下方，且与隔离层的底端直接接触。

可选的，在沟槽上部的侧表面上形成隔离层，包括：

在沟槽下部形成第一掩膜层；

在沟槽上部的侧表面和第一掩膜层的上表面形成初始隔离层；

去除第一掩膜层上表面的部分初始隔离层以及第一掩膜层。

可选的，在栅极介电层的表面形成阻挡层，包括：

在栅极介电层的表面、隔离层的侧表面和底表面形成初始阻挡层；

去除隔离层侧表面上的初始阻挡层；

保留的隔离层的底表面和栅极介电层表面的初始阻挡层分别形成阻挡层的突出部和主体部。

可选的，去除隔离层侧表面上的初始阻挡层之前，还包括：

在沟槽中形成介质层；

去除部分介质层形成开口，开口暴露出隔离层侧表面上的部分初始阻挡层。

可选的，半导体结构的制作方法还包括：

去除沟槽中的介质层；

在沟槽中形成到导电层；

去除部分导电层形成栅电极的第一部分和第二部分；

在栅电极的顶端形成覆盖层，覆盖层填充沟槽的上部。

可选的，突出部与相邻的主体部的夹角为90°。

可选的，突出部的高度为第一部分高度的1/4～1/2。

可选的，所述隔离层的厚度范围为3nm～8nm。

可选的，还包括：所述衬底上还形成有有源区和隔离结构；多个所述沟槽位于所述有源区上，其中，所述沟槽相对侧的所述隔离层的厚度与所述沟槽其他侧的厚度不同。

可选的，隔离层的厚度小于栅极介电层和突出部的厚度之和。

本发明的半导体结构包括衬底、栅极介电层、阻挡层以及栅电极。阻挡层的突出部能够灵活的设置在栅电极的第二部分上，从而增加栅电极和衬底的距离，因此可以改善栅极诱导漏极泄漏问题，从而提高半导体结构的性能。

附图说明

通过结合附图考虑以下对本发明的优选实施方式的详细说明，本发明的各种目标，特征和优点将变得更加显而易见。附图仅为本发明的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：

图1是根据一示例性实施方式示出的一种半导体结构的制作方法的流程示意图；

图2是根据一示例性实施方式示出的一种半导体结构的制作方法形成沟槽的结构图；

图3是根据一示例性实施方式示出的一种半导体结构的制作方法形成第一掩膜层的结构图；

图4是根据一示例性实施方式示出的一种半导体结构的制作方法去除部分第一掩膜层的结构图；

图5是根据一示例性实施方式示出的一种半导体结构的制作方法形成初始隔离层的结构图；

图6是根据一示例性实施方式示出的一种半导体结构的制作方法去除部分初始隔离层的结构图；

图7是根据一示例性实施方式示出的一种半导体结构的制作方法形成隔离层的结构图；

图8是根据一示例性实施方式示出的一种半导体结构的制作方法去除第一掩膜层的结构图；

图9是根据一示例性实施方式示出的一种半导体结构的制作方法形成介质层的结构图；

图10是根据一示例性实施方式示出的一种半导体结构的制作方法形成开口的结构图；

图11是根据一示例性实施方式示出的一种半导体结构的制作方法形成阻挡层的结构图；

图12是根据一示例性实施方式示出的一种半导体结构的制作方法去除介质层的结构图；

图13是根据一示例性实施方式示出的一种半导体结构的制作方法形成导电层的结构图；

图14是根据一示例性实施方式示出的一种半导体结构的制作方法形成栅电极的结构图；

图15是根据一示例性实施方式示出的一种半导体结构的制作方法形成覆盖层的结构图；

图16是根据一示例性实施方式示出的一种半导体结构的结构示意图；

图17是根据一示例性实施方式示出的一种半导体结构的部件结构示意图。

附图标记说明如下：

10、衬底；11、沟槽；12、隔离结构；13、有源区；14、第二掩膜层；20、栅极介电层；30、阻挡层；31、主体部；32、突出部；40、栅电极；41、第一部分；42、第二部分；50、隔离层；60、覆盖层；

70、第一掩膜层；71、初始隔离层；72、初始阻挡层；73、介质层；74、导电层；75、第三掩膜层；76、开口。

具体实施方式

体现本发明特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本发明能够在不同的实施例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本发明。

在对本发明的不同示例性实施方式的下面描述中，参照附图进行，附图形成本发明的一部分，并且其中以示例方式显示了可实现本发明的多个方面的不同示例性结构，系统和步骤。应理解的是，可以使用部件，结构，示例性装置，系统和步骤的其他特定方案，并且可在不偏离本发明范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”，“之间”，“之内”等来描述本发明的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本发明的范围内。

本发明的一个实施例提供了一种半导体结构的制作方法，请参考图1至图15，半导体结构的制作方法包括：

S101，提供衬底10，在衬底10中形成沟槽11；

S103，在沟槽11的表面形成栅极介电层20；

S105，在栅极介电层20的表面形成阻挡层30，阻挡层30包括突出部32和主体部31，突出部32位于主体部31的上方；

S107，在沟槽11内形成栅电极40，栅电极40包括第一部分41和第二部分42，第一部分41位于第二部分42的上方，且第一部分41的宽度小于第二部分42的宽度；

其中，第一部分41的上表面高于突出部32，第二部分42的上表面低于突出部32。

本发明一个实施例的半导体结构的制作方法在沟槽11内依次形成了栅极介电层20、阻挡层30以及栅电极40，且使得阻挡层30压设部分的栅电极40，以此增加衬底10与栅电极40之间的距离，可以改善栅极诱导漏极泄漏问题，提高半导体结构的性能。

需要说明的是，由于阻挡层30包括突出部32和主体部31，而栅电极40包括第一部分41和第二部分42，且第一部分41的宽度小于第二部分42的宽度，第一部分41的上表面高于突出部32，第二部分42的上表面低于突出部32，即栅电极40的侧表面形成有一个台阶面，而阻挡层30压设在此台阶面上。进一步地，栅电极40的上部穿过阻挡层30，且阻挡层30的突出部32会压设在栅电极40的第二部分42的上表面，以此增加衬底10与栅电极40之间的距离。

衬底10的材料可以为硅衬底，也可以为其他材料衬底，此处不作限定。衬底10包括隔离结构12和有源区13，隔离结构12可以环绕有源区13设置，沟槽11形成于有源区13内。具体的，如图2所示，衬底10上还形成有第二掩膜层14。第二掩膜层14可以是SIN，在某些实施例中，第二掩膜层14还可以包括光阻、SION、Carbon、SOC、SiO₂、DARK等。第二掩膜层14可用于定义出沟槽11。

可选的，在沟槽11的表面形成栅极介电层20之前，还包括：在沟槽11上部的侧表面上形成隔离层50；其中，栅极介电层20和阻挡层30均形成于隔离层50的下方，且与隔离层50的底端直接接触。隔离层50的形成能够控制后续形成的栅极介电层20的顶端与阻挡层30的顶端平齐，以此方便阻挡层30的形成。此外，通过设置隔离层50的厚度可以方便的调节栅电极40的第一部分41与有源区13的距离，通过合适的厚度选择，既能改善GIDL问题，又不会降低栅电极40对有源区13的沟道控制能力。具体的，隔离层50的厚度范围可以为3nm～8nm，如4nm，5nm，6nm，7nm等。

可选的，在沟槽11上部的侧表面上形成隔离层50，包括：在沟槽11下部形成第一掩膜层70；在沟槽11上部的侧表面和第一掩膜层70的上表面形成初始隔离层71；去除第一掩膜层70上表面的部分初始隔离层71以及第一掩膜层70，以形成隔离层50。

具体的，在图2的基础上，在沟槽11内形成第一掩膜层70，第一掩膜层70可以填充满沟槽11，如图3所示。第一掩膜层70可以通过采用物理气相沉积(Physical VaporDeposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺等形成。通过蚀刻第二掩膜层14上多余的第一掩膜层70可以形成图3所示的结构。如图4所示，去除部分第一掩膜层70，以暴露沟槽11的上部，保留沟槽11下部的的第一掩膜层70。

可选的，可以通过蚀刻速率去控制第一掩膜层70蚀刻的深度，以此形成图4所示的结构，剩余的第一掩膜层70的上表面距离衬底10的上表面深度可以是20nm-80nm。在一些实施例中，第一掩膜层70的材料可以是Carbon。

如图5所示，在沟槽11下部的第一掩膜层70的上表面形成初始隔离层71，初始隔离层也覆盖在沟槽11上部的侧表面并填充沟槽11上部。

可选的，初始隔离层71可以通过采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成。初始隔离层71的材料可以是SIN，在一些实施例中，初始隔离层71的材料也可以是其他隔离材料，如SION或SiO₂等。

如图6所示，在初始隔离层71上形成带有开口图案的第三掩膜层75，所述开口图案暴露沟槽11中初始隔离层71的部分上表面。具体的，在第二掩膜层14以及初始隔离层71的上表面形成带有开口图案的第三掩膜层75，所述开口图案暴露初始隔离层71的部分上表面，利用所述开口图案刻蚀所述暴露的初始隔离层71，保留沟槽11侧壁的初始隔离层71形成如图7所示的隔离层50。可选的，初始隔离层71可以是SIN。

如图8所示，去除第一掩膜层70，保留沟槽11侧壁的隔离层50。

如图9所示，在沟槽11的未覆盖隔离层50的表面上形成栅极介电层20。具体，可以通过热氧化或ALD等工艺形成栅极介电层20，栅极介电层20的材质可以为氧化硅、氮氧化硅等。在栅极介电层20的表面形成阻挡层30，包括：在栅极介电层20的表面、隔离层50的侧表面和底表面形成初始阻挡层72；去除隔离层50侧表面上的初始阻挡层72；保留的隔离层50的底表面和栅极介电层20表面的初始阻挡层72分别形成阻挡层30的突出部32和主体部31。隔离层50的存在能够使得形成的初始阻挡层72不在同一个竖直面内，从而在去除部分的初始阻挡层72后形成了具有突出部32和主体部31的阻挡层30。

可选的，隔离层50的厚度与栅极介电层20和阻挡层30的突出部32的厚度之和相同。

可选的，隔离层50的厚度可以小于栅极介电层20和阻挡层30的突出部32的厚度之和。具体的，如图17所示，隔离层50和栅电极40相邻的侧壁与突出部32和栅电极40相邻的侧壁齐平，隔离层50与衬底10相邻的侧壁在栅极介电层20上表面上的投影位于栅极介电层20的上表面内。如此设置，能够进一步增加栅电极40在突出部32处与衬底10的距离，进一步提高GIDL改善效果。例如，当采用热氧化工艺氧化衬底10形成栅极介电层20时，形成的栅极介电层20会部分渗透至衬底10的内部，导致栅极介电层20和衬底10的边界进入衬底10的内部。

可选的，多个沟槽11位于有源区13上，隔离层50分别位于沟槽11的两侧的内壁上部，其中，沟槽11相对侧的隔离层50的厚度与沟槽11其他侧的隔离层50的厚度不同。例如，沟槽11相对侧的隔离层50的厚度小于沟槽11其他侧的厚度。具体的，如图16所示，有源区13为长条状，有源区13的两端部分别与隔离结构12相连，2个沟槽11位于有源区13上，将有源区13分割成两端部和中间部。其中，隔离层50分别位于2个沟槽11的上部侧壁上，分别为2个沟槽11相对侧的上部侧壁上，以及2个沟槽11靠近隔离结构12的上部侧壁上。在一示例中，2个沟槽11靠近隔离结构12的上部侧壁上的隔离层50厚度大于2个沟槽11相对侧的上部侧壁上的隔离层50的厚度。例如，在DRAM结构中，有源区13的两端部可以与电容存储结构相连，有源区13的中间部可以与位线相连，设置靠近电容存储结构侧的隔离层50的厚度大于靠近位线侧的隔离层50的厚度，既能改善GIDL问题，又能减少源漏之间的漏电流。具体的，靠近电容存储结构侧的隔离层50的厚度可以为3nm～8nm，靠近位线侧的隔离层50的厚度可以为2nm～5nm。

可选的，去除隔离层50侧表面上的初始阻挡层72之前，如图9和图10所示，还包括：在沟槽11中形成介质层73；去除部分介质层73形成开口76，开口76暴露出隔离层50侧表面上的部分初始阻挡层72，以保证后续能够可靠去除隔离层50侧表面上的初始阻挡层72。具体的，可以通过PVD或CVD等方式形成介质层73，介质层73的材质可以为氧化物，如氧化硅。介质层73可以填充满沟槽11，以及形成在第二掩膜层14的上方。利用回刻蚀工艺去除第二掩膜层14上方的介质层73，以及沟槽11内部的部分介质层73形成开口76。开口76的底部位于隔离层50的底部的上方。

如图11所示，以介质层73为蚀刻阻挡层刻蚀隔离层50侧壁上的初始阻挡层72，隔离层50底部和栅极介电层20表面的保留的初始阻挡层72形成阻挡层30。

可选的，半导体结构的制作方法，还包括：去除沟槽11中的介质层73；在沟槽11中形成到导电层74；去除部分导电层74形成栅电极40的第一部分41和第二部分42；在栅电极40的顶端形成覆盖层60，覆盖层60填充沟槽11的上部。具体的，通过湿法或者干法刻蚀去除介质层73，形成如图12所示的结构。如图13和图14所示，在沟槽11内形成导电层74，蚀刻去除沟槽11上部的部分导电层74，剩余的导电层74形成栅电极40。并且剩余的导电层74的顶部高于隔离层50的底部。其中，阻挡层30的主体部31包裹的导电层部分为栅电极40的第二部分42，阻挡层30的突出部32和隔离层50包裹的导电层部分为栅电极40的第一部分41。导电层74的材料包括但不限于W。

可选的，阻挡层30的突出部32的高度为栅电极40的第一部分41高度的1/4～1/2。如此设置，可以很好的平衡GIDL效应的改善以及栅电极40的控制能力。

在栅电极40上沉积覆盖层60，覆盖层60作为隔离结构，形成如图15所示的结构。可选的，覆盖层60的材料可以是SIN。

需要说明的是，上述的使用到的沉积工艺可以是物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成，此处不作限定，可以根据实际需求进行选择。

需要注意的是，在具体制作过程中，作为掩模层的材料可以为carbon、oxide、nitride、silicon等材料，理论上只要刻蚀选择比满足都可以用作掩膜层。

可选的，第二部分42的上表面和第二部分42的侧表面的夹角范围为90°～110°，以此保证第二部分42与阻挡层30的接触稳定性，且可以增加接触面积。

可选的，突出部32与相邻的主体部31的夹角为90°，即阻挡层30的结构与栅电极40相适配，以此保证阻挡层30可靠压设在栅电极40上。

可选的，第一部分41的侧表面和第二部分42的上表面的夹角范围为90°～110°，以此与突出部32的结构相匹配。

上述半导体结构的制作方法可以形成一种埋入式栅极结构，通过设置隔离层50可以灵活的制造阻挡层30的突出部32，通过突出部32可以增大栅电极40和衬底10的距离，进而降低栅电极40和衬底10之间的电场强度，从而改善GIDL效应。同时，本制造方法能够很好地控制第一部分41的上表面与突出部32的上表面之间的距离，在改善GIDL效应的同时提高了沟道长度，进一步提高了器件性能。

本发明的一个实施例还提供了一种半导体结构，请参考图15和图16，半导体结构包括：衬底10，衬底10具有沟槽11；栅极介电层20，栅极介电层20覆盖在沟槽11的表面；阻挡层30，阻挡层30覆盖在栅极介电层20的表面，且阻挡层30包括突出部32和主体部31，突出部32位于主体部31的上方；栅电极40，栅电极40位于沟槽11中，栅电极40包括第一部分41和第二部分42，第一部分41位于第二部分42的上方，且第一部分41的宽度小于第二部分42的宽度；其中，第一部分41的上表面高于突出部32，第二部分42的上表面低于突出部32。

本发明一个实施例的半导体结构包括衬底10、栅极介电层20、阻挡层30以及栅电极40。阻挡层30的突出部32能够压设在栅电极40的第二部分42上，从而增加衬底10与栅电极40之间的距离，进而改善GIDL问题。

可选的，衬底10包括隔离结构12和有源区13，隔离结构12环绕有源区13设置，栅极介电层20、阻挡层30以及栅电极40形成于沟槽11中。

可选的，第一部分41的上表面低于衬底10的上表面，栅电极40属于埋入式栅电极。

可选的，第一部分41的上表面为平面，第一部分41的上表面平行于衬底10的上表面。

可选的，如图16和图17所示，半导体结构还包括：隔离层50，隔离层50位于栅极介电层20和阻挡层30上，且覆盖沟槽11的侧壁上部。

可选的，隔离层50的厚度范围为3nm～8nm。

可选的，如图16所示，半导体结构还包括：覆盖层60，覆盖层60位于隔离层50内，且覆盖第一部分41的上表面，以此埋覆栅电极40。

可选的，第二部分42的上表面和第二部分42的侧表面的夹角范围为90°～110°。在本实施例中，第二部分42的上表面和第二部分42的侧表面的夹角可以为90°。

可选的，突出部32与第二部分42的上表面至少部分直接接触，即突出部32直接压设在第二部分42的上表面。

可选的，突出部32与相邻的主体部31的夹角为90°，结合第二部分42的上表面和第二部分42的侧表面的夹角，从而保证阻挡层30对第二部分42的可靠压制。

可选的，栅极介电层20的顶端与阻挡层30的顶端平齐，栅极介电层20的顶端与阻挡层30的顶端直接接触隔离层50。

可选的，第一部分41的侧表面和第二部分42的上表面的夹角范围为90°～110°，以此保证阻挡层30与栅电极40的可靠结合。

可选的，突出部32的高度为第一部分41高度的1/4～1/2。

可选的，隔离层50的厚度可以小于栅极介电层20和阻挡层30的突出部32的厚度之和。具体的，如图17所示，隔离层50和栅电极40相邻的侧壁与突出部32和栅电极40相邻的侧壁齐平，隔离层50与衬底10相邻的侧壁在栅极介电层20上表面上的投影位于栅极介电层20的上表面内。如此设置，能够进一步增加栅电极40在突出部32处与衬底10的距离，进一步提高GIDL改善效果。例如，当采用热氧化工艺氧化衬底10形成栅极介电层20时，形成的栅极介电层20会部分渗透至衬底10的内部，导致栅极介电层20和衬底10的边界进入衬底10的内部。

可选的，多个沟槽11位于有源区13上，隔离层50分别位于沟槽11的两侧的内壁上部，其中，沟槽11相对侧的隔离层50的厚度与沟槽11其他侧的隔离层50的厚度不同。例如，沟槽11相对侧的隔离层50的厚度小于沟槽11其他侧的厚度。具体的，如图16所示，有源区13为长条状，有源区13的两端部分别与隔离结构12相连，2个沟槽11位于有源区13上，将有源区13分割成两端部和中间部。其中，隔离层50分别位于2个沟槽11的上部侧壁上，分别为2个沟槽11相对侧的上部侧壁上，以及2个沟槽11靠近隔离结构12的上部侧壁上。在一示例中，2个沟槽11靠近隔离结构12的上部侧壁上的隔离层50厚度大于2个沟槽11相对侧的上部侧壁上的隔离层50的厚度。例如，在DRAM结构中，有源区13的两端部可以与电容存储结构相连，有源区13的中间部可以与位线相连，设置靠近电容存储结构侧的隔离层50的厚度大于靠近位线侧的隔离层50的厚度，既能改善GIDL问题，又能减少源漏之间的漏电流。具体的，靠近电容存储结构侧的隔离层50的厚度可以为3nm～8nm，靠近位线侧的隔离层50的厚度可以为2nm～5nm。

需要说明的是，在一个实施例中，半导体结构可以由上述的半导体结构的制作方法形成，对于半导体结构的具体材料此处不作赘述，可以参考上述半导体结构的制作方法中给出的实施例。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。

应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。

Claims (16)

1.一种半导体结构，其特征在于，包括：

衬底，所述衬底具有沟槽；

栅极介电层，所述栅极介电层覆盖在所述沟槽的表面；

阻挡层，所述阻挡层覆盖在所述栅极介电层的表面，且所述阻挡层包括突出部和主体部，所述突出部位于所述主体部的上方；

栅电极，所述栅电极位于所述沟槽中，所述栅电极包括第一部分和第二部分，所述第一部分位于所述第二部分的上方，且所述第一部分的宽度小于所述第二部分的宽度；

其中，所述第一部分的上表面高于所述突出部，所述第二部分的上表面低于所述突出部。

2.根据权利要求1所述的半导体结构，其特征在于，所述突出部与所述第二部分的上表面至少部分直接接触。

3.根据权利要求2所述的半导体结构，其特征在于，所述栅极介电层的顶端与所述阻挡层的顶端平齐。

4.根据权利要求1所述的半导体结构，其特征在于，所述突出部的高度为所述第一部分高度的1/4～1/2。

5.根据权利要求1所述的半导体结构，其特征在于，还包括：

隔离层，所述隔离层位于所述沟槽的侧壁上部，并且所述隔离层的厚度小于所述栅极介电层和所述突出部的厚度之和。

6.根据权利要求5所述的半导体结构，其特征在于，所述隔离层的厚度范围为3nm～8nm。

7.根据权利要求5所述的半导体结构，其特征在于，还包括：

位于所述衬底上的有源区和隔离结构；

多个所述沟槽位于所述有源区上，其中，所述沟槽相对侧的所述隔离层的厚度与所述沟槽其他侧的厚度不同。

8.一种半导体结构的制作方法，其特征在于，包括：

提供衬底，在所述衬底中形成沟槽；

在所述沟槽的表面形成栅极介电层；

在所述栅极介电层的表面形成阻挡层，所述阻挡层包括突出部和主体部，所述突出部位于所述主体部的上方；

在所述沟槽内形成栅电极，所述栅电极包括第一部分和第二部分，所述第一部分位于所述第二部分的上方，且所述第一部分的宽度小于所述第二部分的宽度；

其中，所述第一部分的上表面高于所述突出部，所述第二部分的上表面低于所述突出部。

9.根据权利要求8所述的半导体结构的制作方法，其特征在于，在所述沟槽的表面形成栅极介电层之前，还包括：

在所述沟槽上部的侧表面上形成隔离层；

其中，所述栅极介电层和所述阻挡层均形成于所述隔离层的下方，且与所述隔离层的底端直接接触。

10.根据权利要求9所述的半导体结构的制作方法，其特征在于，在所述沟槽上部的侧表面上形成隔离层，包括：

在所述沟槽下部形成第一掩膜层；

在所述沟槽上部的侧表面和所述第一掩膜层的上表面形成初始隔离层；

去除所述第一掩膜层上表面的部分所述初始隔离层以及所述第一掩膜层。

11.根据权利要求9或10所述的半导体结构的制作方法，其特征在于，在所述栅极介电层的表面形成阻挡层，包括：

在所述栅极介电层的表面、所述隔离层的侧表面和底表面形成初始阻挡层；

去除所述隔离层侧表面上的所述初始阻挡层；

保留的所述隔离层的底表面和所述栅极介电层表面的所述初始阻挡层分别形成所述阻挡层的所述突出部和所述主体部。

12.根据权利要求11所述的半导体结构的制作方法，其特征在于，去除所述隔离层侧表面上的所述初始阻挡层之前，还包括：

在所述沟槽中形成介质层；

去除部分所述介质层形成开口，所述开口暴露出所述隔离层侧表面上的部分所述初始阻挡层。

13.根据权利要求12所述的半导体结构的制作方法，其特征在于，还包括：

去除所述沟槽中的所述介质层；

在所述沟槽中形成到导电层；

去除部分所述导电层形成所述栅电极的所述第一部分和所述第二部分；

在所述栅电极的顶端形成覆盖层，所述覆盖层填充所述沟槽的上部。

14.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述突出部的高度为所述第一部分高度的1/4～1/2。

15.根据权利要求9所述的半导体结构的制作方法，其特征在于，所述隔离层的厚度范围为3nm～8nm。

16.根据权利要求15所述的半导体结构的制作方法，其特征在于，还包括：

所述衬底上还形成有有源区和隔离结构；

多个所述沟槽位于所述有源区上，其中，所述沟槽相对侧的所述隔离层的厚度与所述沟槽其他侧的厚度不同。

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