KR20120064313A - 매립 게이트를 갖는 반도체 장치 제조 방법 - Google Patents
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Abstract
본 발명은 소자의 신뢰성 확보를 위해 랜딩 플러그의 높이를 일정높이 이상으로 유지할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 소자분리막을 포함하고 매립게이트영역을 오픈시키도록 패터닝된 패드산화막 및 패드폴리실리콘막이 형성된 기판을 제공하는 단계; 상기 기판을 식각하여 매립게이트용 트렌치를 형성하는 단계; 상기 트렌치의 일부를 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상에 상기 트렌치의 나머지 부분을 매립하는 캡핑막을 형성하는 단계; 상기 캡핑막과 소자분리막 및 패드폴리실리콘막에 이온주입을 진행하는 단계; 상기 패드폴리실리콘막을 제거하는 단계; 및 전세정공정으로 상기 패드산화막을 제거하는 단계를 포함하여, 패드산화막 제거시 소자분리막 및 캡핑막의 손실을 최소화시키는 효과, 공정을 단순화하고, 공정마진을 확보하며, 소자의 신뢰성을 확보하는 효과가 있다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 매립 게이트를 갖는 반도체 장치 제조 방법에 관한 것이다.
현재 반도체 공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다하더라도 소자특성에 만족할수 있는 저항특성이나 리프레시(refresh), 로우페일(low fail) 확보, 파괴전압(Breakdown Voltage) 특성 등의 어려움이 존재하고 있다. 이에 따라 최근에는 게이트를 활성영역에 매립하여 형성하는 매립게이트(buried gate) 공정을 도입하여 기생캐패시턴스 저하, 공정마진 증가, 최소화된 셀트랜지스터(smallest cell transistor) 형성 등의 형태로 발전하고 있다.
매립게이트 공정을 간략적으로 설명하면 먼저, 기판에 패드산화막 및 패드폴리실리콘막을 식각장벽으로 하여 기판을 리세스 시킨 후, 하부에 매립게이트를 형성하고, 상부에 캡핑막을 매립시킨다. 그리고, 패드폴리실리콘막 및 패드산화막을 제거한 후, 랜딩플러그콘택용 폴리실리콘막을 매립하고 평탄화 공정을 통해 랜딩 플러그(Landing Plug)를 형성한다.
랜딩 플러그는 후속 스토리지노드콘택(Storage Node contact) 및 비트라인(Bit line)에서 기판과의 쇼트(Short)를 안정적으로 방지하기 위해 적어도 500Å이상의 두께를 유지시켜야 한다.
그러나, 패드폴리실리콘막 및 패드산화막을 제거하는 공정과 랜딩플러그콘택용 폴리실리콘막을 평탄화하는 공정에서 주변 소자분리막 및 캡핑막이 손실되며, 이에 따라 기판과의 단차가 줄어들어 랜딩 플러그의 높이가 500Å미만으로 줄어드는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 소자의 신뢰성 확보를 위해 랜딩 플러그의 높이를 일정높이 이상으로 유지할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 제조 방법은 소자분리막을 포함하고 매립게이트영역을 오픈시키도록 패터닝된 패드산화막 및 패드폴리실리콘막이 형성된 기판을 제공하는 단계; 상기 기판을 식각하여 매립게이트용 트렌치를 형성하는 단계; 상기 트렌치의 일부를 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상에 상기 트렌치의 나머지 부분을 매립하는 캡핑막을 형성하는 단계; 상기 캡핑막과 소자분리막 및 패드폴리실리콘막에 이온주입을 진행하는 단계; 상기 패드폴리실리콘막을 제거하는 단계; 및 전세정공정으로 상기 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 이온주입은 상기 패드산화막에 이온주입되지 않도록 Rp점을 조절하되, 상기 이온주입은 1KeV?50KeV의 에너지로 진행하고, 상기 이온주입은 1×1015atoms/㎠?1×1015atoms/㎠의 도즈로 진행하는 것을 특징으로 한다.
또한, 상기 이온주입은 보론(Boron)계열의 도펀트를 사용하는 것을 특징으로 한다.
또한, 상기 전세정공정은 1:1 내지 20:1로 희석된 BOE용액을 사용하거나, 1:1 내지 50:1로 희석된 HF용액을 사용하는 것을 특징으로 한다.
또한, 상기 패드산화막을 제거하는 단계 후, 상기 기판 상에 플러그 물질을 형성하는 단계; 및 상기 캡핑막의 표면이 드러나는 타겟으로 평탄화를 진행하여 랜딩플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치의 제조 방법은 이온주입을 통해 캡핑막과 소자분리막의 상부를 도프드 산화막으로 바꿔 언도프드 산화막인 패드산화막에 대해 식각선택비를 확보함으로써, 패드산화막 제거시 손실을 최소화시키는 효과가 있다.
또한, 전세정공정을 통해 패드산화막을 제거하기 때문에 패드산화막을 제거하기 위한 건식식각 및 세정공정의 생략이 가능하여 공정을 단순화하는 효과가 있다.
또한, 소자분리막 및 캡핑막의 손실이 최소화됨에 따라 공정마진을 확보하는 효과가 있다.
또한, 소자분리막 및 캡핑막의 손실이 최소화됨에 따라 패드폴리실리콘막의 두께를 감소시킬 수 있으므로 트렌치 및 소자분리막 형성시 종횡비가 감소되는 효과가 있으며, 소자분리막 형성 후 쓰러짐 현상을 방지하여 소자의 신뢰성을 확보하는 효과가 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 2a 및 도 2b는 언도프드 산화막과 도프드 산화막의 식각률을 비교하는 그래프,
도 3은 식각용액 및 시간에 따른 언도프드 산화막과 도프드 산화막의 식각률을 비교하는 그래프.
도 2a 및 도 2b는 언도프드 산화막과 도프드 산화막의 식각률을 비교하는 그래프,
도 3은 식각용액 및 시간에 따른 언도프드 산화막과 도프드 산화막의 식각률을 비교하는 그래프.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(11)에 STI(Shallow Trench Isolation)공정을 통해 소자분리막(12)을 형성한다. 소자분리막(12)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(Spin On Dielectric) 등의 산화막을 포함할 수 있다.
이때, 기판(11) 상부의 패드산화막(13) 및 패드폴리실리콘막(14)은 소자분리막(12)을 형성하기 위한 STI공정시에 식각장벽으로 사용하던 것을 그대로 트렌치(15) 형성을 위한 식각장벽으로 사용할 수 있다.
이어서, 패드폴리실리콘막(14) 및 패드산화막(13)을 패터닝하고, 이를 식각장벽으로 기판(11)을 식각하여 트렌치(15)를 형성한다. 패드폴리실리콘막(14) 및 패드산화막(13)의 패터닝은 도시되지 않았으나, 패드폴리실리콘막(14) 상에 감광막을 코팅하고, 노광 및 현상으로 매립 게이트 예정지역이 오픈되도록 패터닝한 후, 감광막을 식각장벽으로 패드폴리실리콘막(14) 및 패드산화막(13)을 식각한다. 또한, 패드폴리실리콘막(14) 상에 패드질화막을 추가로 형성할 수 있다.
이어서, 트렌치(15)의 일부를 매립하는 매립게이트(16)를 형성한다. 매립게이트(16)를 형성하기 전에 트렌치(15)의 표면에 게이트절연막을 형성한다. 그리고, 트렌치(15)를 매립하는 금속막을 증착하고, 평탄화한 후, 트렌치(15)의 일부에 매립되도록 리세스하여 형성한다.
금속막은 매립게이트를 형성하기 위한 물질로, 탄탈륨질화막(TaN), 티타늄질화막(TiN) 및 텅스텐막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 금속막은 TiN 또는 TaN을 단독으로 사용하거나, 티타늄질화막(TiN) 또는 탄탈륨질화막(TaN) 상에 텅스텐막(W)을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다. 또한, 텅스텐질화막(WN) 상에 텅스텐막(W)을 적층하는 WN/W의 2층 구조를 포함할 수 있으며, 이 외에 낮은 저항의 도전체 금속물질을 포함할 수 있다.
평탄화 공정은 화학적기계적연마(CMP; Chemical Mechanical Polishing) 공정으로 진행하며, 금속막의 리세스는 에치백(Etch back) 공정으로 진행할 수 있다.
따라서, 트렌치(15)에 일부 매립되는 매립게이트(16)가 형성된다.
이어서, 매립게이트(16)의 상부를 캡핑막(17)을 이용하여 갭필한다. 매립게이트(16)의 상부에 캡핑막(17)을 갭필한 후, 패드폴리실리콘막(14)의 표면이 드러나는 타겟으로 평탄화 공정을 진행하여 캡핑막(17)을 분리한다.
이때, 캡핑막(17)은 산화막을 사용한다. 산화막은 예컨대, SOD(Spin On Dielectric)산화막, LP-TEOS(Low Pressure TEOS), PE-TEOS(Plasma Enhanced TEOS) 및 HDP(High Density Plasma)산화막으로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.
평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정 또는 에치백(Etch Back)으로 진행할 수 있다.
도 1b에 도시된 바와 같이, 이온주입을 진행한다. 이온주입은 보론(Boron) 계열의 도펀트를 이용하여 진행한다. 보론계열의 도펀트는 예컨대, BF2 또는 BH3를 포함한다.
특히, 이온주입은 패드산화막(13)에 이온주입되지 않도록 Rp점을 조절하는 것이 바람직하다. Rp점을 조절하기 위하여는 이온주입 에너지를 조절하는 방법이 있으며, 바람직하게는 1KeV?50KeV의 에너지로 진행한다. (예컨대, 5KeV의 에너지로 보론을 이온주입하면 Rp점은 600Å이 되며, 패드폴리실리콘막의 두께는 800Å이므로 패드산화막(13)에 이온주입되지 않도록 Rp점을 조절하는 것이 가능하다.)
또한, 패드산화막(13)과 캡핑막(17) 및 소자분리막(12) 간의 식각선택비를 확보하기 위해 1×1015?1×1017atoms/cm2의 도즈로 이온주입을 진행하는 것이 바람직하다.
위와 같은 에너지 및 도즈로 이온주입을 진행하면, 패드산화막(13)에는 이온주입되지 않고 패드폴리실리콘막(14) 내에 Rp점이 존재하며, 따라서 패드산화막(13)은 언도프드(Undoped) 상태로 존재하고, 캡핑막(17) 및 소자분리막(12)의 상부는 도프드(Doped) 상태가 된다.
도 1c에 도시된 바와 같이, 패드폴리실리콘막(14)을 제거한다. 패드폴리실리콘막(14)은 캡핑막(17) 및 소자분리막(12)에 대해 선택비를 가지므로, 캡핑막(17) 및 소자분리막(12)의 손실없이 선택적으로 제거하는 것이 가능하다.
패드폴리실리콘막(14)의 제거에 따라 노출된 패드산화막(13)은 이온주입이 진행된 캡핑막(17) 및 소자분리막(12)과 달리 언도프드 상태로 잔류한다.
도 1d에 도시된 바와 같이, 전세정(Pre cleaning) 공정을 진행한다. 전세정 공정으로 통해 패드산화막(13)이 제거된다.
전세정공정은 BOE(Buffered Oxide Etchant) 또는 HF를 사용한다. 특히, BOE는 1:1 내지 20:1로 희석된 용액을 사용하고, HF는 1:1 내지 50:1로 희석된 용액을 사용하는 것이 바람직하다. 식각용액의 농도에 따른 언도프드 산화막과 도프드 산화막의 식각률은 도 2a 및 도 2b와 도 3에서 자세히 설명하기로 한다.
위와 같이, 1:1 내지 20:1로 희석된 BOE 또는 1:1 내지 50:1로 희석된 HF를 사용하여 전세정공정을 진행하면, 이온주입이 진행된 캡핑막(17) 및 소자분리막(12)에 비해 패드산화막(13)의 식각속도가 매우 빠르므로, 캡핑막(17) 및 소자분리막(12)의 손실을 최소화하면서 패드산화막(13)만을 제거할 수 있다.
따라서, 기판(11)과 캡핑막(17) 및 소자분리막(12) 간에 단차가 완화되는 것을 방지할 수 있다.
도 1e에 도시된 바와 같이, 기판(11) 상에 플러그 물질(18)을 형성한다. 플러그 물질(18)은 기판(11)에 형성된 단차를 매립하도록 형성한다. 플러그 물질(18)은 반도체 계열물질로 형성할 수 있으며, 비정질(Amorphous) 또는 결정질(Polycrystalline) 또는 단결정(Epitaxy)의 형태로 형성할 수 있다. 또한, 반도체 계열 물질은 실리콘(Si), 실리콘저마늄(SiGe), 저마늄(Ge) 및 실리콘카바이드(SiC)로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.
도 1f에 도시된 바와 같이, 평탄화를 통해 랜딩플러그(18A)를 형성한다. 평탄화는 화학적기계적연마 공정으로 진행할 수 있다. 평탄화는 캡핑막(17) 또는 소자분리막(12)의 표면이 노출되는 타겟으로 진행한다.
위와 같이, 이온주입을 진행하면 패드산화막을 제거하기 위한 건식식각 및 세정공정을 생략할 수 있으므로 공정이 단순화되는 장점이 있다.
또한, 소자분리막(12) 및 캡핑막(17)이 이온주입을 통해 습식세정시 언도프드 산화막에 대해 식각선택비를 확보하여 손실이 최소화되므로, 소자분리막(12)의 높이를 높게 유지할 수 있는 장점이 있다.
또한, 소자분리막(12)의 손실이 최소화됨에 따라 공정 마진이 확보된 만큼 패드폴리실리콘막의 두께를 감소시킬 수 있으므로, 트렌치(15) 및 소자분리막(12) 형성시 종횡비(Aspect ratio) 감소로 인한 공정마진을 확보할 수 있으며, 소자분리막(12) 형성 후 쓰러짐(Leaning) 현상 방지에 유리한 장점이 있다.
도 2a 및 도 2b는 언도프드 산화막과 도프드 산화막의 식각률을 비교하는 그래프이다. 도 2a는 열산화막에서의 비교표이며, 좌측은 300:1로 희석된 BOE용액의 식각율차이, 우측은 20:1로 희석된 BOE용액의 식각율차이를 나타낸다. 도 2b는 PETEOS에서의 비교표이며, 좌측은 300:1로 희석된 BOE용액의 식각율차이, 우측은 20:1로 희석된 BOE용액의 식각율차이를 나타낸다.
도 2a에 도시된 바와 같이, 열산화막에서 300:1로 희석된 BOE용액의 경우 언도프드 산화막의 식각율이 도프드 산화막의 식각율보다 더 빠르게 진행되나, 20:1로 희석된 BOE용액의 경우 400Å이하에서 언도프드 산화막의 식각율이 도프드 산화막의 식각율보다 더 빠른 것을 확인할 수 있다.
도 2b에 도시된 바와 같이, PETEOS은 300:1과 20:1로 희석된 BOE용액에서 모두 언도프드 산화막의 식각율이 도프트 산화막의 식각율보다 더 빠르고, 특히 20:1로 희석된 BOE용액에서 그 차이가 현저한 것을 확인할 수 있다.
따라서, 본 실시예에서는 1:1 내지 20:1로 희석된 BOE용액 또는 1:1 내지 50:1로 희석된 HF용액을 이용하여 전세정공정을 진행한다.
도 3은 식각용액 및 시간에 따른 언도프드 산화막과 도프드 산화막의 식각률을 비교하는 그래프이다. 도 3은 PETEOS막으로 실험한 결과를 나타내며 산화막의 종류에 따라 차이는 있으나, 언도프트 산화막과 도프트 산화막 간의 식각률 차이가 분명함을 확인할 수 있다.
도 3을 참조하면, 300:1로 희석된 BOE용액, 20:1로 희석된 BOE용액 및 5:1로 희석된 BOE용액에 대하여 각각 시간에 따른 식각양을 비교할 수 있다.
300:1로 희석된 BOE용액을 사용하는 경우 언도프드 산화막과 도프트 산화막 간에 식각양이 거의 차이가 없으나, 20:1로 희석된 BOE용액과 5:1로 희석된 BOE용액을 사용하는 경우 식각양의 차이가 분명함을 확인할 수 있다.
특히, 5:1로 희석된 BOE용액을 사용하는 경우 언도프드 산화막이 3초동안 1000Å이 손실되는데 반해, 도프드 산화막은 200Å도 손실되지 않음을 확인할 수 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 기판 12 : 소자분리막
13 : 패드산화막 14 : 패드폴리실리콘막
15 : 트렌치 16 : 매립게이트
17 : 캡핑막 18A : 랜딩플러그
13 : 패드산화막 14 : 패드폴리실리콘막
15 : 트렌치 16 : 매립게이트
17 : 캡핑막 18A : 랜딩플러그
Claims (8)
- 소자분리막을 포함하고 매립게이트영역을 오픈시키도록 패터닝된 패드산화막 및 패드폴리실리콘막이 형성된 기판을 제공하는 단계;
상기 기판을 식각하여 매립게이트용 트렌치를 형성하는 단계;
상기 트렌치의 일부를 매립하는 매립게이트를 형성하는 단계;
상기 매립게이트 상에 상기 트렌치의 나머지 부분을 매립하는 캡핑막을 형성하는 단계;
상기 캡핑막과 소자분리막 및 패드폴리실리콘막에 이온주입을 진행하는 단계;
상기 패드폴리실리콘막을 제거하는 단계; 및
전세정공정으로 상기 패드산화막을 제거하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 이온주입은 상기 패드산화막에 이온주입되지 않도록 Rp점을 조절하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 이온주입은 1KeV?50KeV의 에너지로 진행하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 이온주입은 1×1015atoms/㎠?1×1015atoms/㎠의 도즈로 진행하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 이온주입은 보론(Boron)계열의 도펀트를 사용하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 전세정공정은 1:1 내지 20:1로 희석된 BOE용액을 사용하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 전세정공정은 1:1 내지 50:1로 희석된 HF용액을 사용하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 패드산화막을 제거하는 단계 후,
상기 기판 상에 플러그 물질을 형성하는 단계; 및
상기 캡핑막의 표면이 드러나는 타겟으로 평탄화를 진행하여 랜딩플러그를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100125489A KR20120064313A (ko) | 2010-12-09 | 2010-12-09 | 매립 게이트를 갖는 반도체 장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100125489A KR20120064313A (ko) | 2010-12-09 | 2010-12-09 | 매립 게이트를 갖는 반도체 장치 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120064313A true KR20120064313A (ko) | 2012-06-19 |
Family
ID=46684452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100125489A KR20120064313A (ko) | 2010-12-09 | 2010-12-09 | 매립 게이트를 갖는 반도체 장치 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20120064313A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150069581A (ko) * | 2013-12-13 | 2015-06-24 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
-
2010
- 2010-12-09 KR KR1020100125489A patent/KR20120064313A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150069581A (ko) * | 2013-12-13 | 2015-06-24 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
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