KR20150069581A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 상기 반도체 소자는 소자 분리막과 상기 소자 분리막에 의해 정의되는 활성 영역을 포함하는 기판, 상기 활성 영역 내에 형성되는 트렌치, 상기 트렌치의 적어도 일부를 매립하는 게이트 전극, 상기 게이트 전극 일측에 형성되는 리세스로, 상기 기판 내에 상기 소자 분리막의 일부와 상기 활성 영역에 걸쳐 형성되는 리세스, 및 상기 리세스를 매립하는 하부 컨택 플러그를 포함하는 반도체 소자.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
매립 채널 어레이 트랜지스터(Buried Channel Array Transistor, BCAT)는 트렌치 내에 매립된 게이트 전극을 포함하여, 단채널 효과(short channel effect)를 극복할 수 있다. 그런데, 컨택 플러그의 구조와 조성 물질에 따라 매립 채널 어레이 트랜지스터의 동작 특성이 달라질 수 있다. 예를 들어, 게이트 유도 드레인 누설전류(Gate Induced Drain Leakage, 이하, GIDL이라 함), 동작 전류량 등이 달라질 수 있다.
본 발명이 해결하려는 과제는, 신뢰성을 개선할 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 해결하려는 과제는, 신뢰성을 개선할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 일 태양(aspect)은 소자 분리막과 상기 소자 분리막에 의해 정의되는 활성 영역을 포함하는 기판, 상기 활성 영역 내에 형성되는 트렌치, 상기 트렌치의 적어도 일부를 매립하는 게이트 전극, 상기 게이트 전극 일측에 형성되는 리세스로, 상기 기판 내에 상기 소자 분리막의 일부와 상기 활성 영역에 걸쳐 형성되는 리세스, 및 상기 리세스를 매립하는 하부 컨택 플러그를 포함한다.
상기 하부 컨택 플러그의 상면과 상기 기판의 상면은 동일 평면 상에 놓일 수 있다.
상기 게이트 전극의 상면에 형성되고, 상기 트렌치의 나머지 일부를 매립하는 캡핑 패턴을 더 포함하고, 상기 리세스가 소자 분리막의 일부, 상기 활성 영역 및 상기 캡핑 패턴에 걸쳐 형성되는 것을 포함할 수 있다.
상기 하부 컨택 플러그는 상기 트렌치와 접촉할 수 있다.
상기 하부 컨택 플러그 상에 형성되는 상부 컨택 플러그를 더 포함할 수 있다.
상기 상부 컨택 플러그와 상기 하부 컨택 플러그는 서로 다른 물질일 수 있다.
상기 하부 컨택 플러그는 탄소가 도핑된 폴리실리콘을 포함하고, 상기 상부 컨택 플러그는 금속을 포함할 수 있다.
상기 하부 컨택 플러그는 탄소가 도핑된 폴리실리콘을 포함하고, 상기 상부 컨택 플러그는 폴리실리콘을 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 소자의 일 태양은 소자 분리막과 상기 소자 분리막에 의해 분리되는 제1 활성 영역 및 제2 활성 영역을 포함하는 기판, 상기 제1 활성 영역 및 상기 제2 활성 영역 내에 각각 형성되는 제1 트렌치 및 제2 트렌치, 상기 제1 트렌치 및 제2 트렌치의 적어도 일부를 각각 매립하는 제1 게이트 전극 및 제2 게이트 전극, 상기 제1 게이트 전극 일측에 형성되는 제1 리세스로, 상기 기판 내에 상기 소자 분리막과 상기 제1 활성 영역에 걸쳐 형성되는 제1 리세스, 상기 제2 게이트 전극 일측에 형성되는 제2 리세스로, 상기 기판 내에 상기 소자 분리막과 상기 제2 활성 영역에 걸쳐 형성되는 제2 리세스, 상기 제1 리세스를 매립하는 제1 하부 컨택 플러그, 및 상기 제2 리세스를 매립하고, 상기 제1 하부 컨택 플러그와 분리되는 제2 하부 컨택 플러그를 포함한다.
상기 제1 하부 컨택 플러그와 상기 제2 하부 컨택 플러그 사이에, 상기 소자 분리막의 일부가 개재될 수 있다.
상기 제1 하부 컨택 플러그의 상면과, 상기 제2 하부 컨택 플러그의 상면과, 상기 기판의 상면은 동일 평면 상에 놓일 수 있다.
상기 소자 분리막 내에 형성되는 제3 트렌치와, 상기 제3 트렌치의 일부를 매립하는 도전체를 더 포함하고, 상기 제1 하부 컨택 플러그 및 상기 제2 하부 컨택 플러그 중 적어도 하나는 상기 도전체와 오버랩될 수 있다.
상기 기판 상에 형성되는 층간 절연막과, 상기 층간 절연막을 관통하여, 상기 제1 하부 컨택 플러그 및 상기 제2 하부 컨택 플러그를 각각 노출시키는 제1 컨택홀 및 제2 컨택홀과, 상기 제1 컨택홀 및 상기 제2 컨택홀 내에 형성되는 제1 상부 컨택 플러그 및 제2 상부 컨택 플러그를 더 포함할 수 있다.
상기 제1 하부 컨택 플러그 및 제2 하부 컨택 플러그는 탄소가 도핑된 폴리실리콘을 포함하고, 상기 제1 상부 컨택 플러그 및 제2 상부 컨택 플러그는 금속을 포함할 수 있다.
상기 하부 컨택 플러그는 탄소가 도핑된 폴리실리콘을 포함하고, 상기 상부 컨택 플러그는 폴리실리콘을 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 일 태양은 활성 영역을 정의하는 소자 분리막을 기판 내에 형성하고, 활성 영역 내에 트렌치를 형성하고, 상기 트렌치의 적어도 일부를 매립하는 게이트 전극을 형성하고, 상기 소자 분리막의 일부 및 상기 활성 영역을 식각하여, 상기 게이트 전극의 일측에 제1 리세스를 형성하고, 상기 제1 리세스 내에 하부 컨택 플러그를 형성하는 것을 포함한다.
상기 하부 컨택 플러그를 형성하는 것은 상기 제1 리세스를 매립하여, 상기 기판을 덮는 하부 컨택막을 형성하고, 상기 하부 컨택막을 평탄화하여, 상기 소자 분리막의 상면을 노출시키는 것을 포함할 수 있다.
상기 제1 리세스를 형성하는 것은 상기 활성 영역을 식각하여 제2 리세스를 형성하고, 상기 제2 리세스의 폭을 확장시키는 것을 포함할 수 있다.
상기 제2 리세스의 폭을 확장시키는 것은 화학적 산화물 제거(Chemical Oxide Removal, COR)방식을 이용하여 상기 소자 분리막의 일부를 식각하는 것을 포함할 수 있다.
상기 제1 리세스를 형성하는 것은 상기 소자 분리막의 일부를 식각하여 제2 리세스를 형성하고, 상기 제2 리세스의 폭을 확장시키는 것을 포함할 수 있다.
상기 하부 컨택 플러그를 형성한 후, 상기 기판 상에 상기 하부 컨택 플러그 및 상기 게이트 전극을 덮는 층간 절연막을 형성하고, 상기 층간 절연막 내에 상기 하부 컨택 플러그를 노출시키는 컨택홀을 형성하고, 상기 컨택홀 내에 상부 컨택 플러그를 형성하는 것을 더 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 레이아웃도이다.
도 2 및 도 3은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 7은 본 발명의 제5 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 8은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다.
도 9 내지 도 28은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 29는 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 30은 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 31 및 도 32는 본 발명의 몇몇 실시예에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1을 참조하여, 본 발명의 실시예들에 따른 반도체 소자의 레이아웃을 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 레이아웃도이다.
도 1을 참고하면, 제1 활성 영역(103)은 기판(100) 내에 소자 분리 영역(105)을 형성함으로써 정의된다. 구체적으로 설명하면, 제1 활성 영역(103)은 제1 방향(DR1)으로 연장되어 형성되고, 게이트 전극(즉, 워드 라인)(120a, 120b)은 제1 방향(DR1)과 예각을 이루는 제2 방향(DR2)으로 연장되어 형성되고, 비트 라인(170, 570)은 제1 방향(DR1)과 예각을 이루는 제3 방향(DR3)으로 연장되어 형성된다.
여기서, "특정 방향과 다른 특정 방향이 소정 각도를 이룬다"고 할 경우의 각도는, 2개의 방향들이 교차됨으로써 생기는 2개의 각도들 중 작은 각도를 의미한다. 예를 들어, 2개의 방향들이 교차됨으로써 생길 수 있는 각이 120°와, 60°일 경우, 60°를 의미한다. 따라서, 도 1에 도시된 바와 같이, 제1 방향(DR1)과 제2 방향(DR2)이 이루는 각은 θ1이고, 제1 방향(DR1)과 제3 방향(DR3)이 이루는 각은 θ2가 된다.
이와 같이, θ1 및/또는 θ2가 예각을 이루도록 하는 이유는, 제1 활성 영역(103)과 제1 비트 라인(170)을 연결하는 제1 비트 라인 컨택(150)과, 제1 활성 영역(103)과 커패시터를 연결하는 제1 상부 컨택 플러그(190) 사이의 간격을 최대로 확보하기 위함이다. θ1, θ2는 예를 들어, 각각 45°, 45°이거나, 30°, 60°이거나, 60°, 30°일 수 있으나, 이에 한정되는 것은 아니다.
도 2 및 도 3을 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자에 대해 설명한다.
도 2 및 도 3은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 구체적으로, 도 2는 도 1의 A-A를 따라 절단한 단면을 나타낸다. 도 3은 도2의 A부분을 확대한 단면도이다.
도 2를 참고하면, 본 발명의 제1 실시예에 따른 반도체 소자(1)는 기판(100), 제1 활성 영역(103), 소자 분리막(105), 제1 트렌치(110a), 제2 트렌치(110b), 제1 게이트 전극(120a), 제2 게이트 전극(120b), 제1 리세스(130a), 제2 리세스(130b), 제1 하부 컨택 플러그(140a), 제2 하부 컨택 플러그(140b) 및 제1 상부 컨택 플러그(190) 등을 포함할 수 있다.
구체적으로, 기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다.
소자 분리막(105)은 기판(100) 내에 형성되어, 제1 활성 영역(103)을 정의한다. 소자 분리막(105)은 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있으나, 이에 제한되는 것은 아니다. 소자 분리막(105)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 트렌치(110a) 및 제2 트렌치(110b)는 제1 활성 영역(103)의 기판(100) 내에 형성된다. 제1 트렌치(110a) 및 제2 트렌치(110b)의 형상은 여러 가지일 수 있다. 예를 들어, 제1 트렌치(110a) 및 제2 트렌치(110b)는 도시된 것처럼, 바닥면과 측벽의 연결 부분이 둥근 형상일 수 있다. 또는, 제1 트렌치(110a) 및 제2 트렌치(110b)는 측벽이 일정한 각도를 가지고 기울어진 형상일 수도 있다.
제1 게이트 절연막(112a) 및 제2 게이트 절연막(112b)은 각각 제1 트렌치(110a) 및 제2 트렌치(110b)를 따라 형성된다. 제1 게이트 절연막(112a) 및 제2 게이트 절연막(112b)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하거나, 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함하여 사용할 수 있으나, 이에 제한되지 않는다.
제1 게이트 전극(120a)은 제1 게이트 절연막(112a)이 형성된 제1 트렌치(110a)의 적어도 일부를 매립하여 형성될 수 있다. 제2 게이트 전극(120b)은 제2 게이트 절연막(112b)이 형성된 제2 트렌치(110b)의 적어도 일부를 매립하여 형성될 수 있다. 즉, 제1 게이트 전극(120a) 및 제2 게이트 전극(120b)은 리세스된 형태일 수 있다. 제1 게이트 전극(120a) 및 제2 게이트 전극(120b)의 상면은 각각 기판(100)의 상면(표면)보다 낮을 수 있다. 제1 게이트 전극(120a) 및 제2 게이트 전극(120b)은 도전성 물질, 예를 들어, 금속, 폴리실리콘 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 캡핑 패턴(122)은 제1 게이트 전극(120a) 및 제2 게이트 전극(120b)이 형성된 제1 트렌치(110a) 및 제2 트렌치(110b)의 나머지를 매립하여 형성될 수 있다. 제1 캡핑 패턴(122)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 영역(107a)은 제1 게이트 전극(120a)과 제2 게이트 전극(120b) 사이에 형성된다. 제2 소오스/드레인 영역(107b)은 제1 게이트 전극(120a) 및 소자 분리막(105) 사이와, 제2 게이트 전극(120b) 및 소자 분리막(105) 사이에 형성된다. 다시 말하면, 제1 활성 영역(103) 내에 2 개의 트랜지스터가 형성될 수 있다. 이 때, 제1 소오스/드레인 영역(107a)은 인접하는 두 개의 트랜지스터에 의해서 공유되고, 제2 소오스/드레인 영역(107b)은 인접하는 두 개의 트랜지스터에 의해서 공유되지 않는다. 제1 리세스(130a)는 제1 게이트 전극(120a)과 제2 게이트 전극(120b) 사이에 형성될 수 있다. 즉, 제1 소오스/드레인 영역(107a) 내에 형성 될 수 있다. 제2 리세스(130b)는 제1 게이트 전극(120a) 및 제2 게이트 전극(120b)과 소자 분리막(105) 사이에 각각 형성될 수 있다. 제2 리세스(130b)는 제1 게이트 전극(120a) 및 제2 게이트 전극(120b)의 일측에 소자 분리막(105)의 일부와 제1 활성 영역(103)에 걸쳐 형성될 수 있다. 따라서, 제1 리세스(130a) 및 제2 리세스(130b)는 각각 제1 소오스/드레인 영역(107a) 및 제2 소오스/드레인 영역(107b)과 오버랩되게 형성될 수 있다. 제2 리세스(130b)의 일 측벽은 제1 게이트 절연막(112a) 또는 제2 게이트 절연막(112b)일 수 있다. 제2 리세스(130b)의 다른 측벽은 소자 분리막(105)일 수 있다.
제1 하부 컨택 플러그(140a)는 제1 리세스(130) 내에 도전성 물질을 매립하여 형성한다. 제2 하부 컨택 플러그(140b)는 제2 리세스(130b) 내에 도전성 물질을 매립하여 형성한다. 제1 하부 컨택 플러그(140a) 및 제2 하부 컨택 플러그(140b)는 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 본 발명의 제1 실시예에 따른 반도체 소자에서, 제1 하부 컨택 플러그(140a) 및 제2 하부 컨택 플러그(140b)는 폴리 실리콘을 포함하는 것으로 설명한다.
덧붙여, 제1 하부 컨택 플러그(140a) 및 제2 하부 컨택 플러그(140b)는 탄소를 포함할 수 있다. 제1 하부 컨택 플러그(140a) 및 제2 하부 컨택 플러그(140b)에 탄소가 포함되면, 제1 하부 컨택 플러그(140a) 및 제2 하부 컨택 플러그(140b)은 소오스/드레인 영역(107a, 107b)으로 불순물이 확산되는 것을 방지할 수 있다. 이를 통해, 반도체 소자(1)의 신뢰성이 개선될 수 있다. 구체적으로, 인(P)이 도핑된 폴리실리콘이 제1 하부 컨택 플러그(140a) 및 제2 하부 컨택 플러그(140b)에 포함되는 경우, 인(P)의 확산에 의해 반도체 소자의 신뢰성이 저하될 수 있다. 인(P)의 확산을 방지하기 위해, 여러 가지 방법이 도입될 수 있고, 예를 들어, 탄소가 도핑된 폴리실리콘을 사용함으로써 인(P)의 확산을 방지할 수 있다.
탄소가 도핑된 폴리실리콘을 증착하는 경우, 제1 리세스(130a) 및 제2 리세스(130b)의 바닥면과 측면에 먼저 탄소가 도핑된 폴리실리콘의 시드(seed)막을 증착시키고, 이후에 탄소가 도핑된 폴리실리콘의 내막을 증착시킬 수 있다. 시드막은 탄소의 농도가 내막보다 높을 것이므로 제1 하부 컨택 플러그(140a) 및 제2 하부 컨택 플러그(140b)의 표면의 탄소의 농도는 표면에서 멀어지는 방향으로 갈수록 떨어질 수 있다. 즉, C - C라인을 따라 탄소의 농도를 측정하면, 탄소의 농도가 작아졌다가 다시 커질 수 있다. 또한, D - D라인을 따라 위 방향으로 탄소의 농도를 측정하면, 탄소의 농도가 점차 작아지다가 특정 부분에서부터 일정한 값을 유지할 수 있다.
제1 하부 컨택 플러그(140a) 및 제2 하부 컨택 플러그(140b)의 상면은 평탄화된 면일 수 있다. 제1 하부 컨택 플러그(140a) 및 제2 하부 컨택 플러그(140b)의 상면은 소자 분리막(105)의 상면과 동일 평면 상에 놓일 수 있다. 여기서 "동일 평면"의 의미는 제조 공정 상에 발생하는 제1 하부 컨택 플러그(140a) 및 제2 하부 컨택 플러그(140b)의 상면과 소자 분리막(105) 상면 사이의 미세한 단차를 포함하는 의미이다.
제1 하부 컨택 플러그(140a) 및 제2 하부 컨택 플러그(140b)는 제1 트렌치(110a) 또는 제2 트렌치(110b)에 접촉할 수 있다. 구체적으로, 제1 하부 컨택 플러그(140a) 및 제2 하부 컨택 플러그(140b)는 제1 및 제2 게이트 절연막(112a, 112b) 중 어느 하나와 접할 수 있다.
제1 하부 컨택 플러그(140a)는 제1 게이트 절연막(112a) 또는 제2 게이트 절연막(112b)의 일부에 오버랩될 수 있다. 제2 하부 컨택 플러그(140b)는 제1 게이트 절연막(112a) 또는 제2 게이트 절연막(112b)의 일부에 오버랩될 수 있다.
예를 들면, 제1 게이트 절연막(112b)의 제2 하부 컨택 플러그(140b)와 오버랩되는 부분의 폭(d1)은 제1 게이트 절연막(112a)의 제2 하부 컨택 플러그(140a) 와 오버랩되지 않는 부분의 폭(d2)보다 작을 수 있다. 이는 제2 게이트 절연막(112b)의 경우도 마찬가지이다.
제1 층간 절연막(200a)은 기판(100) 상에 형성되어, 제1 게이트 전극(120a), 제2 게이트 전극(120b) 및 소자 분리막(105)을 덮을 수 있다. 제1 층간 절연막(200a)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(200a)은 단일층 또는 다층일 수 있다.
제1 층간 절연막(200a)은 제1 하부 컨택 플러그(140a)를 노출시키는 제1 컨택홀(150)을 포함한다.
제1 컨택홀(150) 내에 제1 비트 라인 컨택(160)이 형성될 수 있다. 제1 비트 라인 컨택(160)은 도전 물질을 포함할 수 있고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 비트 라인 컨택(160) 상에, 제1 비트 라인 컨택(160)과 전기적으로 연결되는 제1 비트 라인(170)이 형성될 수 있다. 제1 비트 라인(170)은 도전 물질을 포함할 수 있고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 층간 절연막(200b)은 제1 층간 절연막(200a) 상에 형성되어, 제1 비트 라인(170)을 덮을 수 있다. 제2 층간 절연막(200b)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제2 층간 절연막(200b)은 단일층 또는 다층일 수 있다.
제2 컨택홀(180)은 제1 층간 절연막(200a) 및 제2 층간 절연막(200b)을 관통하여, 제2 하부 컨택 플러그(140b)를 노출시킨다.
제2 컨택홀(180) 내에 제1 상부 컨택 플러그(190)가 형성될 수 있다. 제1 상부 컨택 플러그(190)는 제2 하부 컨택 플러그(140b)와 전기적으로 연결될 수 있다. 제1 상부 컨택 플러그(190)는 도전 물질을 포함할 수 있고, 예를 들어, 폴리 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 상부 및 제2 하부 컨택 플러그(140b, 190)는 제2 소오스/드레인 영역(107b)과 전기적으로 연결되도록 형성된다. 따라서, 상부와 하부로 나뉘지 않은 컨택 플러그의 경우, 제2 소오스/드레인 영역(107b)을 오버랩하여 형성되어야 한다. 이러한 경우, 공정상의 원인으로 컨택 플러그가 정렬이 어긋날 수 있다. 이에 따라, 반도체 소자(1)의 신뢰성이 저하될 수 있다.
본 발명의 제1 실시예에 따른 반도체 소자(1)는 제2 하부 컨택 플러그(140b)가 제2 소오스/드레인 영역(107b) 상에 형성된다. 제2 하부 컨택 플러그(140b)는 제2 소오스/드레인 영역(107b)뿐만 아니라 소자 분리막(105)의 일부에 걸쳐 형성될 수 있다. 따라서, 제1 상부 컨택 플러그(190)가 정렬이 어긋나는 경우에도 전기적으로 연결될 수 있다. 이에 따라, 반도체 소자(1)의 신뢰성이 개선될 수 있다. 도 2에서는 제1 상부 컨택 플러그(190)가 소자 분리막(105)쪽으로 치우쳐지게 도시되었지만, 이에 한정되는 것은 아니다.
컨택 플러그(190, 140b)를 상부와 하부로 나누어 형성하는 경우는 단일의 과정으로 컨택 플러그를 형성하는 경우에 비해 공극(void)의 생성을 막을 수 있다. 공극은 컨포말한 물질이 제2 컨택홀(180)에 들어갔을 때 생길 수 있는 빈 공간으로 에어 갭이라고도 불린다. 이와 같은 공극이 생기면 컨택 플러그의 저항이 높아지고 반도체 소자(1)의 신뢰성이 저하 될 수 있다. 이에 따라, 본 발명의 제1 실시예에 따른 반도체 소자(1)는 상부와 하부 컨택 플러그를 나누어 형성함으로써 공극을 없애고 신뢰성을 개선할 수 있다.
본 발명의 제1 실시예에 따른 반도체 소자에서, 제2 하부 컨택 플러그(140b) 및 제1 상부 컨택 플러그(190)는 동일한 물질을 포함하고, 구체적으로 폴리실리콘을 포함한다. 다만, 제2 하부 컨택 플러그(140b)는 탄소, 상부는 탄소가 도핑되지 않은 폴리실리콘을 포함할 수 있다.
상부 컨택 플러그 상에 형성되는 정보 저장 요소는 예를 들어, 캐패시터일 수 있고, 제1 상부 컨택 플러그(190)와 접하는 스토리지 노드를 포함할 수 있다. 또는 정보 저장 요소는 가변 저항체일 수 있고, 구체적으로 상변화 물질을 포함하거나, 자기 터널 접합 패턴일 수 있다.
도 4를 참조하여, 본 발명의 제2 실시예에 따른 반도체 소자에 대해 설명한다. 본 실시예는 제1 상부 컨택 플러그(190)의 물질을 제외하고는 전술한 실시예와 실질적으로 동일하므로, 전술한 제1 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 4은 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
제2 상부 컨택 플러그(190d)는 제2 하부 컨택 플러그(140b)와 다른 물질일 수 있다. 제2 하부 컨택 플러그(140b)의 경우 탄소가 도핑된 폴리 실리콘으로 형성하여 인(P)의 확산을 방지하여 반도체 소자(2)의 신뢰성을 개선할 수 있다. 반면에 제2 상부 컨택 플러그(190d)는 메탈로 형성하여 컨택 플러그의 저항을 낮출 수 있다. 따라서, 상부와 하부로 컨택 플러그를 나눔으로써 용도에 따라 여러 가지 기능을 선택적으로 개선할 수 있는 반도체 소자(2)를 제공할 수 있다.
도 5를 참조하여, 본 발명의 제3 실시예에 따른 반도체 소자(3)에 대해 설명한다. 본 실시예는 제1 하부 컨택 플러그(140a) 및 제2 하부 컨택 플러그(140b)의 모양을 제외하고는 전술한 제2 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 5는 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 구체적으로, 도 5는 도 1의 A-A를 따라 절단한 단면을 나타낸다.
도 5를 참고하면, 제2 하부 컨택 플러그(140b)는 제1 캡핑 패턴(122)과 접촉할 수 있다. 제2 하부 컨택 플러그(140b)는 제1 게이트 전극(120a) 또는 제2 게이트 전극(120b)과 접촉되지 않는다. 워드 라인으로 사용되는 제1 및 제2 게이트 전극(120a, 120b)과 제2 하부 컨택 플러그(140b)가 연결되면 반도체 소자의 작동이 비정상적으로 될 수 있기 때문이다. 제2 하부 컨택 플러그(140b)의 하면은 제1 게이트 전극(120a) 및 제2 게이트 전극(120b)의 상면 보다 높다. 따라서 제2 하부 컨택 플러그(140b)는 제1 캡핑 패턴(122)과 접촉하면서 제1 게이트 전극(120a) 또는 제2 게이트 전극(120b)과 접촉하지 않을 수 있다.
제2 하부 컨택 플러그(140b)의 상면이 넓어지면 제1 상부 컨택 플러그(190)의 정렬이 어긋나는 경우에도 제2 하부 컨택 플러그(140b)와 제1 상부 컨택 플러그(190) 사이의 접촉 면적을 충분히 확보할 수 있기 때문에, 반도체 소자(3)의 신뢰성이 저하되지 않는다.
도 6을 참조하여, 본 발명의 제4 실시예에 따른 반도체 소자(4)에 대해 설명한다. 도 6은 본 발명의 제4 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 구체적으로, 도 6은 도 1의 B-B를 따라 절단한 단면을 나타낸다.
도 6을 참고하면, 본 발명의 제4 실시예에 따른 반도체 소자(4)는 기판(100), 제1 활성 영역(103), 제2 활성 영역(503), 소자 분리막(105), 제1 트렌치(110a), 제3 트렌치(510a), 제1 게이트 전극(120a), 제3 게이트 전극(520a), 제2 리세스(130b), 제4 리세스(530b), 제2 하부 컨택 플러그(140b), 제4 하부 컨택 플러그(540b) 및 제3 상부 컨택 플러그(590) 등을 포함할 수 있다.
제1 트렌치(110a)는 제1 활성 영역(103)의 기판(100) 내에 형성되고, 제3 트렌치(510a)는 제2 활성 영역(503) 내에 형성된다. 제3 트렌치(510a) 의 형상은 여러 가지일 수 있다. 예를 들어, 제3 트렌치(510a) 는 도시된 것처럼, 바닥면과 측벽의 연결 부분이 둥근 형상일 수 있다. 또는, 제3 트렌치(510a) 는 측벽이 일정한 각도를 가지고 기울어진 형상일 수도 있다.
제1 게이트 절연막(112a)은 제1 트렌치(110a)를 따라 형성된다. 제3 게이트 절연막(512a)은 제3 트렌치(510a)를 따라 형성된다. 제3 게이트 절연막(512a)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하거나, 고유전율 물질을 포함할 수 있다. 고유전율 물질에 관한 설명은 제1 게이트 절연막(112a)에서 설명하였으므로, 생략한다.
제1 게이트 전극(120a)은 제1 게이트 절연막(112a)이 형성된 제1 트렌치(110a)의 적어도 일부를 매립하여 형성될 수 있다. 제3 게이트 전극(520a)은 제3 게이트 절연막(512a)이 형성된 제3 트렌치(510a)의 적어도 일부를 매립하여 형성될 수 있다. 즉, 제3 게이트 전극(520a)은 리세스 된 형태일 수 있다. 제3 게이트 전극(520a)의 상면은 기판(100)의 상면(표면)보다 낮을 수 있다. 제3 게이트 전극(520a)은 도전성 물질, 예를 들어, 금속, 폴리실리콘 등을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 캡핑 패턴(122)은 제1 게이트 전극(120a)이 형성된 제1 트렌치(110a)의 나머지를 매립하여 형성될 수 있다. 제2 캡핑 패턴(522)은 제3 게이트 전극(520a)이 형성된 제3 트렌치(510a)의 나머지를 매립하여 형성될 수 있다. 제2 캡핑 패턴(522)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제2 소오스/드레인 영역(107b)은 제1 게이트 전극(120a) 및 소자 분리막(105) 사이에 형성된다. 제1 소오스/드레인 영역(107a)은 제1 게이트 전극(120a)의 타측에 형성된다. 제4 소오스/드레인 영역(507b)은 제3 게이트 전극(520a)과 소자 분리막(105) 사이에 형성된다. 즉, 제4 소오스/드레인 영역(507b)은 제3 게이트 전극(520a)의 일측에 형성된다. 제3 소오스/드레인 영역(507a)은 제3 게이트 전극(520a)의 타측에 형성된다.
즉, 소자 분리막(105)을 중심으로 제4 소오스/드레인 영역(507b)과 제2 소오스/드레인 영역(107b)이 대응되게 형성된다. 또한, 소자 분리막(105)을 중심으로 제3 소오스/드레인 영역(507a)과 제1 소오스/드레인 영역(107a)이 대응되게 형성된다.
제4 리세스(530b)는 제3 게이트 전극(520a)의 일측에 형성되어, 소자 분리막(105)의 일부까지 연장되어 형성될 수 있다.
제3 리세스(530a)는 제3 게이트 전극(520a)의 일측에 제3 소오스/드레인 영역(507a) 내에 형성된다. 즉, 소자 분리막(105)을 중심으로 제4 리세스(530b)와 제2 리세스(130b)가 대응되게 형성될 수 있다. 소자 분리막(105)을 중심으로 제3 리세스(530a)와 제1 리세스(130a)가 대응되게 형성될 수 있다.
제4 리세스(530b)와 제2 리세스(130b)는 동일한 소자 분리막(105)에 오버랩되어 형성되지만, 서로 간에 분리된다.
제1 하부 컨택 플러그(140a)는 제1 리세스(130) 내에 도전성 물질을 매립하여 형성한다. 제2 하부 컨택 플러그(140b)는 제2 리세스(130b) 내에 도전성 물질을 매립하여 형성한다. 제3 하부 컨택 플러그(540a)는 제3 리세스(530a) 내에 도전성 물질을 매립하여 형성한다. 제4 하부 컨택 플러그(540b)는 제4 리세스(530b) 내에 도전성 물질을 매립하여 형성한다. 제3 하부 컨택 플러그(540a) 및 제4 하부 컨택 플러그(540b)는 예를 들어, 폴리 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 본 발명의 제4 실시예에 따른 반도체 소자(4)에서, 제3 하부 컨택 플러그(540a) 및 제4 하부 컨택 플러그(540b)는 폴리실리콘을 포함하는 것으로 설명한다.
본 발명의 제4 실시예에 따른 반도체 소자에서, 제2 하부 컨택 플러그(140b) 및 제4 하부 컨택 플러그(540b)는 동일한 물질을 포함할 수 있다.
제4 하부 컨택 플러그(540b)는 탄소를 포함할 수 있다. 제4 하부 컨택 플러그(540b)에 탄소가 포함되면, 불순물의 확산을 방지하는 역할을 하여 신뢰성이 개선될 수 있다. 제4 하부 컨택 플러그(540b)의 표면의 탄소의 농도는 표면에서 멀어지는 방향으로 갈수록 떨어질 수 있다. 예를 들면, 제4 하부 컨택 플러그(540b)의 E - E라인을 따라 탄소의 농도를 측정하면, 탄소의 농도가 작아졌다가 다시 원래대로 커질 수 있다. 또한, F - F라인을 따라 탄소의 농도를 측정하면, 탄소의 농도가 점차 작아지다가 특정 부분에서부터 일정한 값을 유지할 수 있다.
제1 하부 컨택 플러그(140a), 제2 하부 컨택 플러그(140b), 제3 하부 컨택 플러그(540a) 및 제4 하부 컨택 플러그(540b)의 상면은 평탄화된 면일 수 있다. 제1 하부 컨택 플러그(140a) 및 제2 하부 컨택 플러그(140b)의 상면은 소자 분리막(105)의 상면과 동일 평면 상에 놓일 수 있다.
제3 하부 컨택 플러그(540a) 및 제4 하부 컨택 플러그(540b)는 제3 트렌치(510a)에 접촉할 수 있다. 구체적으로, 제3 하부 컨택 플러그(540a) 및/또는 제4 하부 컨택 플러그(540b)는 제3 게이트 절연막(512a) 또는 제2 캡핑 패턴(522) 중 어느 하나와 접할 수 있다. 제4 하부 컨택 플러그(540b)는 제3 게이트 절연막(512a)의 일부에 오버랩될 수 있다.
예를 들면, 제3 게이트 절연막(512a)의 제4 하부 컨택 플러그(540b)와 오버랩되는 부분의 폭은 제3 게이트 절연막(512a)의 제4 하부 컨택 플러그(540b) 와 오버랩되지 않는 부분의 폭보다 작을 수 있다. 제4 하부 컨택 플러그(540b)는 제2 캡핑 패턴(522)과 접촉할 수 있다. 단, 제4 하부 컨택 플러그(540b)는 제3 게이트 전극(520a)과 접촉해서는 안 된다. 워드 라인으로 사용되는 제1 및 제2 게이트 전극(120a, 120b)과 제2 하부 컨택 플러그(140b)가 연결되면 반도체 소자의 작동이 비정상적으로 될 수 있기 때문이다. 제4 하부 컨택 플러그(540b)의 하면은 제3 게이트 전극(520a)의 상면 보다 높다. 따라서 제4 하부 컨택 플러그(540b)는 제2 캡핑 패턴(522)과 접촉하면서 제3 게이트 전극(520a)과 접촉하지 않을 수 있다.
제1 층간 절연막(200a)은 기판(100) 상에 형성되어, 제1 트렌치(110a), 제3 트렌치(510a) 및 소자 분리막(105) 등을 덮을 수 있다.
제1 층간 절연막(200a) 내에 제3 하부 컨택 플러그(540a)를 노출시키는 제3 컨택홀(550)이 형성될 수 있다. 제3 컨택홀(550) 내에 제2 비트 라인 컨택(560)이 형성될 수 있다. 제2 비트 라인 컨택(560) 은 도전 물질을 포함할 수 있고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 제4 실시예에 따른 반도체 소자에서, 제1 비트 라인 컨택(160) 및 제2 비트 라인 컨택(560)은 동일한 물질을 포함한다. 덧붙여, 제1 비트 라인(170) 제2 비트 라인(570)은 동일한 물질을 포함한다.
제2 비트 라인 컨택(560) 상에, 제2 비트 라인 컨택(560)과 전기적으로 연결되는 제2 비트 라인(570)이 형성될 수 있다. 제4 컨택홀(580)은 제1 층간 절연막(200a) 및 제2 층간 절연막(200b)을 관통하여, 제4 하부 컨택 플러그(540b)를 노출시킨다. 제4 컨택홀(580)내에 제3 상부 컨택 플러그(590)가 형성될 수 있다. 제3 상부 컨택 플러그(590)는 제4 하부 컨택 플러그(540b)와 전기적으로 연결될 수 있다. 제3 상부 컨택 플러그(590)는 도전 물질을 포함할 수 있고, 예를 들어, 폴리 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 상부 컨택 플러그(590)와 제4 하부 컨택 플러그(540b)는 제4 소오스/드레인 영역(507b)을 전기적으로 연결하기 위해 형성된다. 본 발명의 제4 실시예에 따른 반도체 소자는 제4 하부 컨택 플러그(540b)가 제4 소오스/드레인 영역(507b) 상에 형성된다. 제4 하부 컨택 플러그(540b)는 제4 소오스/드레인 영역(507b)뿐만 아니라 소자 분리막(105)의 일부에 걸쳐 형성될 수 있다. 더욱이 제3 게이트 절연막(512a)과도 오버랩될 수 있고, 제2 캡핑 패턴(522b)의 일부에도 형성될 수 있다. 도 6에서는 제3 상부 컨택 플러그(590) 및 제1 상부 컨택 플러그(190)가 소자 분리막(105)쪽으로 치우쳐지게 도시되었지만, 이에 한정되는 것은 아니다.
본 발명의 제4 실시예에 따른 반도체 소자(4)에서, 제4 하부 컨택 플러그(540b)는 제3 상부 컨택 플러그(590)와 동일한 물질을 포함할 수 있다. 제2 하부 컨택 플러그(140b) 는 제1 상부 컨택 플러그(190)와 동일한 물질을 포함한다. 구체적으로 제3 상부 컨택 플러그(590)와 제1 상부 컨택 플러그(190)는 폴리실리콘을 포함할 수 있다. 다만, 하부는 탄소, 상부는 탄소가 도핑되지 않은 폴리실리콘을 포함할 수 있다. 도 7을 참조하여, 본 발명의 제5 실시예에 따른 반도체 소자(5)에 대해 설명한다. 본 실시예는 제4 트렌치(550)등의 존재를 제외하고는 전술한 제 4 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 7은 본 발명의 제5 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
제4 트렌치(550)는 소자 분리막(105)내에 형성될 수 있다. 제4 트렌치(550)의 바닥면과 측벽에는 제4 게이트 절연막(552)이 컨포말하게 형성될 수 있다. 도전체(555)는 제 5 트렌치(550)의 적어도 일부를 매립할 수 있다. 제3 캡핑 패턴(557)은 제 5 트렌치(550)의 나머지를 매립하여 형성될 수 있다. 제4 트렌치(550)는 트랜지스터의 게이트로는 사용되지 않을 수 있다. 도전체(555)는 소자 분리막(105) 내에 형성되어 있지만, 다른 활성 영역에서 워드 라인으로 사용될 수 있다.
제4 하부 컨택 플러그(540b) 및 제2 하부 컨택 플러그(140b) 중 적어도 하나는 상기 도전체(555)와 오버랩될 수 있다. 단 도전체(555)와 접촉하지는 않는다. 도전체(555)와 접촉하는 경우 워드 라인을 통해 제4 하부 컨택 플러그(540b) 또는 제2 하부 컨택 플러그(140b)가 다른 게이트 전극과 연결될 수 있기 때문이다. 제4 하부 컨택 플러그(540b) 및 제2 하부 컨택 플러그(140b)의 상면이 넓을수록 각각 제3 상부 컨택 플러그(590)및 제1 상부 컨택 플러그(190)와의 전기적 연결이 용이할 수 있다. 따라서, 제3 상부 컨택 플러그(590) 및 제1 상부 컨택 플러그(190)이 형성될 때 정렬이 어긋나 반도체 소자(5)의 신뢰성이 저하되는 문제점을 개선할 수 있다.
이어서, 도 8 내지 도 28을 참조하여 본 발명의 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 도 8은 본 발명의 제1 실시예에 따른 순서도이고, 도 9 내지 도 28은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 8 및 도 9를 참조하면, 기판(100) 상에 소자 분리막(105)를 형성한다(S800).
기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다.
기판(100) 내에는 소자 분리막(105)을 형성하여, 제1 활성 영역(103)이 정의될 수 있다. 여기서, 제1 활성 영역(103)은 STI(Shallow Trench Isolation)와 같은 소자 분리막(105)에 의해 정의된다.
이어서, 도 8 및 도 10을 참조하면, 기판(100) 상에 마스크 패턴(199)을 형성한다.
마스크 패턴(199)은 제1 트렌치(110a) 및 제2 트렌치(110b)가 형성될 영역을 노출한다. 마스크 패턴(199)은 산화막, 질화막, 산질화막 등일 수 있으나, 이에 한정되는 것은 아니다.
도 8 및 도 11을 참조하면, 마스크 패턴(199)이 형성되지 않은 부분에 제1 트렌치(110a) 및 제2 트렌치(110b)가 형성된다(S810). 이 때에 소자 분리막(105) 내에 추가적으로 트렌치가 형성될 수도 있다.
제1 트렌치(110a) 및 제2 트렌치(110b)의 형상은 여러 가지일 수 있다. 예를 들어, 제1 트렌치(110a) 및 제2 트렌치(110b)는 도시된 것처럼, 바닥면과 측벽의 연결 부분이 둥근 형상일 수 있다. 또는, 제1 트렌치(110a) 및 제2 트렌치(110b)는 측벽이 일정한 각도를 가지고 기울어진 형상일 수도 있다.
도 8 및 도 12를 참조하면, 제1 트렌치(110a) 및 제2 트렌치(110b)의 상면 및 마스크 패턴(199)의 상면에 절연막(112p)을 형성한다.
절연막(112p)은 제1 트렌치(110a) 및 제2 트렌치(110b) 내부와 마스크 패턴(199)의 상면에 컨포말하게 형성된다. 절연막(112p)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하거나, 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함하여 사용할 수 있으나, 이에 제한되지 않는다.
도 8 및 도 13을 참조하면, 전극 물질(120p)은 절연막(112p)을 덮도록 형성된다.
전극 물질(120p)은 도전성 물질, 예를 들어, 금속, 폴리실리콘 등을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 8 및 도 14를 참조하면, 제1 게이트 전극(120a) 및 제2 게이트 전극(120b)은 전극 물질(120p)을 식각하여 제1 트렌치(110a) 및 제2 트렌치(110b)의 적어도 일부를 채우도록 형성될 수 있다.
즉, 게이트 전극(120)은 리세스된 형태일 수 있다. 게이트 전극(120)의 상면은 기판(100)의 상면(표면)보다 낮을 수 있다. 상기 식각은 예를 들어, 에치백(Etch back)공정일 수 있다(S820).
도 8 및 도 15를 참조하면, 캡핑 물질(122p)은 제1 게이트 전극(120a) 및 제2 게이트 전극(120b) 상에, 제1 트렌치(110a) 및 제2 트렌치(110b)를 채우도록 형성될 수 있다.
캡핑 물질(122p)은 예를 들어, 산화막, 질화막, 산질화막 등일 수 있으나, 이에 한정되지 않는다.
도 8 및 도 16을 참조하면, 캡핑 물질(122p), 절연막(112p) 및 마스크 패턴(199)은 기판(100)의 상면이 노출되도록 식각될 수 있다.
이 때, 식각의 방식은 예를 들어, 화학 기계적 연마(Chemical Mechanical Polish, CMP)일 수 있다. 따라서, 캡핑 물질(122p)은 제1 캡핑 패턴(122)을 이루고, 절연막(112p)은 제1 게이트 절연막(112a) 및 제2 게이트 절연막(112b)을 이룰 수 있다. 제1 게이트 절연막(112a) 및 제2 게이트 절연막(112b)은 각각 제1 트렌치(110a) 및 제2 트렌치(110b) 내에서만 형성될 수 있다. 마스크 패턴(199)은 모두 제거될 수 있다. 즉, 캡핑 패턴(122p), 제1 게이트 절연막(112a), 제2 게이트 절연막(112b), 제1 활성 영역(103) 및 소자 분리막(105)의 노출되는 상면은 모두 동일 평면상에 존재할 수 있다.
도 8 및 도 17을 참조하면, 제1 활성 영역(103)에 제1 소오스/드레인 영역(107a) 및 제2 소오스/드레인 영역(107b)을 형성한다.
제1 소오스/드레인 영역(107a)은 반도체 장치가 N형 트랜지스터인 경우에 N형 불순물로 도핑되어 형성될 수 있다. 제2 소오스/드레인 영역(107b)은 반도체 장치가 N형 트랜지스터인 경우에 N형 불순물로 도핑되어 형성될 수 있다. 제1 소오스/드레인 영역(107a)은 기판(100) 내의, 제1 트렌치(110a) 및 제2 트렌치(110b)의 사이에 배치된다. 제2 소오스/드레인 영역(107b)은 기판(100) 내의, 제1 트렌치(110a)와 소자 분리막(105) 사이 및 제2 트렌치(110b)와 소자 분리막 사이에 각각 배치된다. 이 때, 제1 소오스/드레인 영역(107a)은 인접하는 두 개의 트랜지스터에 의해서 공유되고, 제2 소오스/드레인 영역(107b)은 인접하는 두 개의 트랜지스터에 의해서 공유되지 않는다. 제1 소오스/드레인 영역(107a) 및 제2 소오스/드레인 영역(107b)은 도시된 것과 같이 제1 게이트 전극(120a) 및 제2 게이트 전극(120b)과 일부 오버랩되도록 형성될 수 있다.
도 8 및 도 18을 참조하면, 제1 리세스(130a)는 제1 트렌치(110a)와 제2 트렌치(110b)사이의, 제1 소오스/드레인 영역(107a) 내에 형성될 수 있다.
제5 리세스(130c)는 제1 활성 영역(103)상에 형성될 수 있다. 제5 리세스(130c)의 일 측벽은 제1 게이트 절연막(112a) 또는 제2 게이트 절연막(112b)일 수 있다. 제5 리세스(130c)의 다른 측벽은 소자 분리막(105)일 수 있다. 제5 리세스(130c)의 바닥면과 다른 측벽은 제1 활성 영역(103)일 수 있다.
도 8 및 도 19를 참조하면, 제2 리세스(130b)는 제5 리세스(130c)의 측벽을 확장시켜 형성한다(S830).
구체적으로, 제5 리세스(130c)의 일 측벽인 소자 분리막(105)의 일부를 제거하여, 소자 분리막(105)의 일부와 제1 활성 영역(103)을 걸쳐 제2 리세스(130b)가 형성된다.
도 19에서, 제2 리세스(130b) 캡핑 패턴(122)까지 연장되어 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제2 리세스(130b)는 제1 게이트 절연막(112a) 및 제2 게이트 절연막(112b)의 일부와 캡핑 패턴(122)의 일부를 제거하여, 캡핑 패턴(122)까지 연장될 수 있음은 물론이다.
도 18 및 도 19에서, 제1 활성 영역(103)을 먼저 식각하여 제5 리세스(130c)를 형성하고 다음에 소자 분리막(105)을 식각하여 제2 리세스(130b)를 형성하였지만, 이에 한정되지 않는다. 즉, 소자 분리막(105)을 먼저 식각하여 제5 리세스(130c)를 형성한 뒤, 제1 활성 영역(103)을 식각하여 제2 리세스(130b)를 형성할 수 있다.
제5 리세스(130c)의 측벽을 확장하는 방식은 화학적 산화물 제거(Chemical Oxide Removal, COR)방식일 수 있다. COR 방식은 화학반응을 이용한 Dry Cleaning 방식으로 표면을 미세하게 식각하는 방식이다. COR방식을 사용하는 경우 NH3 또는 HF를 기판의 표면에 흡착시켜 식각할 수 있다. COR공정의 온도는 바람직하게는 25°C 내지 40°C일 수 있다.
도 8 및 도 20을 참조하면, 제1 리세스(130a), 제2 리세스(130b) 및 기판의 상면을 덮는 하부 컨택막(140p)을 형성한다.
하부 컨택막(140p)은 예를 들어, 폴리 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 본 발명의 제1 실시예에 따른 반도체 소자(1)의 제조 방법에서, 하부 컨택막(140p)은 폴리실리콘을 포함하는 것으로 설명한다. 하부 컨택막(140p)은 탄소를 포함할 수 있다. 하부 컨택막(140p)에 탄소가 포함되면, 불순물의 확산을 방지하는 역할을 하여 신뢰성이 개선될 수 있다. 구체적으로, 인(P)이 도핑된 폴리실리콘이 하부 컨택막(140p)에 포함되는 경우 인(P)의 확산에 의해 반도체 소자의 신뢰성이 저하될 수 있다. 따라서, 인(P)의 확산을 방지하기 위해 여러 가지 방법이 도입될 수 있고, 폴리실리콘에 탄소를 도핑하여 포함하는 경우 인(P)의 확산을 방지할 수 있다.
하부 컨택막(140p)을 탄소가 도핑된 폴리실리콘으로 증착시키는 경우 제2 리세스(130b)의 바닥면과 측면에 먼저 탄소가 도핑된 폴리 실리콘의 시드(seed)막을 증착시키고, 이후에 탄소가 도핑된 폴리 실리콘의 내막을 증착시킬 수 있다. 시드막은 탄소의 농도가 내막보다 높을 것이므로 제2 하부 컨택 플러그(140b)의 표면의 탄소의 농도는 표면에서 멀어지는 방향으로 갈수록 떨어질 수 있다. 예를 들면, 제4 하부 컨택 플러그(540b)의 G - G라인을 따라 탄소의 농도를 측정하면, 탄소의 농도가 작아졌다가 다시 원래대로 커질 수 있다. 또한, H - H라인을 따라 위 방향으로 탄소의 농도를 측정하면, 탄소의 농도가 점차 작아지다가 특정 부분에서부터 일정한 값을 유지할 수 있다.
도 8 및 도 21을 참조하면, 기판(100)의 상면을 덮는 하부 컨택막(140p)을 제거하여, 제2 하부 컨택 플러그(140b)를 형성한다.
다시 말하면, 기판(100)의 상면이 노출될 때까지 하부 컨택막(140p)을 제거하여, 제2 하부 컨택 플러그(140b)를 형성한다. 기판(100)의 상면이 노출될 때까지 하부 컨택막(140p)을 제거하는 것은 예를 들어, 화학 기계적 연마(Chemical Mechanical Polish, CMP)등을 이용할 수 있다. CMP공정을 거친 뒤, 소자 분리막(105)의 상면과 제1 하부 컨택 플러그(140a) 및 제2 하부 컨택 플러그(140b)의 상면이 동일 평면상에 놓일 수 있다(S840). 여기서 "동일 평면"의 의미는 제조 공정 상에 발생하는 제1 하부 컨택 플러그(140a) 및 제2 하부 컨택 플러그(140b)의 상면과 소자 분리막(105) 상면 사이의 미세한 단차를 포함하는 의미이다.
도 8 및 도 22 를 참조하면, 제1 층간 절연막(200a)이 기판(100)의 상면에 형성된다.
제1 층간 절연막(200a)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(200a)은 단일층 또는 다층일 수 있다.
도 8 및 도 23을 참조하면, 제1 층간 절연막(200a) 내에 제1 하부 컨택 플러그(140a)를 노출시키는 제 1 컨택홀(150)이 형성될 수 있다.
도 23에서, 제1 컨택홀(150)은 제1 하부 컨택 플러그(140a)를 전체적으로 노출시키는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 8 및 도 24를 참조하면, 제1 컨택홀(150) 내에는 제1 비트 라인 컨택(160)이 형성될 수 있다.
제1 비트 라인 컨택(160)은 도전 물질을 포함할 수 있고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 8 및 도 25를 참조하면, 제1 비트 라인 컨택(160) 상에, 제1 비트 라인 컨택(160)과 전기적으로 연결되는 제1 비트 라인(170)이 형성될 수 있다.
제1 비트 라인(170)은 도전 물질을 포함할 수 있고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 8 및 도 26을 참조하면, 제2 층간 절연막(200b)은 기판(100) 상에 형성되어, 제1 비트 라인(170)을 덮을 수 있다(S850).
제2 층간 절연막(200b)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제2 층간 절연막(200b)은 단일층 또는 다층일 수 있다.
도 8 및 도 27을 참조하면, 제1 층간 절연막(200a)및 제2 층간 절연막(200b) 내에, 제1 층간 절연막(200a) 및 제2 층간 절연막(200b)을 관통하는 제2 컨택홀(180)이 형성될 수 있다(S860).
제2 컨택홀(180)은 제1 층간 절연막(200a) 및 제2 층간 절연막(200b)을 관통하여, 제2 하부 컨택 플러그(140b)를 노출시킨다.
도 8 및 도 28을 참조하면, 제2 컨택홀(180)내에 제1 상부 컨택 플러그(190)가 형성될 수 있다(S870).
제1 상부 컨택 플러그(190)는 제2 하부 컨택 플러그(140b)와 전기적으로 연결될 수 있다. 제1 상부 컨택 플러그(190)는 도전 물질을 포함할 수 있고, 예를 들어, 폴리 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
컨택 플러그(140b, 190)는 제2 소오스/드레인 영역(107b)을 전기적으로 연결하기 위해 형성된다. 따라서, 상부와 하부로 나뉘지 않은 컨택 플러그의 경우, 제2 소오스/드레인 영역(107b)을 오버랩하여 형성되어야 한다. 이러한 경우, 공정상의 원인으로 컨택 플러그가 정렬이 어긋날 수 있다. 이에 따라, 반도체 소자(1)의 신뢰성이 저하될 수 있다.
본 발명의 제1 실시예에 따른 반도체 소자는 제2 하부 컨택 플러그(140b)가 제2 소오스/드레인 영역(107b) 상에 형성된다. 제2 하부 컨택 플러그(140b)는 제2 소오스/드레인 영역(107b)뿐만 아니라 소자 분리막(105)의 일부에 걸쳐 형성될 수 있다. 따라서, 제1 상부 컨택 플러그(190)가 정렬이 어긋나는 경우에도 전기적으로 연결될 수 있다. 이에 따라, 반도체 소자(1)의 신뢰성이 개선될 수 있다. 도 28에서는 제1 상부 컨택 플러그(190)가 소자 분리막(105)쪽으로 치우쳐지게 도시되었지만, 이에 한정되는 것은 아니다.
컨택 플러그를 상부와 하부로 나누어 형성하는 경우는 단일의 과정으로 컨택 플러그를 형성하는 경우에 비해 공극(void)의 생성을 막을 수 있다. 공극은 컨포말한 물질이 제2 컨택홀(180)에 들어갔을 때 생길 수 있는 빈 공간으로 에어 갭이라고도 불린다. 이와 같은 공극이 생기면 컨택 플러그의 저항이 높아지고 반도체 소자(1)의 신뢰성이 저하 될 수 있다. 따라서, 본 발명의 제1 실시예에 따른 반도체 소자(1)는 상부와 하부 컨택 플러그를 나누어 형성함으로써 공극을 없애고 신뢰성을 개선할 수 있다.
도 29는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 예시적 블록도이다.
도 29를 참조하면, 본 발명의 몇몇 실시예에 따른 전자 시스템(2900)은 컨트롤러(2910), 입출력 장치(2920, I/O), 기억 장치(2929), 인터페이스(2940) 및 버스(2950, bus)를 포함할 수 있다. 컨트롤러(2910), 입출력 장치(2920), 기억 장치(2929) 및/또는 인터페이스(2940)는 버스(2950)를 통하여 서로 결합 될 수 있다. 버스(2950)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(2910)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(2920)는 키 패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(2929)는 데이터 및/또는 명령어 등을 저장할 수 있다. 기억 장치(2929)는 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함할 수 있다. 기억 장치(2929)는 DRAM을 포함할 수 있다. 인터페이스(2940)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(2940)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(2940)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
전자 시스템(2900)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 태블릿(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 30은 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 30을 참고하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리(3010)는 메모리 카드(3000)에 채용될 수 있다. 메모리 카드(3000)는 호스트(3030)와 메모리(3010) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(3020)를 포함할 수 있다. SRAM(3021)은 중앙 처리 장치(3022)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(3023)은 호스트(3030)가 메모리 카드(3000)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(3024)는 메모리(3010)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(3025)는 메모리(3010)와 인터페이싱할 수 있다. 중앙 처리 장치(3022)는 메모리 컨트롤러(3020)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 31 및 도 32는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 31은 태블릿 PC이고, 도 32는 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 103: 제1 활성 영역
105: 소자 분리막 110a: 제1 트렌치
110b: 제2 트렌치 120a: 제1 게이트 전극
120b: 제2 게이트 전극 130a: 제1 리세스
130b: 제2 리세스 140a: 제1 하부 컨택 플러그
140b: 제2 하부 컨택 플러그 180: 제2 컨택홀
190: 제1 상부 컨택 플러그

Claims (10)

  1. 소자 분리막과 상기 소자 분리막에 의해 정의되는 활성 영역을 포함하는 기판;
    상기 활성 영역 내에 형성되는 트렌치;
    상기 트렌치의 적어도 일부를 매립하는 게이트 전극;
    상기 게이트 전극 일측에 형성되는 리세스로, 상기 기판 내에 상기 소자 분리막의 일부와 상기 활성 영역에 걸쳐 형성되는 리세스; 및
    상기 리세스를 매립하는 하부 컨택 플러그를 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 하부 컨택 플러그의 상면과 상기 기판의 상면은 동일 평면 상에 놓이는 반도체 소자.
  3. 제 1항에 있어서,
    상기 게이트 전극의 상면에 형성되고, 상기 트렌치의 나머지 일부를 매립하는 캡핑 패턴을 더 포함하고,
    상기 리세스가 소자 분리막의 일부, 상기 활성 영역 및 상기 캡핑 패턴에 걸쳐 형성되는 것을 포함하는 반도체 소자
  4. 제1 항에 있어서,
    상기 하부 컨택 플러그 상에 형성되는 상부 컨택 플러그를 더 포함하는 반도체 소자.
  5. 소자 분리막과 상기 소자 분리막에 의해 분리되는 제1 활성 영역 및 제2 활성 영역을 포함하는 기판;
    상기 제1 활성 영역 및 상기 제2 활성 영역 내에 각각 형성되는 제1 트렌치 및 제2 트렌치;
    상기 제1 트렌치 및 제2 트렌치의 적어도 일부를 각각 매립하는 제1 게이트 전극 및 제2 게이트 전극;
    상기 제1 게이트 전극 일측에 형성되는 제1 리세스로, 상기 기판 내에 상기 소자 분리막과 상기 제1 활성 영역에 걸쳐 형성되는 제1 리세스;
    상기 제2 게이트 전극 일측에 형성되는 제2 리세스로, 상기 기판 내에 상기 소자 분리막과 상기 제2 활성 영역에 걸쳐 형성되는 제2 리세스;
    상기 제1 리세스를 매립하는 제1 하부 컨택 플러그; 및
    상기 제2 리세스를 매립하고, 상기 제1 하부 컨택 플러그와 분리되는 제2 하부 컨택 플러그를 포함하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 제1 하부 컨택 플러그와 상기 제2 하부 컨택 플러그 사이에, 상기 소자 분리막의 일부가 개재되는 반도체 소자.
  7. 제5 항에 있어서,
    상기 소자 분리막 내에 형성되는 제3 트렌치와, 상기 제3 트렌치의 일부를 매립하는 도전체를 더 포함하고,
    상기 제1 하부 컨택 플러그 및 상기 제2 하부 컨택 플러그 중 적어도 하나는 상기 도전체와 오버랩되는 반도체 소자.
  8. 활성 영역을 정의하는 소자 분리막을 기판 내에 형성하고,
    활성 영역 내에 트렌치를 형성하고,
    상기 트렌치의 적어도 일부를 매립하는 게이트 전극을 형성하고,
    상기 소자 분리막의 일부 및 상기 활성 영역을 식각하여, 상기 게이트 전극의 일측에 제1 리세스를 형성하고,
    상기 제1 리세스 내에 하부 컨택 플러그를 형성하는 것을 포함하는 반도체 소자 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 리세스를 형성하는 것은
    상기 활성 영역을 식각하여 제2 리세스를 형성하고,
    상기 제2 리세스의 폭을 확장시키는 것을 포함하는 반도체 소자 제조 방법.
  10. 제9 항에 있어서,
    상기 제2 리세스의 폭을 확장시키는 것은
    화학적 산화물 제거(Chemical Oxide Removal, COR)방식을 이용하여 상기 소자 분리막의 일부를 식각하는 것을 포함하는 반도체 소자 제조 방법.
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