CN101421836B - 用于高电压超结终端的工艺 - Google Patents

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Abstract

本发明公开了一种制造具有有源区和终端区的半导体器件的方法，其包括：提供具有彼此相反的第一和第二主表面的半导体衬底。该半导体衬底具有有源区和围绕该有源区的终端区。将第一主表面氧化。在终端区中形成第一多个沟槽和第一多个台面。以电介质材料填充终端区中的该第一多个沟槽。在终端区中的第二多个沟槽。以电介质材料填充该第二多个沟槽。

Description

用于高电压超结终端的工艺
技术领域
本发明涉及一种用于制造具有终端区的半导体器件的方法，特别是涉及一种制造具有用于增强器件反向电压阻挡能力的电介质区域的半导体器件的方法。
背景技术
由于陈星弼博士的超结器件的发明，如美国专利5,216,275中所公开的，已经有许多尝试以扩展和改进他的发明的超结效果。美国专利6,410,958、6,300,171和6,307,246是上述努力的实例并通过引用被结合在此。
美国专利6,410,958(“Usui等人”)涉及用于半导体元件的边缘终端结构以及漂移区。一种导电类型的半导体主体具有嵌入在至少两个彼此不同平面中的多个另一种导电类型的区域的边缘区域。在该半导体元件的有源区的下面，利用底层衬底来连接漂移区。
美国专利6,307,246(“Nitta等人”)公开了一种功率半导体元件，其具有高电压维持边缘结构，其中许多并行连接的独立部件设置在单元阵列的许多单元中。在边缘区域中，该半导体元件具有带有被遮蔽的源区区域的单元。在功率半导体元件的换向(commutation)期间，遮蔽的源区区域抑制由于不成比例的大的反向电流密度所引起的寄生双极性晶体管的“导通”。此外，在Nitta等人讨论的技术内容中，可以非常容易地产生具有遮蔽的源区区域边缘结构。它表明了参数的效果并且使得能够大规模生产具有漂移层的超结半导体器件，该漂移层由在“接通”状态导电且在“断开”状态是耗尽的并行pn层构成。在n型漂移区中活性杂质的净数量在p型分隔区中活性杂质的净数量的100％到150％的范围之内。另外，n型漂移区以及p型分隔区中任一个的宽度在另一个区域宽度的94％和106％之间的范围之内。
美国专利6,300,171(“Frisina”)公开了一种制造用于高电压半导体器件的边缘结构的方法，其包括形成第一导电类型的第一半导体层的第一步骤；在第一半导体层的顶面上形成第一掩模的第二步骤；去除部分的第一掩模以在该掩模中形成至少一个开口的第三步骤；通过该至少一个掩模开口在第一半导体层中引入第二导电类型的掺杂剂的第四步骤；完全地去除第一掩模和在第一半导体层上形成第一导电类型的第二半导体层的第五步骤；以及使注入第一半导体层的掺杂剂扩散以在第一和第二半导体层中形成第二导电类型的掺杂区域的第六步骤。第二步骤至第六步骤重复至少一次以形成最终的边缘结构，其包括若干叠加的第一导电类型的半导体层和至少两列第二导电类型的掺杂区域，这些列插入在这些叠加的半导体层中、并且通过随后经由掩模开口注入的掺杂区域的叠加而形成，邻近高电压半导体器件的列比远离高电压半导体器件的列更深。
期望提供一种制造具有用于增强器件反向电压阻挡能力的高电压半导体器件的方法。
发明内容
简言之，本发明包括一种半导体器件以及制造半导体器件的方法。该半导体器件具有有源区和终端区。制造半导体器件的方法包括提供具有彼此相反的第一和第二主表面的半导体衬底。该半导体衬底在第二主表面上具有第一导电类型的重掺杂区域，而在第一主表面上具有第一导电类型的轻掺杂区域。该半导体衬底具有有源区和围绕该有源区的终端区。将该第一主表面氧化。在终端区中形成第一多个沟槽和第一多个台面。该第一多个沟槽的每一沟槽从第一主表面向该重掺杂区域延伸至第一深度位置。以电介质材料来填充在该终端区中的该第一多个沟槽。在终端区中形成第二多个沟槽。该第二多个沟槽的每一沟槽从第一主表面向重掺杂区域延伸至第二深度位置。以电介质材料填充该第二多个沟槽。
本发明还包括一种半导体器件以及制造半导体器件的方法。该半导体器件具有有源区以及围绕该有源区的终端区。制造该半导体器件的方法包括提供具有彼此相反的第一和第二主表面的半导体衬底。该半导体衬底在第二主表面上具有第一导电类型的重掺杂区域，而在第一主表面上具有第一导电类型的轻掺杂区域。在终端区中形成沟槽。该沟槽从第一主表面向该重掺杂区域延伸至第一深度位置。该沟槽大于20微米宽，并以氧化物材料填充该沟槽。
本发明还包括一种半导体器件以及制造半导体器件的方法。该半导体器件具有有源区以及围绕该有源区的终端区。制造该半导体器件的方法包括提供具有彼此相反的第一和第二主表面的半导体衬底。该半导体衬底在第二主表面上具有第一导电类型的重掺杂区域，而在第一主表面上具有第一导电类型的轻掺杂区域。在终端区中形成多个沟槽和多个台面。该多个沟槽的每一沟槽从第一主表面向该重掺杂区域延伸至第一深度位置。将终端区中的该多个沟槽氧化，直至该多个台面被充分转换成氧化物材料。以氧化物填充终端区中的该多个沟槽。
本发明还包括一种半导体器件以及制造半导体器件的方法。该半导体器件具有有源区以及围绕该有源区的终端区。制造该半导体器件的方法包括提供具有彼此相反的第一和第二主表面的半导体衬底。该半导体衬底在第二主表面上具有第一导电类型的重掺杂区域。还提供具有彼此相反的第一和第二主表面的氧化物衬底。对该氧化物衬底的第二主表面进行接合/退火至该半导体衬底的第一主表面。在邻近有源区的氧化物衬底中形成沟槽。该沟槽从氧化物衬底的第一主表面向半导体衬底的第一主表面延伸。以外延层填充该沟槽。
附图说明
结合附图可以对本发明的前述发明内容和下述具体实施方式的说明有更好的理解。为了举例说明本发明，附图中示出了目前优选的实施方式。但是应当理解的是，本发明不限于所示出的精确的排列和方式。
附图中：
图1是具有应用的外延层的半导体衬底的局部截面正视图。
图2是在淀积氧化物层之后图1的部分地形成的半导体器件的局部截面正视图；
图3是在应用了掩模且执行蚀刻步骤之后图2的部分地形成的半导体器件的局部截面正视图；
图4是在氧化物淀积填充图中蚀刻的沟槽且将得到的表面平坦化之后图3的部分地形成的半导体器件的局部截面正视图；
图5是在应用第二掩模且执行蚀刻步骤之后图4的部分地形成的半导体器件的局部截面正视图
图6是在氧化物填充图5中蚀刻的沟槽之后图5的部分地形成的半导体器件的局部截面正视图；
图7是在表面的平坦化之后图6的部分地形成的半导体器件的局部截面正视图；
图8是在掩模并蚀刻有源区中的沟槽之后图7的部分地形成的半导体器件的局部截面正视图；
图9是部分地形成的图8的半导体器件的局部截面正视图，示出了从第一角度将离子注入到有源区中的沟槽侧壁以开始沿台面的深度方向形成p-n结；
图10是图9的部分地形成的半导体器件的局部截面正视图，示出了将离子注入到与图9中注入的那些相对的沟槽侧壁中，以完成沿台面的深度方向p-n结的形成；
图11是图10的部分地形成的半导体器件的顶端平面图，示出了台面、沟槽以及宽氧化物区域；
图12是在以氧化物填充注入沟槽、淀积诸如氮化硅的电介质材料的薄层以减少或防止表面的翘曲，以及表面的平坦化之后，图10的部分地形成的半导体器件的局部截面正视图；
图13是具有在p-n结的表面上注入的p+掺杂区域的图12的部分地形成的半导体器件的局部截面正视图；
图14是具有在p+掺杂区域中注入的n+掺杂区域的图13的部分地形成的半导体器件的局部截面正视图；
图15是在其上淀积了栅介质以及栅导体之后图14的部分地形成的半导体器件的局部截面正视图；
图16是在氧化物淀积覆盖栅导体完成超结半导体器件的形成之后图15的部分地形成的半导体器件的局部截面正视图
图17是在应用了掩模且执行蚀刻步骤之后图2的部分地形成的半导体器件的局部截面正视图；
图18是在离子注入期间图17的部分地形成的半导体器件的局部截面正视图；
图19是在沟槽再填充之后图18的部分地形成的半导体器件的局部截面正视图；
图20是结合到半导体衬底氧化物晶片的且在蚀刻该氧化物晶片之后的局部截面正视图；
图21是在外延生长或其他的再填充之后图18的部分地形成的半导体器件的局部截面正视图；以及
图22是在平坦化之后图21的部分地形成的半导体器件的局部截面正视图。
具体实施方式
为了方便起见，在以下说明中使用了特定的术语体系，并且这并不是限制性的。措词“右”、“左”、“下”以及“上”表示在参照的附图中的方向。措词“向内”以及“向外”分别是指朝着以及远离描述的对象及其指定部分的几何中心。术语包括以上具体提及的措词、其衍生物以及类似引入的措词。此外，如权利要求以及在说明书的对应部分中使用的，措词″一″表示“至少一个”。
如此处使用的，对导电性的引用将限于描述的实施例。然而，本领域技术人员了解p型导电性可以与n型导电性调换，并且器件仍然是功能上正确的(即，第一或第二导电类型)。因此，如此处使用的，对n或p的引用还可以意味着n和p或者p和n可以取代它。
此外n+和p+分别是指重掺杂的n和p区域；n++和p++分别是指极重掺杂的n和p区域；n-和p-分别是指轻掺杂的n和p区域；而n--和p--分别是指极轻掺杂的n和p区域。然而，这种相对的掺杂术语不应当认为是限制性的。
图1-16一般性地示出了根据本发明的优选实施例的用于制造具有常规终端的超结半导体器件的工艺。
参考图1，示出了包括重掺杂的n+衬底3和轻掺杂的n-衬底5的半导体晶片。优选的，半导体衬底由硅(Si)形成。但是，半导体衬底也可以由其他材料例如砷化镓(GaAs)、锗(Ge)等形成。
图2示出在轻掺杂的n-层5的表面上生长或淀积氧化物层6。参考图3，将第一掩模51(以虚线示出)选择性地施加在图2的部分形成的半导体衬底上。第一掩模51可以通过淀积一层光致抗蚀剂或者以某种对于本领域技术人员而言已知的其他方式来生成。如本领域所知的，将显影的光致抗蚀剂去除，并使未显影的光致抗蚀剂保留在适当位置。出于简化的目的，掩模51表示用来防止半导体的特定区域被刻蚀、掺杂、涂覆等等的材料。
在未被第一掩模51覆盖的区域中，通过例如刻蚀的工艺形成沟槽19。该刻蚀工艺可以是化学刻蚀、等离子刻蚀、反应离子刻蚀(RIE)等。图2的部分地形成的半导体器件的刻蚀在该部分地形成的半导体器件的终端区中生成了多个台面18和多个沟槽19。沟槽19从外延层5的第一主表面向衬底(重掺杂区域)3延伸到深度B1所示的第一深度位置，但并非必须一路直到衬底(重掺杂区域)3。与台面18相邻的每一沟道19的宽度A1相对于其他沟槽19是几乎相同的。该部分地形成的半导体器件包括在终端区内的有源区。该有源区是其中构造超结器件的区域。该终端区是其中不存在有源区的区域，在整个半导体晶片或芯片上提供有源器件的单元之间的隔离。因此，有源区是将在其上形成半导体器件的区域，而终端区是在有源器件的单元之间提供绝缘的区域。在第一沟槽形成工艺之后，利用本领域中已知的技术去除该第一掩模51。
图4示出了以本领域中公知的方法利用氧化物16来填充先前在终端区中刻蚀的沟道19(图3)。可选的，可以在氧化物16之上淀积例如氮化硅(SixNy)的介质薄层。在充分的冷却周期之后，将该部分地形成的半导体器件平坦化。可以利用化学机械抛光(CMP)或任何其他合适的平坦化技术来进行该平坦化。
参考图5，有选择地将第二掩模52(以虚线所示)施加在图4的部分形成的半导体器件之上。通过例如刻蚀的工艺，在未被第二掩模52覆盖的区域中形成沟槽9、17。该刻蚀工艺可以是化学刻蚀、等离子刻蚀、RIE等等。第二掩模和刻蚀步骤将终端区中剩余的外延材料去除，以在先前的填充步骤中形成氧化物柱8之间形成沟槽17，并在该结构的有源区中形成沟槽9和台面11。刻蚀n-层5，使得刻蚀的沟槽9、17接触或接近n+衬底3和n-层5之间的界面。沟槽17从第一主表面向衬底3延伸至以深度B2示出的第二深度位置，但并非必须一路直到衬底3。与氧化物柱8相邻的沟槽17的宽度A2相对于其他沟槽17几乎相同。
台面11被称作“器件台面”，因为台面11是在有源区中，与周围的终端区相对。器件台面11将用来形成通过该工艺制造的每一晶体管或有源器件单元的电压维持层。沟槽9从外延层5的第一主表面向衬底3延伸至由深度B3所示的第三深度位置，但是并不必须一路直到衬底3。与器件台面11相邻的每一沟槽9的宽度A3相对于其他沟槽9大约相同。尽管未明确示出，沟槽9优选地在其顶部比在其底部宽1％-10％，以便于沟槽填充工艺。因此，台面11具有带有相对于外延层5的第一主表面保持的预定倾斜的侧壁表面。在第二沟槽形成工艺之后，利用本领域中已知的技术将第二掩模52去除。
如果需要的话，可以使用一种或多种下述工艺步骤来将半导体衬底和/或半导体层和/或沟槽9、17的表面平滑化：
(i)可以使用各向同性等离子刻蚀来从沟槽表面去除硅的薄层(典型地，100-1000埃)。
(ii)可以在沟槽的表面上生长牺牲氧化物层，并然后利用刻蚀，诸如缓冲的氧化刻蚀或者稀释的氢氟(HF)酸刻蚀，将其去除。
使用这些技术中的任何一种或全部，可以产生具有圆角的平滑沟槽表面，同时去除残留应力及不希望的杂质。然后，在期望具有垂直侧壁和方形角部的情况下，使用各向异性刻蚀工艺而不使用各向同性刻蚀工艺。与各向同性刻蚀相反，各向异性刻蚀通常意味着在被刻蚀的材料中在不同方向上具有不同刻蚀速率。
如图6中所示，利用氧化物材料来填充通过图5中所示的第二掩模和刻蚀步骤而分别在有源区和终端区两者中生成的沟槽9、17，以在有源区中生成氧化物柱14和在终端区中生成相对厚且宽的氧化物区域12(见，例如图11顶正视图)。氧化物区域12的总的宽度是在20-60微米(μm)的量级上。在该氧化物上淀积例如氮化硅的介质薄层10，以减少或消除任何翘曲问题。
然后，将图6的部分形成的半导体器件的表面平坦化，并且图7中示出了所得到的部分形成的半导体器件结构。图8是在掩模和刻蚀步骤通将过类似上述的工艺将淀积在沟槽9中的氧化物14去除之后，所得到的部分形成的半导体器件结构。
图9示出了从第一预定角度φ(即，第一预定注入角度φ)在图9的结构中的离子注入。第一预定注入角度φ由沟槽9的宽度A3和深度B3决定(即，A3/B3＝注入角度φ的正切)，其典型地距垂直线约为2°至12°。该注入是以角度φ进行的，使得每一沟槽9的底部不被注入。避免沟槽9的底部的注入，使得不会发生注入剂向周围区域的扩散。该注入以大约30-200千电子伏(KeV)的能级、以范围从大约1E13至1E14cm-2的剂量进行。因此，在一个沟槽9的侧壁表面处的该多个沟槽9的相邻的一对上，以第一预定注入角度φ将第一导电类型的掺杂剂注入在该多个台面11预先选择的区域的至少一个器件台面11和多个沟槽9中，以在这一个沟槽9的侧壁表面上形成具有比重掺杂区域3低的掺杂浓度的第一导电类型的第一掺杂区域。该步骤开始在有源区中沿器件台面11的深度方向生成p-n结的工艺。
图10示出了从第二预定角度φ’(即，第二预定注入角度φ’)在图9的结构中的离子注入。第二预定注入角度φ’也由沟槽9的宽度A3和深度B3决定(即，-(A3/B3)＝注入角度φ’的正切)，其典型地距垂直线-2°至-12°。该注入是以角度φ’进行的，使得每一沟槽9的底部不被注入。应当注意，第一预定注入角度φ和第二预定角度φ’可以为大约相同的幅度，或者可以是不同的。避免沟槽9的底部的注入，使得不会发生注入剂向周围区域扩散。该注入以大约30-200KeV的能级、以范围从大约1E13至1E14cm-2的剂量进行。因此，在与注入有第一导电类型的掺杂剂的侧壁相对的该至少一个器件台面11的侧壁表面上，以第二预定注入角度φ’将第二导电类型的掺杂剂注入该多个台面11的预先选择的区域的至少一个器件台面11和多个沟槽9中，以在与注入有第一导电类型掺杂剂的侧壁相对的侧壁表面上提供第二导电类型的第二掺杂区域，以形成沿该多个沟槽9中的至少一个的深度方向定位的第一和第二掺杂区域的p-n结，以及提供有源区的未掺杂外侧壁。该注入完成了在有源区中沿器件台面11的深度方向生成p-n结的工艺。
该掺杂是通过下列之一进行的：离子注入、固体扩散、液体扩散、旋涂(spin-on)淀积、等离子掺杂、汽相掺杂、激光掺杂等等。用硼B掺杂导致更多的p型的区域，用磷P掺杂导致更多的n型的区域，而用砷Ar掺杂导致更多的n型的区域。根据衬底的材料和期望的掺杂深度，也可以使用其他掺杂剂，例如锑(Sb)、铋(Bi)、铝(Al)、铟(In)、镓(Ga)等。优选的，该掺杂通过离子注入进行。
注入之后，可以进行在直至1200摄氏度的温度下的驱入(drive in)步骤，直至12个小时，使得将器件台面11转变成p-n柱13。应当认识到，选择该温度和时间以足以驱入所述的注入的掺杂剂。但是，如上所述，用来进行离子注入的能级可以足够高使得足以驱入掺杂剂，这并不脱离本发明的范围。
图11是通过该工艺生成的部分形成的半导体器件的顶正视图，其示出了有源区中分开n-p柱13的沟槽9以及终端区中的宽的氧化物区域12。图11示出了该部分形成的半导体器件的许多种可能的顶正视图中的一种。图11示出了条形设计(即，以行和列的n-p柱13)，而不是多边形单元布局，但是这些实施例并不排除多边形单元结构。也预期柱13和沟槽9的许多其他几何布置，而不脱离本发明的范围。柱13并不限于n-p，且可以是n-p-n、p-n-p、n-pp-n、p-nn-p等，这也不脱离本发明的范围。
可以使用任何的氧化物工艺来用二氧化硅填充沟槽9(图12)。于是该n-p柱13被二氧化硅21所围绕。然而，已经发现，沟槽9的填充可能导致器件翘曲。通过在该氧化物上淀积例如氮化硅(如，SixNy)的薄介质层，可以降低或消除该翘曲问题。图12示出了在已经以氧化物21填充有源区中的沟槽9、已经在氧化物21上淀积了例如氮化硅的介质薄层192、并且已经将该部分形成的半导体器件的表面平坦化之后，图10的部分形成的半导体器件。
图13-16示出在如上生成的结构上形成超结器件的工艺。图13示出已经注入了p+掺杂区域22。在图14中示出了在p+掺杂区域22中形成的n+掺杂区域20。N+区域20将作为超结器件的源极区域。图15示出了淀积了栅极介质24，以及淀积在栅极介质24上的栅极导体26。图16示出了栅极导体26已经被覆盖以另一氧化物层24。因此，图16示出了利用本领域中公知的方法在图12的部分形成的半导体器件上形成超结器件。现在可以通过添加接触和钝化层来完成超结器件。
可以利用以下方法中的一种来将钝化材料施加到第一或第二主表面：热生长、低压(LP)化学汽相淀积(CVD)、等离子增强化学汽相淀积(PECVD)、大气压化学汽相淀积(APCVD)、旋涂玻璃(spun-on-glass，SOG)、玻璃烧结、淀积、直接应用及其组合。钝化材料可以是氧化物、氮化物、玻璃和掺杂/未掺杂的多晶硅中的一种。
在该结构上架构或形成的器件的性能，与常规半导体晶体管器件相比，具有增强雪崩击穿电压(Vb)特性。利用公知的步骤，可以在有源区上进行常规的金属氧化物半导体场效应晶体管(MOSFET)器件的制造。通过在有选择地注入第二导电类型的有源区之后有选择地注入第一导电类型的区域，以另外的步骤完成该器件。还形成到前表面上的区域以及到背表面的接触，并可以淀积以及构图钝化层来完成器件制造工序。
在替换的实施例中，如图17-19中所示，在终端区中形成相对宽的沟槽30。该相对宽的沟槽30大约20-60μm宽。图18示出了如上面参考图9-10所述的可以进行离子注入。然后，以氧化物将沟槽30完全再填充，来形成宽的氧化物区域12，如图19所示。该宽的氧化物区域12大约20-60μm宽。
在另一替换实施例中，以图5开始，仅在第一主表面中形成沟槽9和17，从而分别限定台面11和8。终端区中的台面8具有大于1.0至1.5微米(μm)的宽度，而有源区中的台面11具有大约4.0至5.0μm的宽度。该方法进一步包括：在将掺杂剂注入到有源区中的台面11的侧壁之前，在该多个沟槽9和17以及多个台面8和11(图5)的露出的表面上形成浅层的氧化物层。将该多个沟槽9和17氧化直至氧化基本消耗了终端区中每一大约1.0至1.5μm台面8。终端区中剩余的沟槽17应当被该氧化工艺填充，从而在与有源区相邻的终端区中产生宽的氧化物区域12，并填充有源区中剩余沟槽9。该宽的氧化物区域12近乎20-60μm宽。最终，将该部分形成的半导体器件的表面平坦化，并在其上形成超结器件。
在图20-22中所示的另一替换实施例中，将绝缘体上硅(SOI)或简单地将厚氧化物晶片40接合到衬底3。该退火/接合工艺可以包括在退火炉中将衬底3和晶片40加热若干分钟或小时。例如，可以在800-1200℃下将层叠的衬底3和晶片40置于退火炉中数分钟至数小时，以使这些材料充分接合。该退火工艺可以在例如氮气的惰性气氛中进行，或者在例如纯氧、氧/氮混合气、水汽等的氧化气氛中进行。在“湿法”退火中，即，当水汽气氛时，典型地在800℃之上利用氧气和氢气的混合气产生水汽。例如，在SOI晶片的情况下，通过例如CMP的工艺将厚氧化物晶片40的厚氧化物12之上的任何硅部分去除。利用上述技术将一部分的厚氧化物晶片40去除，以用于生成有源区。如图21中所示，在衬底3和剩余的氧化物晶片40上生长厚外延层5。图22示出将该部分形成的半导体器件平坦化，留下终端区中的宽氧化物区域12以及有源区中的外延区域5，其可以被刻蚀、注入和再填充，以生成如上所述的n-p柱13等。
通过在终端区中提供相对宽的氧化物区域12，增强了在有源区中形成的高压器件的反向电压阻挡性能。
从上述内容可以看出，本发明针对具有用于增强器件反向阻挡能力的氧化物区域的高压半导体器件。本领域技术人员将理解，可以对上述实施例进行修改而不脱离本发明的宽泛的发明构思。因此，应当理解，本发明并不限于在此公开的特定实施例，而是意图覆盖在本发明精神范围内的各种修改。

Claims (10)

1.一种制造具有有源区和围绕该有源区的终端区的半导体器件的方法，该方法包括：
提供具有彼此相反的第一和第二主表面的半导体衬底，该半导体衬底在第二主表面上具有第一导电类型的重掺杂区，而在第一主表面上具有第一导电类型的轻掺杂区；
在终端区中形成第一多个沟槽和第一多个台面，该第一多个沟槽的每一沟槽从第一主表面向该重掺杂区域延伸至第一深度位置；
以第一电介质材料填充在有源区外部且与有源区相邻的终端区中的该第一多个沟槽；
在有源区和终端区中形成第二多个沟槽，该第二多个沟槽的每一沟槽从第一主表面向重掺杂区域延伸至第二深度位置；
以第二电介质材料填充该第二多个沟槽；
将所述第一主表面平坦化；以及
从有源区中的第二多个沟槽去除第二电介质材料。
2.如权利要求1所述的方法，进一步包括：
在有源区中形成第一导电类型和第二导电类型的柱，该第二导电类型与第一导电类型相反，该柱从第一主表面向重掺杂区域延伸至第三深度位置。
3.如权利要求2所述的方法，进一步包括：
以第一导电类型的掺杂剂对接近第一主表面的柱的至少一部分进行注入。
4.如权利要求1所述的方法，其中，由该终端区中的第一和第二
多个沟槽所限定的区域的宽度为20-60微米。
5.如权利要求1所述的方法，其中该第一和第二电介质材料是氧化物。
6.一种制造具有有源区以及围绕该有源区的终端区的半导体器件的方法，该方法包括：
提供具有彼此相反的第一和第二主表面的半导体衬底，该半导体衬底在第二主表面上具有第一导电类型的重掺杂区域，而在第一主表面上具有第一导电类型的轻掺杂区域；
在终端区中形成沟槽，该沟槽从第一主表面向该重掺杂区域延伸至第一深度位置，该沟槽大于20微米宽；
以氧化物材料填充终端区中的沟槽；以及
在终端区中形成沟槽之前，在有源区中形成第一导电类型和第二导电类型的柱，该第二导电类型与第一导电类型相反，该柱从第一主表面向重掺杂区域延伸至第三深度位置。
7.如权利要求6所述的方法，进一步包括：
以第一导电类型的掺杂剂对接近第一主表面的柱的至少一部分进行注入。
8.一种制造具有有源区和围绕该有源区的终端区的半导体器件的方法，该方法包括：
提供具有彼此相反的第一和第二主表面的半导体衬底，该半导体衬底在第二主表面上具有第一导电类型的重掺杂区域；
提供具有彼此相反的第一和第二主表面的氧化物衬底；
对该氧化物衬底的第二主表面进行接合/退火至该半导体衬底的第一主表面；
在位于有源区的氧化物衬底中形成沟槽，该沟槽从氧化物衬底的第一主表面向半导体衬底的第一主表面延伸；以及
以多晶硅填充该沟槽。
9.如权利要求8所述的方法，进一步包括：
在位于有源区的多晶硅中形成第一导电类型和第二导电类型的柱，该第二导电类型与第一导电类型相反。
10.如权利要求9所述的方法，进一步包括：
以第一导电类型的掺杂剂对接近第一主表面的柱的至少一部分进行注入，该柱的被注入部分形成栅极区域。
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