CN109148562B - 超级结器件的制造方法 - Google Patents
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Abstract
本本发明公开了一种超级结器件的制造方法，原胞区和终端区的结构同时形成且包括步骤：提供表面形成有第一外延层的半导体衬底。光刻同时定义出原胞区和终端区的沟槽的形成区域并进行第一次刻蚀形成沟槽；设置终端区的第二沟槽的宽度和间隔，使后续氧化工艺将第二沟槽的间隔区域全部氧化以及将第二沟槽完全填充。进行沟槽扩大工艺，包括分步骤：形成牺牲氧化层；终端区中牺牲氧化层将第二沟槽的间隔区域全部氧化和将第二沟槽完全填充；去除原胞区中的牺牲氧化层，实现对原胞区的第一沟槽的扩大。在各第一沟槽中填充第二外延层并形成超级结。本发明能提高器件的击穿电压以及击穿电压的面内均匀性以及提升生产良率，能减少终端区占用面积。
Description
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种超级结器件的制造方法。
背景技术
超级结为由形成于半导体衬底中的交替排列的P型薄层和N型薄层组成，利用P型薄层即P型柱(P-Pillar)和N型薄层即N型柱(N-Pillar)完成匹配形成的耗尽层来支持反向耐压，具有超级结的产品是一种利用PN电荷平衡的体内降低表面电场(Resurf)技术来提升器件反向击穿BV的同时又保持较小的导通电阻的器件结构如MOSFET结构。PN间隔的Pillar结构是超级结的最大特点。目前制作PN间即P型薄层和N型薄层间的柱(pillar)如P-Pillar结构主要有两种方法，第一种是通过多次外延以及离子注入的方法获得，第二种是通过深沟槽(trench)刻蚀以及外延填充(ERI Filling)的方式来制作。
第二种方法中需要先在半导体衬底如硅衬底表面的N型掺杂外延层上刻蚀一定深度和宽度的沟槽，然后利用外延填充的方式在刻出的沟槽上填充P型掺杂的硅外延。如图1是，现有沟槽型超级结的示意图；在半导体衬底晶圆101的表面上形成有N型外延层102；通过光刻刻蚀工艺在N型外延层102中形成沟槽；通过外延填充工艺在沟槽中填充P型外延层103；最后通过化学机械研磨或回刻工艺去除沟槽外的P型外延层103后，由保留于沟槽中的P型外延层103作为P型薄层103，有沟槽之间的N型外延层102组成N型薄层102。在同一半导体衬底晶圆101上，包括了多个P型薄层103和N型薄层102的交替排列结构，一个P型薄层103和一个N型薄层102组成一个超级结单元。
第二种方法制作超级结时，沟槽形貌的面内均匀性对于器件的晶圆测试(ChipProbing，CP)的击穿电压(BV)的面内均匀性以及生产良率有决定性作用。现有方法中，当沟槽的宽度较大时，沟槽的侧面会更加倾斜，有利于刻蚀和填充，但是沟槽的结构参数如侧面倾角和宽度的偏差值较大，这样对器件的击穿电压的面内均匀性以及生产良率具有不利影响。而当减少沟槽的宽度时，沟槽的刻蚀和填充工艺会更加困难，且沟槽的结构参数如侧面倾角和宽度的偏差值的百分比越大，百分比即为对应参数的偏差和参数的平均值的比值，百分比越大则参数的波动越大，故沟槽的宽度减少时，沟槽的参数波动也越大，同样不利于器件的击穿电压的面内均匀性以及生产良率的提升，且沟槽的宽度减少后还不利于沟槽的刻蚀和外延填充。
超级结器件是指采用了超级结结构的器件，如超级结MOSFET。超级结通常设置在超级结器件的需要耐压的漂移区中，通过超级结的P型柱和N型柱容易耗尽的特点提高器件的耐压能力，通过提高N型柱的掺杂来降低N型超级结器件的导通电阻。超级结器件通过包括原胞区和终端区，其中原胞区中设置有超级结器件的单元结构，如在每一个P型柱上都设置有N型超级结器件的单元结构的体区，源区设置在体区中，栅极结构如沟槽栅或平面栅则对体区覆盖形成沟道，沟道实现源区和N型柱组成的漂移区的导通。
终端区环绕在原胞区的周侧，用于提高原胞区的周侧的耐压。现有方法中，终端区和原胞区中都设置有超级结结构且是采用相同的工艺同时形成。为了实现较好的终端耐压，现有方法中需要采用较大尺寸的终端区。
发明内容
本发明所要解决的技术问题是提供一种超级结器件的制造方法，能改善原胞区的第一沟槽的结构参数以及提高第一沟槽的面内均匀性，能提高第一沟槽的填充工艺的便利性，能提高器件的击穿电压以及击穿电压的面内均匀性以及提升生产良率；能同时得到耐压能力较好的终端区结构并能减少终端区结构的尺寸。
为解决上述技术问题，本发明提供的超级结器件的制造方法的超级结器件包括原胞区和终端区，原胞区和终端区的结构同时形成且包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成有具有第一导电类型的第一外延层。
步骤二、采用光刻工艺定义同时定义出所述原胞区的第一沟槽的形成区域和所述终端区的第二沟槽的形成区域。
对所述第一外延层进行第一次刻蚀从而在所述第一外延层中形成多个所述第一沟槽和多个所述第二沟槽。
在所述终端区中，设置所述第二沟槽的宽度和所述第二沟槽之间的间隔，使所述终端区在后续的沟槽扩大工艺中的牺牲氧化层形成之后所述牺牲氧化层将所述第二沟槽的间隔区域全部氧化以及将所述第二沟槽完全填充。
步骤三、进行沟槽扩大工艺，所述沟槽扩大工艺包括分步骤：
步骤31、采用氧化工艺在所述第一沟槽和所述第二沟槽中同时形成牺牲氧化层；在所述终端区中，所述牺牲氧化层将所述第二沟槽的间隔区域全部氧化以及将所述第二沟槽完全填充；在所述原胞区中，所述牺牲氧化层将所述第一沟槽之间的间隔区域部分氧化实现对所述第一沟槽的扩大。
步骤32、去除所述原胞区中的所述牺牲氧化层，实现对所述第一沟槽的扩大。
步骤四、采用外延工艺在各所述第一沟槽中填充第二导电类型的第二外延层，由各所述第二外延层和位于所述地第一沟槽之间的所述第一外延层交替排列组成原胞区中的超级结；所述终端区的结构直接由步骤31中形成的所述牺牲氧化层组成。
进一步的改进是，步骤二中，所述光刻工艺定义的所述第一沟槽的宽度为第一宽度，所述第一沟槽之间的间距为第二宽度，通过缩小所述第一宽度来改善所述第一次刻蚀形成的所述第一沟槽的结构参数。
步骤三中，扩大后的所述第一沟槽具有第三宽度，扩大后的所述第一沟槽之间的间距具有第四宽度，所述第三宽度大于所述第一宽度，所述第三宽度和所述第四宽度的和等于所述第一宽度和所述第二宽度的和，所述扩大工艺在保证步骤二中改善的所述第一沟槽的结构参数不变条件下扩大所述第一沟槽的宽度，通过扩大所述第一沟槽的宽度来提高后续外延填充的便利性。
进一步的改进是，步骤二中通过缩小所述第一宽度来改善所述第一次刻蚀形成的所述第一沟槽的结构参数包括：所述第一沟槽的侧面倾角大小，所述第一沟槽的宽度的面内差异的绝对值，所述第一沟槽的侧面倾角的面内差异的绝对值。
所述第一宽度越小，所述第一沟槽的侧面倾角越接近90度，所述第一沟槽的宽度的面内差异的绝对值越小，所述第一沟槽的侧面倾角的面内差异的绝对值越小。
进一步的改进是，步骤三中完成所述扩大工艺之后，所述第一沟槽的侧面倾角大小、所述第一沟槽的宽度的面内差异的绝对值和所述第一沟槽的侧面倾角的面内差异的绝对值都保持不变。
进一步的改进是，步骤三中完成所述扩大工艺之后，所述第一沟槽的宽度变大，深宽比变小，通过使深宽比变小来提高步骤四中的外延填充的便利性。
进一步的改进是，步骤三中完成所述扩大工艺之后，所述第一沟槽的宽度的面内差异的百分比以及所述第一沟槽的侧面倾角的面内差异的百分比都变小，能提高所述第一沟槽的面内均匀性。
进一步的改进是，步骤二包括如下分步骤：
步骤21、在所述第一外延层表面形成硬质掩膜层。
步骤22、在所述硬质掩膜层表面涂布光刻胶，进行光刻工艺将所述第一沟槽的形成区域打开。
步骤23、以所述光刻胶为掩模对所述硬质掩膜层进行刻蚀，该刻蚀工艺将所述第一沟槽的形成区域的所述硬质掩膜层去除、所述第一沟槽外的所述硬质掩膜层保留。
步骤24、去除所述光刻胶，以所述硬质掩膜层为掩膜进行所述第一次刻蚀形成所述第一沟槽。
进一步的改进是，所述硬质掩膜层由依次形成于所述第一导电类型外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。
进一步的改进是，所述第一氧化层为热氧化层，厚度为100埃米～2000埃米；所述第二氮化硅层的厚度为100埃米～1500埃米；所述第三氧化层的厚度为0.5微米～3微米。
进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层和所述第二外延层都为硅外延层。
进一步的改进是，所述终端区环绕在所述原胞区的周侧。
进一步的改进是，在所述原胞区中形成有超级结器件的单元结构。
进一步的改进是，所述超级结器件为超级结MOSFET。
进一步的改进是，所述超级结器件的工作电压适用于多种电压范围；所述终端区的宽度和所述超结器件的工作电压相关，所述超结器件的工作电压越大，所述终端区的宽度越大。
进一步的改进是，所述超级结器件的工作电压的范围为200V以上；当所述超级结器件的工作电压为600V时，所述终端区的宽度为70μm～100μm。
进一步的改进是，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
本发明利用到了沟槽的刻蚀工艺中，沟槽的宽度即光刻工艺定义的宽度越小时，刻蚀形成的沟槽的结构参数越佳的特点，来提升沟槽的结构参数特征；沟槽的结构参数主要包括：沟槽的侧面倾角大小，沟槽的宽度的面内差异的绝对值，沟槽的侧面倾角的面内差异的绝对值。
另外，本发明在沟槽的刻蚀工艺之后增加了沟槽的扩大工艺，沟槽扩大工艺采用牺牲氧化层形成之后再去除的方法，牺牲氧化层采用热氧化工艺形成，热氧化工艺可控性非常好，具有良好的面内均匀性及重复生产的稳定性，所以这种扩大工艺能使沟槽的均匀扩大同时不会影响到刻蚀工艺对沟槽的结构参数的改善，所以，在沟槽扩大后沟槽的面内均匀性会非常好且有利于沟槽的填充。
由上可知，本发明通过结合沟槽的光刻刻蚀工艺以及沟槽扩大工艺，能改善原胞区的第一沟槽的结构参数以及提高第一沟槽的面内均匀性，，能提高第一沟槽的填充工艺的便利性，能提高器件的击穿电压以及击穿电压的面内均匀性以及提升生产良率。
同时，本发明根据原胞区的超级结的形成工艺的特征对终端区的超级结结构也做了特别的设置，主要是对终端区的第二沟槽的宽度和第二沟槽之间的间隔做了特别的设置，能使终端区在沟槽扩大工艺中的牺牲氧化层形成之后通过牺牲氧化层将第二沟槽的间隔区域全部氧化以及将第二沟槽完全填充，这样就使得整个终端区都是由牺牲氧化层组成，相对于超级结结构的耐压，氧化层的耐压能力更强，这样能采用更加小的终端区来实现相同的终端耐压效果，所本发明还能减少终端区的尺寸，减少终端区的占用面积。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽型超级结的示意图；
图2A是现有方法形成的光刻工艺定义的开口宽度为2微米的沟槽的照片；
图2B是现有方法形成的光刻工艺定义的开口宽度为1微米的沟槽的照片；
图3是本发明实施例超级结器件的制造方法的流程图；
图4A-图4B是本发明实施例方法各步骤中的原胞区的器件结构示意图；
图5A-图5B是本发明实施例方法各步骤中的终端区的器件结构示意图。
具体实施方式
本发明实施例方法是在对现有方法进行深入分析之后做进一步改进形成的，在详细介绍本发明实施例方法之前先介绍一下现有方法的一些特征：
正如图1所示，现有方法是通过光刻刻蚀在N型外延层102中形成沟槽并在沟槽中填充P型外延层103来形成超级结，现有方法中，沟槽的开口尺寸直接决定了刻蚀后的沟槽的质量，且沟槽的开口尺寸越小，沟槽的各种结构参数的偏差的绝对值会减少，有利于提升沟槽的面内均匀性。
如图2A所示，是现有方法形成的光刻工艺定义的开口宽度为2微米的沟槽的照片；沟槽103a的设计开口为2微米，沟槽之间的间距为3微米，P型柱和N型柱之间的宽度为2：3，通常以P2N3表示。
如图2B所示，是现有方法形成的光刻工艺定义的开口宽度为1微米的沟槽的照片；沟槽103b的设计开口为1微米，沟槽之间的间距为1.5微米，P型柱和N型柱之间的宽度为1：1.5，通常以P1N1.5表示。
参考图2A和图2B所示，通过实验发现，利用现有刻蚀工艺如单步刻蚀模式(SingleStep Process，SSP)的工艺刻蚀形成的沟槽具有如下特征：
1、沟槽开口越小，沟槽的角度越接近90度。
2、沟槽开口越小，沟槽角度及宽度即关键尺寸(CD)的面内差异绝对值越小。
3、以上两个特征主要受沟槽开口尺寸决定，在一定深宽比(ratio)比例内，受超级结的单元结构的尺寸即步进(Pitch)影响较小；其中，步进为沟槽的宽度和沟槽的间距的和。
如表一所示，表一中对尺寸为：P1N1.5、P2N3和P4N5的超级结的沟槽进行了沟槽的侧面角度和沟槽的宽度对应的平均值和偏差值范围的测试，其中P4N5表示沟槽的宽度为4微米以及间距为5微米。可以看出，沟槽宽度越小，沟槽侧面角度越接近90d，也即沟槽的侧面具有更加垂直的形貌；同时，沟槽的宽度越小，沟槽的侧面角度的偏差值范围越小，沟槽的宽度的偏差值范围也越小。也即进行具有较小宽度的沟槽的刻蚀时，能得到侧面形貌更加垂直以及沟槽的结构参数偏差值更小的沟槽。
通过以上结论可知，虽然目前可以进行P1N1.5的沟槽刻蚀，但是一来沟槽面内均匀性从比例值来看仍较差，仍会带来严重的面内P/N失配，即P型柱和N型柱的P型和N型杂质的失配。二来沟槽的深宽比(Trench aspect ratio)过大，填充工艺开发难度极大。
表一
本发明实施例：
如图3所示，是本发明实施例超级结器件的制造方法的流程图；如图4A至图4B所示，是本发明实施例方法各步骤中的原胞区的器件结构示意图；如图5A至图5B所示，是本发明实施例方法各步骤中的终端区的器件结构示意图，本发明实施例超级结器件的制造方法的超级结器件包括原胞区和终端区，原胞区和终端区的结构同时形成且包括如下步骤：
步骤一、如图4A所示，提供一半导体衬底1，在所述半导体衬底1表面形成有具有第一导电类型的第一外延层2。
步骤二、如图4A所示，采用光刻工艺定义同时定义出所述原胞区的第一沟槽3的形成区域和所述终端区的第二沟槽3a的形成区域。所述第二沟槽3a的结构如图5A所示。
对所述第一外延层2进行第一次刻蚀从而在所述第一外延层2中形成多个所述第一沟槽3和多个所述第二沟槽3a。
在所述终端区中，设置所述第二沟槽3a的宽度和所述第二沟槽3a之间的间隔，使所述终端区在后续的沟槽扩大工艺中的牺牲氧化层5形成之后所述牺牲氧化层5将所述第二沟槽3a的间隔区域全部氧化以及将所述第二沟槽3a完全填充。
所述光刻工艺定义的所述第一沟槽3的宽度为第一宽度d1，所述第一沟槽3之间的间距为第二宽度d2，通过缩小所述第一宽度d1来改善所述第一次刻蚀形成的所述第一沟槽3的结构参数。
通过缩小所述第一宽度d1来改善所述第一次刻蚀形成的所述第一沟槽3的结构参数包括：所述第一沟槽3的侧面倾角大小，所述第一沟槽3的宽度的面内差异的绝对值，所述第一沟槽3的侧面倾角的面内差异的绝对值。
这种通过缩小所述第一宽度d1来改善所述第一次刻蚀形成的所述第一沟槽3的结构参数完全是根据所述第一沟槽3对应的刻蚀工艺本身的特性决定的，这样有利于后续的所述第一沟槽3的面内均匀性的提升。
所述第一宽度d1越小，所述第一沟槽3的侧面倾角越接近90度，所述第一沟槽3的宽度的面内差异的绝对值越小，所述第一沟槽3的侧面倾角的面内差异的绝对值越小。
步骤二包括如下分步骤：
步骤21、在所述第一外延层2表面形成硬质掩膜层。所述硬质掩膜层由依次形成于所述第一导电类型外延层表面的第一氧化层41、第二氮化硅层42和第三氧化层叠加而成。
所述第一氧化层41为热氧化层，厚度为100埃米～2000埃米；所述第二氮化硅层42的厚度为100埃米～1500埃米；所述第三氧化层的厚度为0.5微米～3微米。
步骤22、在所述硬质掩膜层表面涂布光刻胶，进行光刻工艺将所述第一沟槽3的形成区域打开。
步骤23、以所述光刻胶为掩模对所述硬质掩膜层进行刻蚀，该刻蚀工艺将所述第一沟槽3的形成区域的所述硬质掩膜层去除、所述第一沟槽3外的所述硬质掩膜层保留。
步骤24、去除所述光刻胶，以所述硬质掩膜层为掩膜进行所述第一次刻蚀形成所述第一沟槽3。
形成所述沟槽3之后，将所述第三氧化层去除，所以图4A中仅显示了所述第一氧化层41和所述第二氮化硅层42。
步骤三、如图4B所示，进行沟槽扩大工艺，所述沟槽扩大工艺包括分步骤：
步骤31、采用氧化工艺在所述第一沟槽3和所述第二沟槽3a中同时形成牺牲氧化层5。
如图5B所示，在所述终端区中，所述牺牲氧化层5将所述第二沟槽3a的间隔区域全部氧化以及将所述第二沟槽3a完全填充。
如图4B所示，在所述原胞区中，所述牺牲氧化层5将所述第一沟槽3之间的间隔区域部分氧化实现对所述第一沟槽3的扩大。
步骤32、去除所述原胞区中的所述牺牲氧化层5，实现对所述第一沟槽3的扩大。
扩大后的所述第一沟槽3具有第三宽度d3，扩大后的所述第一沟槽3之间的间距具有第四宽度d4，所述第三宽度d3大于所述第一宽度d1，所述第三宽度d3和所述第四宽度d4的和等于所述第一宽度d1和所述第二宽度d2的和，所述扩大工艺在保证步骤二中改善的所述第一沟槽3的结构参数不变条件下扩大所述第一沟槽3的宽度，通过扩大所述第一沟槽3的宽度来提高后续外延填充的便利性。
完成所述扩大工艺之后，所述第一沟槽3的侧面倾角大小、所述第一沟槽3的宽度的面内差异的绝对值和所述第一沟槽3的侧面倾角的面内差异的绝对值都保持不变。
完成所述扩大工艺之后，所述第一沟槽3的宽度变大，深宽比变小，通过使深宽比变小来提高步骤四中的外延填充的便利性。
完成所述扩大工艺之后，所述第一沟槽3的宽度的面内差异的百分比以及所述第一沟槽3的侧面倾角的面内差异的百分比都变小，能提高所述第一沟槽的面内均匀性。
本发明实施例中，所述牺牲氧化层5采用热氧化工艺形成，热氧化工艺可控性非常好，具有良好的面内均匀性及重复生产的稳定性，最后能使所述沟槽3具有良好的面内均匀性。
步骤四、采用外延工艺在各所述第一沟槽3中填充第二导电类型的第二外延层，由各所述第二外延层和位于所述地第一沟槽3之间的所述第一外延层2交替排列组成原胞区中的超级结。
所述终端区的结构直接由步骤31中形成的所述牺牲氧化层5组成。
本发明实施例中，所述半导体衬底1为硅衬底，所述第一外延层2和所述第二外延层都为硅外延层。
本发明实施例中，第一导电类型为N型，第二导电类型为P型。在其它实施例中也能为：第一导电类型为P型，第二导电类型为N型。
所述终端区环绕在所述原胞区的周侧。
在所述原胞区中形成有超级结器件的单元结构。所述超级结器件为超级结MOSFET。所述超级结器件的工作电压适用于多种电压范围；所述终端区的宽度和所述超结器件的工作电压相关，例如所述超级结器件的工作电压的范围为200V以上，如为800V。所述超结器件的工作电压越大，所述终端区的宽度越大；当所述超级结器件的工作电压为600V时，所述终端区的宽度为70μm～100μm。
本发明实施例利用到了沟槽的刻蚀工艺中，沟槽的宽度即光刻工艺定义的宽度越小时，刻蚀形成的沟槽的结构参数越佳的特点，来提升沟槽的结构参数特征；沟槽的结构参数主要包括：沟槽的侧面倾角大小，沟槽的宽度的面内差异的绝对值，沟槽的侧面倾角的面内差异的绝对值。
另外，本发明实施例在沟槽的刻蚀工艺之后增加了沟槽的扩大工艺，沟槽扩大工艺采用牺牲氧化层5形成之后再去除的方法，牺牲氧化层5采用热氧化工艺形成，热氧化工艺可控性非常好，具有良好的面内均匀性及重复生产的稳定性，所以这种扩大工艺能使沟槽的均匀扩大同时不会影响到刻蚀工艺对沟槽的结构参数的改善，所以，在沟槽扩大后沟槽的面内均匀性会非常好且有利于沟槽的填充。
由上可知，本发明实施例通过结合沟槽的光刻刻蚀工艺以及沟槽扩大工艺，能改善原胞区的第一沟槽3的结构参数以及提高第一沟槽3的面内均匀性，，能提高第一沟槽3的填充工艺的便利性，能提高器件的击穿电压以及击穿电压的面内均匀性以及提升生产良率。
同时，本发明实施例根据原胞区的超级结的形成工艺的特征对终端区的超级结结构也做了特别的设置，主要是对终端区的第二沟槽3a的宽度和第二沟槽3a之间的间隔做了特别的设置，能使终端区在沟槽扩大工艺中的牺牲氧化层5形成之后通过牺牲氧化层5将第二沟槽3a的间隔区域全部氧化以及将第二沟槽3a完全填充，这样就使得整个终端区都是由牺牲氧化层5组成，相对于超级结结构的耐压，氧化层的耐压能力更强，这样能采用更加小的终端区来实现相同的终端耐压效果，所本发明实施例还能减少终端区的尺寸，减少终端区的占用面积。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (16)
1.一种超级结器件的制造方法，其特征在于：超级结器件包括原胞区和终端区，原胞区和终端区的结构同时形成且包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成有具有第一导电类型的第一外延层；
步骤二、采用光刻工艺定义同时定义出所述原胞区的第一沟槽的形成区域和所述终端区的第二沟槽的形成区域；
对所述第一外延层进行第一次刻蚀从而在所述第一外延层中形成多个所述第一沟槽和多个所述第二沟槽；
在所述终端区中，设置所述第二沟槽的宽度和所述第二沟槽之间的间隔，使所述终端区在后续的沟槽扩大工艺中的牺牲氧化层形成之后所述牺牲氧化层将所述第二沟槽的间隔区域全部氧化以及将所述第二沟槽完全填充；
步骤三、进行沟槽扩大工艺，所述沟槽扩大工艺包括分步骤：
步骤31、采用氧化工艺在所述第一沟槽和所述第二沟槽中同时形成牺牲氧化层；在所述终端区中，所述牺牲氧化层将所述第二沟槽的间隔区域全部氧化以及将所述第二沟槽完全填充；在所述原胞区中，所述牺牲氧化层将所述第一沟槽之间的间隔区域部分氧化实现对所述第一沟槽的扩大；
步骤32、去除所述原胞区中的所述牺牲氧化层，实现对所述第一沟槽的扩大；
步骤四、采用外延工艺在各所述第一沟槽中填充第二导电类型的第二外延层，由各所述第二外延层和位于所述第一沟槽之间的所述第一外延层交替排列组成原胞区中的超级结；所述终端区的结构直接由步骤31中形成的所述牺牲氧化层组成。
2.如权利要求1所述的超级结器件的制造方法，其特征在于：步骤二中，所述光刻工艺定义的所述第一沟槽的宽度为第一宽度，所述第一沟槽之间的间距为第二宽度，通过缩小所述第一宽度来改善所述第一次刻蚀形成的所述第一沟槽的结构参数；
步骤三中，扩大后的所述第一沟槽具有第三宽度，扩大后的所述第一沟槽之间的间距具有第四宽度，所述第三宽度大于所述第一宽度，所述第三宽度和所述第四宽度的和等于所述第一宽度和所述第二宽度的和，所述扩大工艺在保证步骤二中改善的所述第一沟槽的结构参数不变条件下扩大所述第一沟槽的宽度，通过扩大所述第一沟槽的宽度来提高后续外延填充的便利性。
3.如权利要求2所述的超级结器件的制造方法，其特征在于，步骤二中通过缩小所述第一宽度来改善所述第一次刻蚀形成的所述第一沟槽的结构参数包括：所述第一沟槽的侧面倾角大小，所述第一沟槽的宽度的面内差异的绝对值，所述第一沟槽的侧面倾角的面内差异的绝对值；
所述第一宽度越小，所述第一沟槽的侧面倾角越接近90度，所述第一沟槽的宽度的面内差异的绝对值越小，所述第一沟槽的侧面倾角的面内差异的绝对值越小。
4.如权利要求3所述的超级结器件的制造方法，其特征在于：步骤三中完成所述扩大工艺之后，所述第一沟槽的侧面倾角大小、所述第一沟槽的宽度的面内差异的绝对值和所述第一沟槽的侧面倾角的面内差异的绝对值都保持不变。
5.如权利要求4所述的超级结器件的制造方法，其特征在于：步骤三中完成所述扩大工艺之后，所述第一沟槽的宽度变大，深宽比变小，通过使深宽比变小来提高步骤四中的外延填充的便利性。
6.如权利要求4所述的超级结器件的制造方法，其特征在于：步骤三中完成所述扩大工艺之后，所述第一沟槽的宽度的面内差异的百分比以及所述第一沟槽的侧面倾角的面内差异的百分比都变小，能提高所述第一沟槽的面内均匀性。
7.如权利要求1所述的超级结器件的制造方法，其特征在于：步骤二包括如下分步骤：
步骤21、在所述第一外延层表面形成硬质掩膜层；
步骤22、在所述硬质掩膜层表面涂布光刻胶，进行光刻工艺将所述第一沟槽的形成区域打开；
步骤23、以所述光刻胶为掩模对所述硬质掩膜层进行刻蚀，该刻蚀工艺将所述第一沟槽的形成区域的所述硬质掩膜层去除、所述第一沟槽外的所述硬质掩膜层保留；
步骤24、去除所述光刻胶，以所述硬质掩膜层为掩膜进行所述第一次刻蚀形成所述第一沟槽。
8.如权利要求7所述的超级结器件的制造方法，其特征在于：所述硬质掩膜层由依次形成于所述第一外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。
9.如权利要求8所述的超级结器件的制造方法，其特征在于：所述第一氧化层为热氧化层，厚度为100埃米～2000埃米；所述第二氮化硅层的厚度为100埃米～1500埃米；所述第三氧化层的厚度为0.5微米～3微米。
10.如权利要求1所述的超级结器件的制造方法，其特征在于：所述半导体衬底为硅衬底，所述第一外延层和所述第二外延层都为硅外延层。
11.如权利要求1所述的超级结器件的制造方法，其特征在于：所述终端区环绕在所述原胞区的周侧。
12.如权利要求1所述的超级结器件的制造方法，其特征在于：在所述原胞区中形成有超级结器件的单元结构。
13.如权利要求12所述的超级结器件的制造方法，其特征在于：所述超级结器件为超级结MOSFET。
14.如权利要求13所述的超级结器件的制造方法，其特征在于：所述超级结器件的工作电压适用于多种电压范围；所述终端区的宽度和所述超级结器件的工作电压相关，所述超级结器件的工作电压越大，所述终端区的宽度越大。
15.如权利要求14所述的超级结器件的制造方法，其特征在于：所述超级结器件的工作电压的范围为200V以上。
16.如权利要求15所述的超级结器件的制造方法，其特征在于：当所述超级结器件的工作电压为600V时，所述终端区的宽度为70μm～100μm。
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