CN109119459B - 沟槽型超级结的制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 95
- 238000005530 etching Methods 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 238000001259 photo etching Methods 0.000 claims abstract description 12
- 230000003647 oxidation Effects 0.000 claims abstract description 10
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 230000003247 decreasing effect Effects 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 12
- 238000005429 filling process Methods 0.000 abstract description 7
- 238000000206 photolithography Methods 0.000 description 8
- 230000009286 beneficial effect Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000001727 in vivo Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- Engineering & Computer Science (AREA)
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Abstract
本发明公开了一种沟槽型超级结的制造方法，包括步骤：步骤一、提供表面形成有第一外延层的半导体衬底；步骤二、采用光刻工艺定义出具有第一宽度的沟槽的形成区域并进行第一次刻蚀形成多个所述沟槽；通过缩小第一宽度来改善沟槽的结构参数；步骤三、采用牺牲氧化工艺对沟槽进行扩大工艺，在保证步骤二中改善的沟槽的结构参数不变条件下扩大沟槽的宽度；步骤四、采用外延工艺在沟槽中填充第二外延层并形成沟槽型超级结。本发明能改善沟槽的结构参数以及提高沟槽的面内均匀性，能提高沟槽的填充工艺的便利性，能提高器件的击穿电压以及击穿电压的面内均匀性以及提升生产良率。
Description
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种沟槽型超级结的制造方法。
背景技术
超级结为由形成于半导体衬底中的交替排列的P型薄层和N型薄层组成，利用P型薄层即P型柱(P-Pillar)和N型薄层即N型柱(N-Pillar)完成匹配形成的耗尽层来支持反向耐压，具有超级结的产品是一种利用PN电荷平衡的体内降低表面电场(Resurf)技术来提升器件反向击穿BV的同时又保持较小的导通电阻的器件结构如MOSFET结构。PN间隔的Pillar结构是超级结的最大特点。目前制作PN间即P型薄层和N型薄层间的柱(pillar)如P-Pillar结构主要有两种方法，第一种是通过多次外延以及离子注入的方法获得，第二种是通过深沟槽(trench)刻蚀以及外延填充(ERI Filling)的方式来制作。
第二种方法中需要先在半导体衬底如硅衬底表面的N型掺杂外延层上刻蚀一定深度和宽度的沟槽，然后利用外延填充的方式在刻出的沟槽上填充P型掺杂的硅外延。如图1是，现有沟槽型超级结的示意图；在半导体衬底晶圆101的表面上形成有N型外延层102；通过光刻刻蚀工艺在N型外延层102中形成沟槽；通过外延填充工艺在沟槽中填充P型外延层103；最后通过化学机械研磨或回刻工艺去除沟槽外的P型外延层103后，由保留于沟槽中的P型外延层103作为P型薄层103，有沟槽之间的N型外延层102组成N型薄层102。在同一半导体衬底晶圆101上，包括了多个P型薄层103和N型薄层102的交替排列结构，一个P型薄层103和一个N型薄层102组成一个超级结单元。
第二种方法制作超级结时，沟槽形貌的面内均匀性对于器件的晶圆测试(ChipProbing，CP)的击穿电压(BV)的面内均匀性以及生产良率有决定性作用。现有方法中，当沟槽的宽度较大时，沟槽的侧面会更加倾斜，有利于刻蚀和填充，但是沟槽的结构参数如侧面倾角和宽度的偏差值较大，这样对器件的击穿电压的面内均匀性以及生产良率具有不利影响。而当减少沟槽的宽度时，沟槽的刻蚀和填充工艺会更加困难，且沟槽的结构参数如侧面倾角和宽度的偏差值的百分比越大，百分比即为对应参数的偏差和参数的平均值的比值，百分比越大则参数的波动越大，故沟槽的宽度减少时，沟槽的参数波动也越大，同样不利于器件的击穿电压的面内均匀性以及生产良率的提升，且沟槽的宽度减少后还不利于沟槽的刻蚀和外延填充。
发明内容
本发明所要解决的技术问题是提供一种沟槽型超级结的制造方法，能改善沟槽的结构参数以及提高沟槽的面内均匀性，能提高沟槽的填充工艺的便利性，能提高器件的击穿电压以及击穿电压的面内均匀性以及提升生产良率。
为解决上述技术问题，本发明提供的沟槽型超级结的制造方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成有具有第一导电类型的第一外延层。
步骤二、采用光刻工艺定义出沟槽的形成区域并对所述第一外延层进行第一次刻蚀从而在所述第一外延层内形成多个所述沟槽。
所述光刻工艺定义的所述沟槽的宽度为第一宽度，所述沟槽之间的间距为第二宽度，通过缩小所述第一宽度来改善所述第一次刻蚀形成的所述沟槽的结构参数。
步骤三、对所述沟槽进行扩大工艺，所述扩大工艺采用先形成牺牲氧化层之后再去除所述牺牲氧化层的方法，扩大后的所述沟槽具有第三宽度，扩大后的所述沟槽之间的间距具有第四宽度，所述第三宽度大于所述第一宽度，所述第三宽度和所述第四宽度的和等于所述第一宽度和所述第二宽度的和，所述扩大工艺在保证步骤二中改善的所述沟槽的结构参数不变条件下扩大所述沟槽的宽度，通过扩大所述沟槽的宽度来提高后续外延填充的便利性。
步骤四、采用外延工艺在各所述沟槽中填充第二导电类型的第二外延层，由各所述第二外延层和位于所述沟槽之间的所述第一外延层交替排列组成沟槽型超级结。
进一步的改进是，步骤二中通过缩小所述第一宽度来改善所述第一次刻蚀形成的所述沟槽的结构参数包括：所述沟槽的侧面倾角大小，所述沟槽的宽度的面内差异的绝对值，所述沟槽的侧面倾角的面内差异的绝对值。
所述第一宽度越小，所述沟槽的侧面倾角越接近90度，所述沟槽的宽度的面内差异的绝对值越小，所述沟槽的侧面倾角的面内差异的绝对值越小。
进一步的改进是，步骤三中完成所述扩大工艺之后，所述沟槽的侧面倾角大小、所述沟槽的宽度的面内差异的绝对值和所述沟槽的侧面倾角的面内差异的绝对值都保持不变。
进一步的改进是，步骤三中完成所述扩大工艺之后，所述沟槽的宽度变大，深宽比变小，通过使深宽比变小来提高步骤四中的外延填充的便利性。
进一步的改进是，步骤三中完成所述扩大工艺之后，所述沟槽的宽度的面内差异的百分比以及所述沟槽的侧面倾角的面内差异的百分比都变小，能提高所述沟槽型超级结面内均匀性。
进一步的改进是，步骤二包括如下分步骤：
步骤21、在所述第一外延层表面形成硬质掩膜层；
步骤22、在所述硬质掩膜层表面涂布光刻胶，进行光刻工艺将所述沟槽的形成区域打开；
步骤23、以所述光刻胶为掩模对所述硬质掩膜层进行刻蚀，该刻蚀工艺将所述沟槽的形成区域的所述硬质掩膜层去除、所述沟槽外的所述硬质掩膜层保留；
步骤24、去除所述光刻胶，以所述硬质掩膜层为掩膜进行所述第一次刻蚀形成所述沟槽。
进一步的改进是，所述硬质掩膜层由依次形成于所述第一导电类型外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。
进一步的改进是，所述第一氧化层为热氧化层，厚度为
所述第二氮化硅层的厚度为
所述第三氧化层的厚度为0.5微米～3微米。
进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层和所述第二外延层都为硅外延层。
进一步的改进是，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
本发明利用到了沟槽的刻蚀工艺中，沟槽的宽度即光刻工艺定义的宽度越小时，刻蚀形成的沟槽的结构参数越佳的特点，来提升沟槽的结构参数特征；沟槽的结构参数主要包括：沟槽的侧面倾角大小，沟槽的宽度的面内差异的绝对值，沟槽的侧面倾角的面内差异的绝对值。
另外，本发明在沟槽的刻蚀工艺之后增加了沟槽的扩大工艺，扩大工艺采用牺牲氧化层形成之后再去除的方法，牺牲氧化层采用热氧化工艺形成，热氧化工艺可控性非常好，具有良好的面内均匀性及重复生产的稳定性，所以这种扩大工艺能使沟槽的均匀扩大同时不会影响到刻蚀工艺对沟槽的结构参数的改善，所以，在沟槽扩大后沟槽的面内均匀性会非常好且有利于沟槽的填充。
由上可知，本发明通过结合沟槽的光刻刻蚀工艺以及沟槽的扩大工艺，能改善沟槽的结构参数以及提高沟槽的面内均匀性，能提高沟槽的填充工艺的便利性，能提高器件的击穿电压以及击穿电压的面内均匀性以及提升生产良率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽型超级结的示意图；
图2A是现有方法形成的光刻工艺定义的开口宽度为2微米的沟槽的照片；
图2B是现有方法形成的光刻工艺定义的开口宽度为1微米的沟槽的照片；
图3是本发明实施例沟槽型超级结的制造方法的流程图；
图4A-图4B是本发明实施例方法各步骤中的器件结构示意图。
具体实施方式
本发明实施例方法是在对现有方法进行深入分析之后做进一步改进形成的，在详细介绍本发明实施例方法之前先介绍一下现有方法的一些特征：
正如图1所示，现有方法是通过光刻刻蚀在N型外延层102中形成沟槽并在沟槽中填充P型外延层103来形成超级结，现有方法中，沟槽的开口尺寸直接决定了刻蚀后的沟槽的质量，且沟槽的开口尺寸越小，沟槽的各种结构参数的偏差的绝对值会减少，有利于提升沟槽的面内均匀性。
如图2A所示，是现有方法形成的光刻工艺定义的开口宽度为2微米的沟槽的照片；沟槽103a的设计开口为2微米，沟槽之间的间距为3微米，P型柱和N型柱之间的宽度为2：3，通常以P2N3表示。
如图2B所示，是现有方法形成的光刻工艺定义的开口宽度为1微米的沟槽的照片；沟槽103b的设计开口为1微米，沟槽之间的间距为1.5微米，P型柱和N型柱之间的宽度为1：1.5，通常以P1N1.5表示。
参考图2A和图2B所示，通过实验发现，利用现有刻蚀工艺如单步刻蚀模式(SingleStep Process，SSP)的工艺刻蚀形成的沟槽具有如下特征：
1、沟槽开口越小，沟槽的角度越接近90度。
2、沟槽开口越小，沟槽角度及宽度即关键尺寸(CD)的面内差异绝对值越小。
3、以上两个特征主要受沟槽开口尺寸决定，在一定深宽比(ratio)比例内，受超级结的单元结构的尺寸即步进(Pitch)影响较小；其中，步进为沟槽的宽度和沟槽的间距的和。
如表一所示，表一中对尺寸为：P1N1.5、P2N3和P4N5的超级结的沟槽进行了沟槽的侧面角度和沟槽的宽度对应的平均值和偏差值范围的测试，其中P4N5表示沟槽的宽度为4微米以及间距为5微米。可以看出，沟槽宽度越小，沟槽侧面角度越接近90d，也即沟槽的侧面具有更加垂直的形貌；同时，沟槽的宽度越小，沟槽的侧面角度的偏差值范围越小，沟槽的宽度的偏差值范围也越小。也即进行具有较小宽度的沟槽的刻蚀时，能得到侧面形貌更加垂直以及沟槽的结构参数偏差值更小的沟槽。
通过以上结论可知，虽然目前可以进行P1N1.5的沟槽刻蚀，但是一来沟槽面内均匀性从比例值来看仍较差，仍会带来严重的面内P/N失配，即P型柱和N型柱的P型和N型杂质的失配。二来沟槽的深宽比(Trench aspect ratio)过大，填充工艺开发难度极大。
表一
本发明实施例：
如图3所示，是本发明实施例沟槽型超级结的制造方法的流程图；如图4A至图4B所示，是本发明实施例方法各步骤中的器件结构示意图，本发明实施例沟槽型超级结的制造方法包括如下步骤：
步骤一、如图4A所示，提供一半导体衬底1，在所述半导体衬底1表面形成有具有第一导电类型的第一外延层2。
步骤二、如图4A所示，采用光刻工艺定义出沟槽3的形成区域并对所述第一外延层2进行第一次刻蚀从而在所述第一外延层2内形成多个所述沟槽3。
所述光刻工艺定义的所述沟槽3的宽度为第一宽度d1，所述沟槽3之间的间距为第二宽度d2，通过缩小所述第一宽度d1来改善所述第一次刻蚀形成的所述沟槽3的结构参数。
通过缩小所述第一宽度d1来改善所述第一次刻蚀形成的所述沟槽3的结构参数包括：所述沟槽3的侧面倾角大小，所述沟槽3的宽度的面内差异的绝对值，所述沟槽3的侧面倾角的面内差异的绝对值。
这种通过缩小所述第一宽度d1来改善所述第一次刻蚀形成的所述沟槽3的结构参数完全是根据所述沟槽3对应的刻蚀工艺本身的特性决定的，这样有利于后续的所述沟槽3的面内均匀性的提升。
所述第一宽度d1越小，所述沟槽3的侧面倾角越接近90度，所述沟槽3的宽度的面内差异的绝对值越小，所述沟槽3的侧面倾角的面内差异的绝对值越小。
步骤二包括如下分步骤：
步骤21、在所述第一外延层2表面形成硬质掩膜层。
所述硬质掩膜层由依次形成于所述第一导电类型外延层表面的第一氧化层41、第二氮化硅层42和第三氧化层叠加而成。
所述第一氧化层41为热氧化层，厚度为
所述第二氮化硅层42的厚度为
所述第三氧化层的厚度为0.5微米～3微米。
步骤22、在所述硬质掩膜层表面涂布光刻胶，进行光刻工艺将所述沟槽3的形成区域打开。
步骤23、以所述光刻胶为掩模对所述硬质掩膜层进行刻蚀，该刻蚀工艺将所述沟槽3的形成区域的所述硬质掩膜层去除、所述沟槽3外的所述硬质掩膜层保留。
步骤24、去除所述光刻胶，以所述硬质掩膜层为掩膜进行所述第一次刻蚀形成所述沟槽3。形成所述沟槽3之后，将所述第三氧化层去除，所以图4A中仅显示了所述第一氧化层41和所述第二氮化硅层42。
步骤三、如图4B所示，对所述沟槽3进行扩大工艺，所述扩大工艺采用先形成牺牲氧化层5之后再去除所述牺牲氧化层5的方法，扩大后的所述沟槽3具有第三宽度d3，扩大后的所述沟槽3之间的间距具有第四宽度d4，所述第三宽度d3大于所述第一宽度d1，所述第三宽度d3和所述第四宽度d4的和等于所述第一宽度d1和所述第二宽度d2的和，所述扩大工艺在保证步骤二中改善的所述沟槽3的结构参数不变条件下扩大所述沟槽3的宽度，通过扩大所述沟槽3的宽度来提高后续外延填充的便利性。
完成所述扩大工艺之后，所述沟槽3的侧面倾角大小、所述沟槽3的宽度的面内差异的绝对值和所述沟槽3的侧面倾角的面内差异的绝对值都保持不变。
完成所述扩大工艺之后，所述沟槽3的宽度变大，深宽比变小，通过使深宽比变小来提高步骤四中的外延填充的便利性。
完成所述扩大工艺之后，所述沟槽3的宽度的面内差异的百分比以及所述沟槽3的侧面倾角的面内差异的百分比都变小，能提高所述沟槽型超级结面内均匀性。
本发明实施例中，所述牺牲氧化层5采用热氧化工艺形成，热氧化工艺可控性非常好，具有良好的面内均匀性及重复生产的稳定性，最后能使所述沟槽3具有良好的面内均匀性。
步骤四、采用外延工艺在各所述沟槽3中填充第二导电类型的第二外延层，由各所述第二外延层和位于所述沟槽3之间的所述第一外延层2交替排列组成沟槽型超级结。
本发明实施例中，所述半导体衬底1为硅衬底，所述第一外延层2和所述第二外延层都为硅外延层。
本发明实施例中，第一导电类型为N型，第二导电类型为P型。在其它实施例中也能为：第一导电类型为P型，第二导电类型为N型。
本发明实施例利用到了沟槽3的刻蚀工艺中，沟槽3的宽度即光刻工艺定义的宽度越小时，刻蚀形成的沟槽3的结构参数越佳的特点，来提升沟槽3的结构参数特征；沟槽3的结构参数主要包括：沟槽3的侧面倾角大小，沟槽3的宽度的面内差异的绝对值，沟槽3的侧面倾角的面内差异的绝对值。
另外，本发明实施例在沟槽3的刻蚀工艺之后增加了沟槽3的扩大工艺，扩大工艺采用牺牲氧化层5形成之后再去除的方法，牺牲氧化层5采用热氧化工艺形成，热氧化工艺可控性非常好，具有良好的面内均匀性及重复生产的稳定性，这种扩大工艺能使沟槽3的均匀扩大同时不会影响到刻蚀工艺对沟槽3的结构参数的改善，所以，在沟槽扩大后沟槽3的面内均匀性会非常好且有利于沟槽3的填充。
由上可知，本发明实施例通过结合沟槽3的光刻刻蚀工艺以及沟槽3的扩大工艺，能改善沟槽3的结构参数以及提高沟槽3的面内均匀性，能提高沟槽3的填充工艺的便利性，能提高器件的击穿电压以及击穿电压的面内均匀性以及提升生产良率。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (10)
1.一种沟槽型超级结的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成有具有第一导电类型的第一外延层；
步骤二、采用光刻工艺定义出沟槽的形成区域并对所述第一外延层进行第一次刻蚀从而在所述第一外延层内形成多个所述沟槽；
所述光刻工艺定义的所述沟槽的宽度为第一宽度，所述沟槽之间的间距为第二宽度，通过缩小所述第一宽度来改善所述第一次刻蚀形成的所述沟槽的结构参数；
步骤三、对所述沟槽进行扩大工艺，所述扩大工艺采用先形成牺牲氧化层之后再去除所述牺牲氧化层的方法，扩大后的所述沟槽具有第三宽度，扩大后的所述沟槽之间的间距具有第四宽度，所述第三宽度大于所述第一宽度，所述第三宽度和所述第四宽度的和等于所述第一宽度和所述第二宽度的和，所述扩大工艺在保证步骤二中改善的所述沟槽的结构参数不变条件下扩大所述沟槽的宽度，通过扩大所述沟槽的宽度来提高后续外延填充的便利性；
所述第三宽度和所述第一宽度之间的差异具有使所述第三宽度定义的所述沟槽的结构参数不同于所述第一宽度定义的所述沟槽的结构参数不同的特征，能保证最后形成的所述沟槽的宽度为所述第三宽度，最后形成的所述沟槽的结构参数由所述第一宽度定义；
步骤四、采用外延工艺在各所述沟槽中填充第二导电类型的第二外延层，由各所述第二外延层和位于所述沟槽之间的所述第一外延层交替排列组成沟槽型超级结。
2.如权利要求1所述的沟槽型超级结的制造方法，其特征在于，步骤二中通过缩小所述第一宽度来改善所述第一次刻蚀形成的所述沟槽的结构参数包括：所述沟槽的侧面倾角大小，所述沟槽的宽度的面内差异的绝对值，所述沟槽的侧面倾角的面内差异的绝对值；
所述第一宽度越小，所述沟槽的侧面倾角越接近90度，所述沟槽的宽度的面内差异的绝对值越小，所述沟槽的侧面倾角的面内差异的绝对值越小。
3.如权利要求2所述的沟槽型超级结的制造方法，其特征在于：步骤三中完成所述扩大工艺之后，所述沟槽的侧面倾角大小、所述沟槽的宽度的面内差异的绝对值和所述沟槽的侧面倾角的面内差异的绝对值都保持不变。
4.如权利要求3所述的沟槽型超级结的制造方法，其特征在于：步骤三中完成所述扩大工艺之后，所述沟槽的宽度变大，深宽比变小，通过使深宽比变小来提高步骤四中的外延填充的便利性。
5.如权利要求3所述的沟槽型超级结的制造方法，其特征在于：步骤三中完成所述扩大工艺之后，所述沟槽的宽度的面内差异的百分比以及所述沟槽的侧面倾角的面内差异的百分比都变小，能提高所述沟槽型超级结面内均匀性。
6.如权利要求1所述的沟槽型超级结的制造方法，其特征在于：步骤二包括如下分步骤：
步骤21、在所述第一外延层表面形成硬质掩膜层；
步骤22、在所述硬质掩膜层表面涂布光刻胶，进行光刻工艺将所述沟槽的形成区域打开；
步骤23、以所述光刻胶为掩模对所述硬质掩膜层进行刻蚀，该刻蚀工艺将所述沟槽的形成区域的所述硬质掩膜层去除、所述沟槽外的所述硬质掩膜层保留；
步骤24、去除所述光刻胶，以所述硬质掩膜层为掩膜进行所述第一次刻蚀形成所述沟槽。
7.如权利要求6所述的沟槽型超级结的制造方法，其特征在于：所述硬质掩膜层由依次形成于所述第一导电类型外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。
8.如权利要求7所述的沟槽型超级结的制造方法，其特征在于：所述第一氧化层为热氧化层，厚度为
所述第二氮化硅层的厚度为
所述第三氧化层的厚度为0.5微米～3微米。
9.如权利要求1所述的沟槽型超级结的制造方法，其特征在于：所述半导体衬底为硅衬底，所述第一外延层和所述第二外延层都为硅外延层。
10.如权利要求1所述的沟槽型超级结的制造方法，其特征在于：第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810920113.1A CN109119459B (zh) | 2018-08-14 | 2018-08-14 | 沟槽型超级结的制造方法 |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109119459A CN109119459A (zh) | 2019-01-01 |
| CN109119459B true CN109119459B (zh) | 2022-03-08 |
Family
ID=64853338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810920113.1A Active CN109119459B (zh) | 2018-08-14 | 2018-08-14 | 沟槽型超级结的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109119459B (zh) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI401749B (zh) * | 2004-12-27 | 2013-07-11 | Third Dimension 3D Sc Inc | 用於高電壓超接面終止之方法 |
| US9443974B2 (en) * | 2009-08-27 | 2016-09-13 | Vishay-Siliconix | Super junction trench power MOSFET device fabrication |
| CN102129998B (zh) * | 2010-01-18 | 2012-08-01 | 上海华虹Nec电子有限公司 | N型超结vdmos中多晶硅p型柱的形成方法 |
| US8932935B2 (en) * | 2010-11-23 | 2015-01-13 | Micron Technology, Inc. | Forming three dimensional isolation structures |
| KR20150088887A (ko) * | 2012-11-26 | 2015-08-03 | 디3 세미컨덕터 엘엘씨 | 수직 전계 효과 디바이스들의 개선된 패킹을 위한 디바이스 아키텍쳐 및 방법 |
| JP2016062975A (ja) * | 2014-09-16 | 2016-04-25 | 株式会社東芝 | 半導体装置およびその製造方法 |
| CN105489501B (zh) * | 2016-01-15 | 2019-04-09 | 上海华虹宏力半导体制造有限公司 | 沟槽型超级结的制造方法 |
| CN105702709B (zh) * | 2016-01-29 | 2018-08-21 | 上海华虹宏力半导体制造有限公司 | 沟槽型超级结的制造方法 |
| CN107731733B (zh) * | 2017-11-06 | 2019-12-10 | 上海华虹宏力半导体制造有限公司 | 沟槽外延的填充方法 |
-
2018
- 2018-08-14 CN CN201810920113.1A patent/CN109119459B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN109119459A (zh) | 2019-01-01 |
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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