CN104779293B - 沟槽型超级结器件的制造方法 - Google Patents
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Abstract
本发明公开了一种沟槽型超级结器件的制造方法，包括步骤：确定沟槽尺寸参数和单次工艺深度的最大值；提供衬底并形成第一硬掩膜层；定义出沟槽的形成区域；对底层外延层进行刻蚀形成底层沟槽；去除第一硬掩膜层，外延填充底层沟槽并进行CMP；形成零层对准标记。形成顶层外延层；形成第二硬掩膜层；以零层对准标记为对准条件定义出沟槽的形成区域；对顶层外延层进行刻蚀形成顶层沟槽；去除第二硬掩膜层，外延层填充顶层沟槽并进行CMP；确认叠加形成的超级结结构的深度是否为所需深度，如果是则结束，如果不是则重复顶层超级结结构形成步骤。本发明能提高超级结器件反向击穿电压和降低导通电阻，能最大化利用现有设备及工艺。
Description
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种沟槽型超级结器件的制造方法。
背景技术
通过深沟槽(trench)工艺制作超级结器件时，深沟槽的形貌至关重要。但是由于刻蚀工艺的限制，一般可获得的深沟槽形貌较差，侧壁角度较小。在沟槽较浅时，影响较小，但是在沟槽宽度也即对应的特征尺寸(CD，Critical Dimension)小至5μm以内，深达到40μm以上时，沟槽斜角带来的顶部宽度(Top CD)和底部宽度(Bottom CD)的差异将会很大。对于器件反向击穿电压的提升非常不利。如图1所示，是现有方法形成的沟槽型超级结器件的结构示意图；
在半导体衬底如硅衬底101上形成有外延层如硅外延层102，采用硬掩膜层103之间一次性对外延层102进行刻蚀形成沟槽104。以工艺能够将沟槽104的侧壁角度控制在88度，沟槽104的深度为40μm为例，当Top CD为4μm时，Bottom CD仅为1.2μm。由于Top CD和Bottom CD实际差异太大，超级结在沟槽104顶部和底部难以同时取得电荷平衡，严重影响器件的反向击穿电压。
另外，通过深沟槽工艺制作超级结器件时，深沟槽的，深宽比较大，沟槽较深时，深沟槽刻蚀和外延层(EPI)填充的工艺难度均大幅上升。深沟槽较深时，晶圆(wafer)面内深度的均匀性变差，外延填充(EPI Filling)时间和难度均大幅增加，对于设备能力和产能均有很大影响。
正是由于这些限制，采用现有深沟槽工艺方法很难制作节距(Pitch)进一步缩小、导通电阻(RSP)更低以及性能更优的器件，也难以制作800V以上反向击穿电压的超级结器件。其中节距为沟槽的宽度和间距的和。
发明内容
本发明所要解决的技术问题是提供一种沟槽型超级结器件的制造方法，能降低沟槽的顶部和底部的宽度差异，提高沟槽的面内均匀性，提高沟槽的深宽比，降低沟槽的宽度和节距，能提高超级结器件的反向击穿电压和降低导通电阻从而提高超级结器件的性能，同时采用现有设备和工艺就能实现，从而能最大化利用现有设备及现有工艺，使得整个平台的产品线可以快速多样化。
为解决上述技术问题，本发明提供的沟槽型超级结器件的制造方法包括如下步骤：
步骤一、根据沟槽型超级结器件的反向击穿电压和导通电阻的要求确定超级结的沟槽所需的宽度、深度和间距；根据生产线的设备和工艺的能力和所需的所述沟槽的宽度确定采用一次光刻刻蚀和填充工艺时所需的所述沟槽的宽度所对应的单次工艺深度的最大值，所述单次工艺深度的最大值要求能保证所述沟槽的顶部宽度和底部宽度之间的差异使所述沟槽型超级结器件的反向击穿电压的降低值减少到要求的范围。
步骤二、提供一表面形成有第一导电类型的底层外延层的半导体衬底，在所述底层外延层表面形成第一硬掩膜层。
步骤三、采用光刻工艺形成第一光刻胶图形定义出所述沟槽的形成区域，所述沟槽的宽度和间距由步骤一确定；以所述第一光刻胶图形为掩膜，利用干法刻蚀工艺对所述第一硬掩膜层进行刻蚀并将所述沟槽形成区域打开，之后去除所述第一光刻胶图形。
步骤四、以所述第一硬掩膜层为掩膜对所述沟槽形成区域的所述底层外延层进行刻蚀形成底层沟槽，所述底层沟槽作为所述沟槽的一部分，所述底层沟槽的深度小于等于所述单次工艺深度的最大值。
步骤五、去除所述第一硬掩膜层，采用外延生长工艺形成具有第二导电类型的第一填充外延层将所述底层沟槽填充，之后采用化学机械研磨工艺将所述底层外延层表面的所述第一填充外延层去除并使剩余的所述第一填充外延层仅填充于所述底层沟槽中，由填充于所述底层沟槽中的所述第一填充外延层和各所述底层沟槽之间的所述底层外延层形成交替排列的底层超级结结构。
步骤六、形成有所述底层超级结结构的所述底层外延层表面形成零层对准标记。
步骤七、在所述底层外延层表面形成具有第一导电类型的顶层外延层，所述顶层外延层的厚度小于等于所述单次工艺深度的最大值。
步骤八、在所述顶层外延层表面形成第二硬掩膜层。
步骤九、以所述零层对准标记为对准条件，采用光刻工艺形成第二光刻胶图形定义出所述沟槽的形成区域；以所述第二光刻胶图形为掩膜，利用干法刻蚀工艺对所述第二硬掩膜层进行刻蚀并将所述沟槽形成区域打开，之后去除所述第二光刻胶图形。
步骤十、以所述第二硬掩膜层为掩膜对所述沟槽形成区域的所述顶层外延层进行刻蚀形成顶层沟槽，所述顶层沟槽作为所述沟槽的一部分、且所述顶层沟槽和其底部的所述底层沟槽对准并接触连接层一整体。
步骤十一、去除所述第二硬掩膜层，采用外延生长工艺形成具有第二导电类型的第二填充外延层将所述顶层沟槽填充，之后采用化学机械研磨工艺将所述顶层外延层表面的所述第二填充外延层去除并使剩余的所述第二填充外延层仅填充于所述顶层沟槽中，由填充于所述顶层沟槽中的所述第二填充外延层和各所述顶层沟槽之间的所述顶层外延层形成交替排列的顶层超级结结构。
步骤十二、确认由所述底层超级结结构和所述顶层超级结结构叠加形成的超级结结构的深度是否为步骤一中确认的所述沟槽所需深度，如果是则由所述底层超级结结构和所述顶层超级结结构的叠加结构作为最终的超级结结构；如果不是，则由所述底层超级结结构和所述顶层超级结结构的叠加结构作为新的底层超级结结构，由所述底层外延层和所述顶层外延层的叠加结构作为新的底层外延层，重复步骤六至步骤十一的形成新的顶层超级结结构。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述底层外延层和所述顶层外延层都为硅外延层。
进一步的改进是，所述第一填充外延层为硅外延层，所述第二填充外延层为硅外延层。
进一步的改进是，所述沟槽型超级结器件的反向击穿电压为800V以上。
进一步的改进是，所述单次工艺深度的最大值为15微米至50微米。
进一步的改进是，步骤二中所述底层外延层的厚度为15微米至50微米，步骤七中所述顶层外延层的厚度为15微米至50微米。
进一步的改进是，所述第一硬掩膜层由第一氧化层、第二氮化层和第三氧化层叠加而成。
进一步的改进是，所述第一氧化层为热氧化层。
进一步的改进是，所述第一氧化层的厚度为100埃至2000埃，所述第二氮化层的厚度为100埃至1500埃，所述第三氧化层的厚度为0.5微米至3微米。
进一步的改进是，步骤四的刻蚀工艺后所述第一硬掩膜层的所述第三氧化层所保留的厚度为初始厚度的一半以上。
进一步的改进是，所述第二硬掩膜层由第四氧化层、第五氮化层和第六氧化层叠加而成。
进一步的改进是，所述第四氧化层为热氧化层。
进一步的改进是，所述第四氧化层的厚度为100埃至2000埃，所述第五氮化层的厚度为100埃至1500埃，所述第六氧化层的厚度为0.5微米至3微米。
进一步的改进是，步骤十的刻蚀工艺后所述第二硬掩膜层的所述第六氧化层所保留的厚度为初始厚度的一半以上。
进一步的改进是，步骤五中采用湿法工艺去除所述第一硬掩膜层，步骤十一中采用湿法工艺去除所述第二硬掩膜层。
进一步的改进是，在步骤六形成所述零层对准标记之后、步骤七形成所述顶层外延层之前还包括形成牺牲氧化层并去除所述牺牲氧化层的步骤。
进一步的改进是，所述第一导电类型为N型，所述第二导电类型为P型；或者，所述第一导电类型为P型，所述第二导电类型为N型。
本发明根据沟槽型超级结器件的反向击穿电压和导通电阻的要求确定超级结的沟槽所需的宽度、深度和间距；并且根据生产线的设备和工艺的能力和所需的沟槽的宽度确定采用一次光刻刻蚀和填充工艺时所需的沟槽的宽度所对应的单次工艺深度的最大值；之后采用多次刻蚀和填充的方法形成由多层沟槽叠加形成的沟槽结构以及填充外延层后形成的超级结结构，由于每层沟槽深度到保证在单次工艺深度的最大值以下，所以能保证最后形成的沟槽的顶部宽度和底部宽度之间的差异的降低并且能使由沟槽的顶部宽度和底部宽度之间的差异造成的沟槽型超级结器件的反向击穿电压的降低值减少到要求的范围，即本发明能降低沟槽的顶部和底部的宽度差异，提高沟槽的面内均匀性，提高沟槽的深宽比，降低沟槽的宽度和节距，能提高超级结器件的反向击穿电压如能实现800V以上的反向击穿电压和降低导通电阻从而提高超级结器件的性能；另外，本发明能尽量少的增加工艺难度，同时采用现有设备和工艺就能实现，从而能最大化利用现有设备及现有工艺，使得整个平台的产品线可以快速多样化，利用较短的工艺研发过程，较快地大幅增加整个平台的竞争能力，能较快地开拓出较高压超级结器件和较低RSP器件两条非常具有竞争力的产品线。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有方法形成的沟槽型超级结器件的结构示意图；
图2是本发明实施例方法流程图；
图3A-图3H是本发明实施例方法各步骤中器件结构示意图。
具体实施方式
如图2所示，是本发明实施例方法流程图；如图3A至图3H所示，是本发明实施例方法各步骤中器件结构示意图。本发明实施例沟槽型超级结器件的制造方法包括如下步骤：
步骤一、根据沟槽型超级结器件的反向击穿电压和导通电阻的要求确定超级结的沟槽所需的宽度、深度和间距；根据生产线的设备和工艺的能力和所需的所述沟槽的宽度确定采用一次光刻刻蚀和填充工艺时所需的所述沟槽的宽度所对应的单次工艺深度的最大值，所述单次工艺深度的最大值要求能保证所述沟槽的顶部宽度和底部宽度之间的差异使所述沟槽型超级结器件的反向击穿电压的降低值减少到要求的范围。
本发明实施例中，所述沟槽型超级结器件的反向击穿电压为800V以上，所述单次工艺深度的最大值为15微米至50微米。
步骤二、如图3A所示，提供一表面形成有第一导电类型的底层外延层2的半导体衬底1，在所述底层外延层2表面形成第一硬掩膜层3。
本发明实施例中所述半导体衬底1为硅衬底，所述底层外延层2为硅外延层，所述底层外延层2的厚度为15微米至50微米。
所述第一硬掩膜层3由第一氧化层、第二氮化层和第三氧化层叠加而成。所述第一氧化层为热氧化层。所述第一氧化层的厚度为100埃至2000埃，所述第二氮化层的厚度为100埃至1500埃，所述第三氧化层的厚度为0.5微米至3微米。
步骤三、如图3B所示，采用光刻工艺形成第一光刻胶图形定义出所述沟槽的形成区域，所述沟槽的宽度和间距由步骤一确定；以所述第一光刻胶图形为掩膜，利用干法刻蚀工艺对所述第一硬掩膜层3进行刻蚀并将所述沟槽形成区域打开，之后去除所述第一光刻胶图形。
步骤四、如图3B所示，以所述第一硬掩膜层3为掩膜对所述沟槽形成区域的所述底层外延层2进行刻蚀形成底层沟槽4，所述底层沟槽4作为所述沟槽的一部分，所述底层沟槽4的深度小于等于所述单次工艺深度的最大值。
本步骤四的刻蚀工艺后所述第一硬掩膜层3的所述第三氧化层所保留的厚度为初始厚度的一半以上。
步骤五、如图3C所示，采用湿法工艺去除所述第一硬掩膜层3，采用外延生长工艺形成具有第二导电类型的第一填充外延层5将所述底层沟槽4填充，之后采用化学机械研磨工艺将所述底层外延层2表面的所述第一填充外延层5去除并使剩余的所述第一填充外延层5仅填充于所述底层沟槽4中，由填充于所述底层沟槽4中的所述第一填充外延层5和各所述底层沟槽4之间的所述底层外延层2形成交替排列的底层超级结结构。所述第一填充外延层5为硅外延层。
步骤六、如图3D所示，形成有所述底层超级结结构的所述底层外延层2表面形成零层对准标记6。
步骤七、如图3E所示，形成牺牲氧化层并去除所述牺牲氧化层。在所述底层外延层2表面形成具有第一导电类型的顶层外延层7，所述顶层外延层7的厚度小于等于所述单次工艺深度的最大值。所述顶层外延层7形成后在所述顶层外延层7的表面也形成和所述零层对准标记6相对应零层对准标记6a，如所述零层对准标记6为一凹槽或凸出时，零层对准标记6a也对应为凹槽或凸出，当然所述零层对准标记6能为其它任何能作为对准标记的结构。本发明实施例中，所述顶层外延层7为硅外延层，所述顶层外延层7的厚度为15微米至50微米。
步骤八、如图3F所示，在所述顶层外延层7表面形成第二硬掩膜层8。
本发明实施例中，所述第二硬掩膜层8由第四氧化层、第五氮化层和第六氧化层叠加而成。所述第四氧化层为热氧化层。所述第四氧化层的厚度为100埃至2000埃，所述第五氮化层的厚度为100埃至1500埃，所述第六氧化层的厚度为0.5微米至3微米。
步骤九、如图3G所示，以所述零层对准标记6为对准条件，采用光刻工艺形成第二光刻胶图形定义出所述沟槽的形成区域；以所述第二光刻胶图形为掩膜，利用干法刻蚀工艺对所述第二硬掩膜层8进行刻蚀并将所述沟槽形成区域打开，之后去除所述第二光刻胶图形。
步骤十、如图3G所示，以所述第二硬掩膜层8为掩膜对所述沟槽形成区域的所述顶层外延层7进行刻蚀形成顶层沟槽9，所述顶层沟槽9作为所述沟槽的一部分、且所述顶层沟槽9和其底部的所述底层沟槽4对准并接触连接层一整体。
本步骤十的刻蚀工艺后所述第二硬掩膜层8的所述第六氧化层所保留的厚度为初始厚度的一半以上。
步骤十一、如图3H所示，采用湿法工艺去除所述第二硬掩膜层8，采用外延生长工艺形成具有第二导电类型的第二填充外延层10将所述顶层沟槽9填充，之后采用化学机械研磨工艺将所述顶层外延层7表面的所述第二填充外延层10去除并使剩余的所述第二填充外延层10仅填充于所述顶层沟槽9中，由填充于所述顶层沟槽9中的所述第二填充外延层10和各所述顶层沟槽9之间的所述顶层外延层7形成交替排列的顶层超级结结构。所述第二填充外延层10为硅外延层
步骤十二、确认由所述底层超级结结构和所述顶层超级结结构叠加形成的超级结结构的深度是否为步骤一中确认的所述沟槽所需深度，如果是则由所述底层超级结结构和所述顶层超级结结构的叠加结构作为最终的超级结结构；如果不是，则由所述底层超级结结构和所述顶层超级结结构的叠加结构作为新的底层超级结结构，由所述底层外延层2和所述顶层外延层7的叠加结构作为新的底层外延层2，重复步骤六至步骤十一的形成新的顶层超级结结构。
本发明实施例中，当所述第一导电类型为N型时，所述第二导电类型为P型；当所述第一导电类型为P型时，所述第二导电类型为N型。
形成最终超级结结构之后，需要根据超级结器件的类型形成超级结器件的其它功能结构，如对于功率MOS超级结器件，需要形成体区，源区，栅极结构包括栅介质层和多晶硅栅，漏区，以及电极结构，源区和栅极的电极能从半导体衬底1的正面引出，漏极能从背面金属引出，上述工艺采用现有方法就能实现，本发明说明书中不详细描述。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (17)
1.一种沟槽型超级结器件的制造方法，其特征在于，包括如下步骤：
步骤一、根据沟槽型超级结器件的反向击穿电压和导通电阻的要求确定超级结的沟槽所需的宽度、深度和间距；根据生产线的设备和工艺的能力和所需的所述沟槽的宽度确定采用一次光刻刻蚀和填充工艺时所需的所述沟槽的宽度所对应的单次工艺深度的最大值，所述单次工艺深度的最大值要求能保证形成的侧面倾斜的所述沟槽的顶部宽度和底部宽度之间的差异使所述沟槽型超级结器件的反向击穿电压的降低值减少到要求的范围；所述单次工艺深度的最大值为15微米至50微米；
步骤二、提供一表面形成有第一导电类型的底层外延层的半导体衬底，在所述底层外延层表面形成第一硬掩膜层；
步骤三、采用光刻工艺形成第一光刻胶图形定义出所述沟槽的形成区域，所述沟槽的宽度和间距由步骤一确定；以所述第一光刻胶图形为掩膜，利用干法刻蚀工艺对所述第一硬掩膜层进行刻蚀并将所述沟槽形成区域打开，之后去除所述第一光刻胶图形；
步骤四、以所述第一硬掩膜层为掩膜对所述沟槽形成区域的所述底层外延层进行刻蚀形成底层沟槽，所述底层沟槽作为所述沟槽的一部分，所述底层沟槽的深度小于等于所述单次工艺深度的最大值；
步骤五、去除所述第一硬掩膜层，采用外延生长工艺形成具有第二导电类型的第一填充外延层将所述底层沟槽填充，之后采用化学机械研磨工艺将所述底层外延层表面的所述第一填充外延层去除并使剩余的所述第一填充外延层仅填充于所述底层沟槽中，由填充于所述底层沟槽中的所述第一填充外延层和各所述底层沟槽之间的所述底层外延层形成交替排列的底层超级结结构；
步骤六、形成有所述底层超级结结构的所述底层外延层表面形成零层对准标记；
步骤七、在所述底层外延层表面形成具有第一导电类型的顶层外延层，所述顶层外延层的厚度小于等于所述单次工艺深度的最大值；
步骤八、在所述顶层外延层表面形成第二硬掩膜层；
步骤九、以所述零层对准标记为对准条件，采用光刻工艺形成第二光刻胶图形定义出所述沟槽的形成区域；以所述第二光刻胶图形为掩膜，利用干法刻蚀工艺对所述第二硬掩膜层进行刻蚀并将所述沟槽形成区域打开，之后去除所述第二光刻胶图形；
步骤十、以所述第二硬掩膜层为掩膜对所述沟槽形成区域的所述顶层外延层进行刻蚀形成顶层沟槽，所述顶层沟槽作为所述沟槽的一部分、且所述顶层沟槽和其底部的所述底层沟槽对准并接触连接层一整体；
步骤十一、去除所述第二硬掩膜层，采用外延生长工艺形成具有第二导电类型的第二填充外延层将所述顶层沟槽填充，之后采用化学机械研磨工艺将所述顶层外延层表面的所述第二填充外延层去除并使剩余的所述第二填充外延层仅填充于所述顶层沟槽中，由填充于所述顶层沟槽中的所述第二填充外延层和各所述顶层沟槽之间的所述顶层外延层形成交替排列的顶层超级结结构；
步骤十二、确认由所述底层超级结结构和所述顶层超级结结构叠加形成的超级结结构的深度是否为步骤一中确认的所述沟槽所需深度，如果是则由所述底层超级结结构和所述顶层超级结结构的叠加结构作为最终的超级结结构；如果不是，则由所述底层超级结结构和所述顶层超级结结构的叠加结构作为新的底层超级结结构，由所述底层外延层和所述顶层外延层的叠加结构作为新的底层外延层，重复步骤六至步骤十一的形成新的顶层超级结结构。
2.如权利要求1所述的沟槽型超级结器件的制造方法，其特征在于：所述半导体衬底为硅衬底。
3.如权利要求1所述的沟槽型超级结器件的制造方法，其特征在于：所述底层外延层和所述顶层外延层都为硅外延层。
4.如权利要求1所述的沟槽型超级结器件的制造方法，其特征在于：所述第一填充外延层为硅外延层，所述第二填充外延层为硅外延层。
5.如权利要求1所述的沟槽型超级结器件的制造方法，其特征在于：所述沟槽型超级结器件的反向击穿电压为800V以上。
6.如权利要求1所述的沟槽型超级结器件的制造方法，其特征在于：步骤二中所述底层外延层的厚度为15微米至50微米，步骤七中所述顶层外延层的厚度为15微米至50微米。
7.如权利要求1所述的沟槽型超级结器件的制造方法，其特征在于：所述第一硬掩膜层由第一氧化层、第二氮化层和第三氧化层叠加而成。
8.如权利要求7所述的沟槽型超级结器件的制造方法，其特征在于：所述第一氧化层为热氧化层。
9.如权利要求7所述的沟槽型超级结器件的制造方法，其特征在于：所述第一氧化层的厚度为100埃至2000埃，所述第二氮化层的厚度为100埃至1500埃，所述第三氧化层的厚度为0.5微米至3微米。
10.如权利要求7所述的沟槽型超级结器件的制造方法，其特征在于：步骤四的刻蚀工艺后所述第一硬掩膜层的所述第三氧化层所保留的厚度为初始厚度的一半以上。
11.如权利要求1所述的沟槽型超级结器件的制造方法，其特征在于：所述第二硬掩膜层由第四氧化层、第五氮化层和第六氧化层叠加而成。
12.如权利要求11所述的沟槽型超级结器件的制造方法，其特征在于：所述第四氧化层为热氧化层。
13.如权利要求12所述的沟槽型超级结器件的制造方法，其特征在于：所述第四氧化层的厚度为100埃至2000埃，所述第五氮化层的厚度为100埃至1500埃，所述第六氧化层的厚度为0.5微米至3微米。
14.如权利要求12所述的沟槽型超级结器件的制造方法，其特征在于：步骤十的刻蚀工艺后所述第二硬掩膜层的所述第六氧化层所保留的厚度为初始厚度的一半以上。
15.如权利要求1所述的沟槽型超级结器件的制造方法，其特征在于：步骤五中采用湿法工艺去除所述第一硬掩膜层，步骤十一中采用湿法工艺去除所述第二硬掩膜层。
16.如权利要求1所述的沟槽型超级结器件的制造方法，其特征在于：在步骤六形成所述零层对准标记之后、步骤七形成所述顶层外延层之前还包括形成牺牲氧化层并去除所述牺牲氧化层的步骤。
17.如权利要求1所述的沟槽型超级结器件的制造方法，其特征在于：所述第一导电类型为N型，所述第二导电类型为P型；或者，所述第一导电类型为P型，所述第二导电类型为N型。
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Citations (5)
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|---|---|---|---|---|
| US4845048A (en) * | 1986-06-12 | 1989-07-04 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
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| US4845048A (en) * | 1986-06-12 | 1989-07-04 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| CN101752225A (zh) * | 2008-12-04 | 2010-06-23 | 上海华虹Nec电子有限公司 | 超深沟槽的多级刻蚀与填充方法 |
| CN102280402A (zh) * | 2010-06-12 | 2011-12-14 | 上海华虹Nec电子有限公司 | 刻蚀和填充深沟槽的方法 |
| CN102468176A (zh) * | 2010-11-19 | 2012-05-23 | 上海华虹Nec电子有限公司 | 超级结器件制造纵向区的方法 |
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