CN101752225A - 超深沟槽的多级刻蚀与填充方法 - Google Patents

超深沟槽的多级刻蚀与填充方法 Download PDF

Info

Publication number
CN101752225A
CN101752225A CN200810044051A CN200810044051A CN101752225A CN 101752225 A CN101752225 A CN 101752225A CN 200810044051 A CN200810044051 A CN 200810044051A CN 200810044051 A CN200810044051 A CN 200810044051A CN 101752225 A CN101752225 A CN 101752225A
Authority
CN
China
Prior art keywords
groove
ultra
epitaxial loayer
etching
type epitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200810044051A
Other languages
English (en)
Other versions
CN101752225B (zh
Inventor
钱文生
王飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Hua Hong NEC Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Hua Hong NEC Electronics Co Ltd filed Critical Shanghai Hua Hong NEC Electronics Co Ltd
Priority to CN2008100440519A priority Critical patent/CN101752225B/zh
Publication of CN101752225A publication Critical patent/CN101752225A/zh
Application granted granted Critical
Publication of CN101752225B publication Critical patent/CN101752225B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明公开了一种超深沟槽的多级刻蚀和填充方法，所述超深沟槽为20μm以上深度的沟槽，本发明是将超深沟槽由下至上地分解成多级沟槽，每级沟槽深度设定在现有的刻蚀和外延填充工艺允许的深度。并将沟槽填充工艺由CVD或PVD填充多晶硅改为外延生长单晶硅，改善填充效果。本发明还利用氧化硅作为每级沟槽刻蚀的硬光刻版和单晶硅外延的选择性隔离层。在每级沟槽外延填充完成后去除氧化硅层，并通过CMP实现平坦化，保证下一级沟槽的单晶硅外延质量。本发明采用一种多级刻蚀、多级外延填充最终形成超深沟槽的方法，解决了超深沟槽在刻蚀上和填充上的工艺困难。

Description

超深沟槽的多级刻蚀与填充方法
技术领域
本发明涉及一种半导体集成电路工艺，特别是涉及一种沟槽的刻蚀与填充工艺。
背景技术
击穿电压在500V以上的超高压MOS晶体管在电源管理中扮演越来越重要的角色。在新型的超高压MOS晶体管中，为了减小导通电阻，都采用了超深沟槽工艺，即槽深达到20μm以上。并要在该超深沟槽内填入P型自掺杂多晶硅或单晶硅，帮助水平耗尽NMOS晶体管的漂移区，这样可以在维持高击穿电压的情况下适当提高N型漂移区掺杂浓度，减小导通电阻。因此实现超深沟槽的刻蚀与填充是完成超高压MOS晶体管的关键所在。
在常规工艺中，只有对10μm以下深度的沟槽，刻蚀时才能保证刻蚀出垂直的沟槽侧壁，填充时才能保证是无空洞的多晶硅或单晶硅填充。如沟槽深度超过10μm，刻蚀和填充工艺都很难实现。这体现在刻蚀时，很难刻蚀出陡峭的沟槽侧壁；填充时，则很容易形成空洞。
发明内容
本发明所要解决的技术问题是提供一种超深沟槽的多级刻蚀与填充方法，该方法可以20μm以上深度的沟槽进行具有陡峭侧壁的刻蚀、以及无空洞的填充。
为解决上述技术问题，本发明超深沟槽的多级刻蚀与填充方法，所述超深沟槽为20μm以上深度的沟槽，该方法包括如下步骤：
第1步，将超深沟槽由下至上地分解为第1级沟槽到第n级沟槽，n为大于等于2的整数，所述第1级沟槽到第n级沟槽的深度之和为超深沟槽的深度；
第2步，在N型硅衬底10上外延淀积一层N型外延层11，所述N型外延层11的厚度大于第1级沟槽的深度，再在N型外延层11上淀积一层氧化硅12；
第3步，采用光刻和刻蚀工艺在硅片上刻蚀掉氧化硅12和部分N型外延层11，直至刻蚀掉的N型外延层11的深度为第1级沟槽21的深度，形成第1级沟槽21；
第4步，在第1级沟槽21内以外延工艺淀积一层P型单晶硅13，该层P型单晶硅13高出N型外延层11的表面；
第5步，先去除氧化硅12，再采用化学机械抛光工艺平坦化P型单晶硅13直至与N型外延层11的表面齐平；
第6步，在N型外延层11上再外延淀积一层N型外延层14，所述N型外延层14的厚度等于第二级沟槽22的深度，再在N型外延层14上淀积一层氧化硅15；
第7步，采用光刻和刻蚀工艺在硅片上刻蚀掉氧化硅15和部分N型外延层14，直至刻蚀掉部分P型单晶硅13，形成第2级沟槽22；
第8步，在第2级沟槽22内以外延工艺淀积一层P型单晶硅16，该层P型单晶硅16高出N型外延层14的表面；
第9步，先去除氧化硅15，再采用化学机械抛光工艺平坦化P型单晶硅16直至与N型外延层14的表面齐平；
重复第6～9步直至完成第n级沟槽的刻蚀与填充。
本发明所述方法将超深沟槽分为多级，并对每一级沟槽进行刻蚀和填充，填充物选择原位掺杂P型单晶硅。只在前一级沟槽的刻蚀和填充完成后，才进行下一级沟槽的刻蚀和填充，以此类推，直到超深沟槽的刻蚀和填充完成。由于每一级的沟槽较浅，现有工艺能力很容易刻蚀和填充，因此克服了超深沟槽的刻蚀和填充的制作困难。
附图说明
下面结合附图和实施例对本发明作进一步详细的说明：
图1a～图1i是本发明超深沟槽的多级刻蚀与填充方法的各步骤硅片剖面示意图。
图中附图标记为：10-N型硅衬底；11-N型外延层；12-氧化硅；13-P型单晶硅；14-N型外延层；15-氧化硅；16-P型单晶硅；2-超深沟槽；21-第1级沟槽；22-第2级沟槽。
具体实施方式
本发明超深沟槽的多级刻蚀与填充方法，所述超深沟槽是指20μm以上深度的沟槽，该方法包括如下步骤：
第1步，请参阅图1a，根据超深沟槽的深度，将超深沟槽由下至上地分解为多级沟槽(第1级至第n级，第1级在最下方，第n级在最上方)，所述多级沟槽的深度之和为超深沟槽的深度。
图1a示意性地表示了最简单的二级结构，即将超深沟槽2分解为第1级沟槽21和第2级沟槽22。第1级沟槽21在最下方，第2级沟槽22在最上方。第1级沟槽21的深度h1和第2级沟槽22的深度h2之和为超深沟槽2的深度h。
例如，将超深沟槽以一个划分标准等分，即第1级沟槽至第n-1级沟槽的深度等于该划分标准，第n级沟槽的深度小于或等于该划分标准。现有工艺能力所能刻蚀的最深沟槽为10μm，因此可以将划分标准设为10μm。这样，对于33μm深度的超深沟槽，可分为第1级沟槽10μm、第2级沟槽10μm、第3级沟槽10μm和第4级沟槽3μm。根据工艺能力不同，也可以将10μm的划分标准扩展到5μm～10μm。随着工艺能力发展，还可以将10μm的划分标准扩展到10μm～15μm。
第2步，请参阅图1b，在N型硅衬底10上外延生长一层N型外延层11，所述N型外延层11的厚度大于第1级沟槽21的深度h1，再在N型外延层11上淀积一层氧化硅12。
所谓外延，就是在单晶衬底上淀积一层薄的单晶层，新淀积的一层称为外延层。最常用的硅外延方法是气相外延(VPE)。例如，N型外延层11的厚度大于第1级沟槽21的深度的数值是100
Figure G2008100440519D0000041
～1000
Figure G2008100440519D0000042
所述N型外延层11的掺杂浓度低于N型硅衬底10的掺杂浓度。优选情况下，氧化硅12的厚度可以是500
Figure G2008100440519D0000043
～800
Figure G2008100440519D0000044
第3步，请参阅图1c，在硅片上涂光刻胶，曝光显影后露出刻蚀窗口，该刻蚀窗口就是超深沟槽的位置。在该刻蚀窗口中刻蚀掉氧化硅12和部分N型外延层11，刻蚀掉的N型外延层11的深度就是第一级沟槽21的深度h1。此时形成第1级沟槽21，深度为h1，然后去除光刻胶。
第4步，请参阅图1d，在第1级沟槽21内以外延工艺生长一层P型单晶硅13，该层P型单晶硅13高出N型外延层11的表面。
例如，P型单晶硅13高出N型外延层11的表面的数值是200
Figure G2008100440519D0000051
～500
Figure G2008100440519D0000052
第5步，请参阅图1e，先去除氧化硅12，再采用化学机械抛光(CMP)工艺对P型单晶硅13进行平坦化处理，直至P型单晶硅13与N型外延层11的表面齐平。
第6步，请参阅图1f，在N型外延层11上再生长一层N型外延层14，所述N型外延层14的厚度等于第二级沟槽22的深度h2，再在N型外延层14上淀积一层氧化硅15。
所述N型外延层14的掺杂浓度低于N型硅衬底10的掺杂浓度。优选情况下，氧化硅15的厚度可以是500～800
Figure G2008100440519D0000054
第7步，请参阅图1g，在硅片上涂光刻胶，曝光显影后露出刻蚀窗口，该刻蚀窗口就是超深沟槽的位置。在该刻蚀窗口中刻蚀掉氧化硅15、N型外延层14和部分P型单晶硅13。此时形成第2级沟槽22，深度为h2，然后去除光刻胶。
例如，刻蚀掉的P型单晶硅13的厚度为100
Figure G2008100440519D0000055
～500
Figure G2008100440519D0000056
本步骤中，采用与第3步相同的光刻掩模版，并采用光刻套刻工艺。
第8步，请参阅图1h，在第2级沟槽22内以外延工艺生长一层P型单晶硅16，该层P型单晶硅16高出N型外延层14的表面。
例如，P型单晶硅16高出N型外延层14的表面的数值是200
Figure G2008100440519D0000061
～500
Figure G2008100440519D0000062
第9步，请参阅图1i，先去除氧化硅15，再采用化学机械抛光工艺对P型单晶硅16进行平坦化处理，直至P型单晶硅16与N型外延层14的表面齐平。
上述各步骤仅示意性地表示了分为2级的超深沟槽刻蚀与填充方法，其中第2～5步为第1级沟槽(位于最下方)的刻蚀与填充方法，第6～9步为第2级沟槽(位于最上方)的刻蚀与填充方法。如果超深沟槽分为n级(n为大于2的整数)，那么第1级沟槽(位于最下方)采用上述第2～5步的刻蚀与填充方法，第2级至第n级沟槽(自下而上排列)采用上述第6～9步的刻蚀与填充方法。在第1步沟槽分级时，每一级沟槽深度都充分考虑到刻蚀工艺和外延工艺，因此对每一级沟槽的刻蚀和填充都可以获得理想的刻蚀和填充效果。
上述方法的第4步和第8步中，外延淀积利用了氧化硅(12、15)作隔离，从而实现外延选择性。并且在每一级沟槽内填入单晶硅(13、16)，取代常规的超深沟槽填充物多晶硅，使单晶硅应用于超高压MOS晶体管。
上述方法的第7步中，刻蚀第2级沟槽22时，刻蚀掉了部分的第1级沟槽填充物13。同样地，本发明中刻蚀第n级沟槽时，都会刻蚀掉部分的第n-1级沟槽的填充物。
综上所述，本发明是将超深沟槽分解成多级沟槽，每级沟槽深度设定在现有的刻蚀和外延填充工艺允许的深度。并将沟槽填充工艺由CVD或PVD填充多晶硅改为外延生长单晶硅，改善填充效果。本发明还利用氧化硅作为每级沟槽刻蚀的硬光刻版和单晶硅外延的选择性隔离层。在每级沟槽外延填充完成后去除氧化硅层，并通过CMP实现平坦化，保证下一级沟槽的单晶硅外延质量。本发明采用一种多级刻蚀、多级外延填充最终形成超深沟槽的方法，解决了超深沟槽在刻蚀上和填充上的工艺困难。

Claims (9)

1.一种超深沟槽的多级刻蚀与填充方法，所述超深沟槽为20μm以上深度的沟槽，其特征是：该方法包括如下步骤：
第1步，将超深沟槽由下至上地分解为第1级沟槽到第n级沟槽，n为大于等于2的整数，所述第1级沟槽到第n级沟槽的深度之和为超深沟槽的深度；
第2步，在N型硅衬底(10)上外延淀积一层N型外延层(11)，所述N型外延层(11)的厚度大于第1级沟槽的深度，再在N型外延层(11)上淀积一层氧化硅(12)；
第3步，采用光刻和刻蚀工艺在硅片上刻蚀掉氧化硅(12)和部分N型外延层(11)，直至刻蚀掉的N型外延层(11)的深度为第1级沟槽(21)的深度，形成第1级沟槽(21)；
第4步，在第1级沟槽(21)内以外延工艺淀积一层P型单晶硅(13)，该层P型单晶硅(13)高出N型外延层(11)的表面；
第5步，先去除氧化硅(12)，再采用化学机械抛光工艺平坦化P型单晶硅(13)直至与N型外延层(11)的表面齐平；
第6步，在N型外延层(11)上再外延淀积一层N型外延层(14)，所述N型外延层(14)的厚度等于第二级沟槽(22)的深度，再在N型外延层(14)上淀积一层氧化硅(15)；
第7步，采用光刻和刻蚀工艺在硅片上刻蚀掉氧化硅(15)和部分N型外延层(14)，直至刻蚀掉部分P型单晶硅(13)，形成第2级沟槽(22)；
第8步，在第2级沟槽(22)内以外延工艺淀积一层P型单晶硅(16)，该层P型单晶硅(16)高出N型外延层(14)的表面；
第9步，先去除氧化硅(15)，再采用化学机械抛光工艺平坦化P型单晶硅(16)直至与N型外延层(14)的表面齐平；
重复第6～9步直至完成第n级沟槽的刻蚀与填充。
2.根据权利要求1所述的超深沟槽的多级刻蚀与填充方法，其特征是：所述方法的第1步中，将超深沟槽以一个划分标准等分，第1级沟槽至第n-1级沟槽的深度等于该划分标准，第n级沟槽的深度小于或等于该划分标准。
3.根据权利要求2所述的超深沟槽的多级刻蚀与填充方法，其特征是：所述划分标准为10μm。
4.根据权利要求1所述的超深沟槽的多级刻蚀与填充方法，其特征是：所述方法的第2步和第6步中，所述N型外延层(11、14)的掺杂浓度低于N型硅衬底(10)的掺杂浓度，所述氧化硅(12、15)的厚度为
Figure F2008100440519C0000022
5.根据权利要求1所述的超深沟槽的多级刻蚀与填充方法，其特征是：所述方法的第2步中，N型外延层(11)的厚度大于第1级沟槽的深度的数值是
6.根据权利要求1所述的超深沟槽的多级刻蚀与填充方法，其特征是：所述方法的第3步和第7步中，采用相同的光刻掩模版。
7.根据权利要求1所述的超深沟槽的多级刻蚀与填充方法，其特征是：所述方法的第4步中，P型单晶硅(13)高出N型外延层(11)的表面的数值是
Figure F2008100440519C0000024
8.根据权利要求1所述的超深沟槽的多级刻蚀与填充方法，其特征是：所述方法的第7步中，刻蚀掉的P型单晶硅(13)的厚度为
Figure F2008100440519C0000031
9.根据权利要求1所述的超深沟槽的多级刻蚀与填充方法，其特征是：所述方法的第8步中，P型单晶硅(16)高出N型外延层(14)的表面的数值是
Figure F2008100440519C0000032
CN2008100440519A 2008-12-04 2008-12-04 超深沟槽的多级刻蚀与填充方法 Active CN101752225B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2008100440519A CN101752225B (zh) 2008-12-04 2008-12-04 超深沟槽的多级刻蚀与填充方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2008100440519A CN101752225B (zh) 2008-12-04 2008-12-04 超深沟槽的多级刻蚀与填充方法

Publications (2)

Publication Number Publication Date
CN101752225A true CN101752225A (zh) 2010-06-23
CN101752225B CN101752225B (zh) 2011-09-28

Family

ID=42478979

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008100440519A Active CN101752225B (zh) 2008-12-04 2008-12-04 超深沟槽的多级刻蚀与填充方法

Country Status (1)

Country Link
CN (1) CN101752225B (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102956444A (zh) * 2011-08-16 2013-03-06 中国科学院微电子研究所 高压器件的外延层制造方法
CN102956471A (zh) * 2011-08-19 2013-03-06 上海华虹Nec电子有限公司 深沟槽的硅外延填充方法
CN103050397A (zh) * 2011-10-13 2013-04-17 上海华虹Nec电子有限公司 Igbt器件背面外延场阻挡层的工艺实现方法
CN103426924A (zh) * 2012-05-14 2013-12-04 无锡华润上华半导体有限公司 沟槽型功率mosfet及其制备方法
WO2014108037A1 (zh) * 2013-01-11 2014-07-17 无锡华润上华半导体有限公司 深沟槽刻蚀工艺中圆片的刻蚀方法
CN104779293A (zh) * 2015-04-17 2015-07-15 上海华虹宏力半导体制造有限公司 沟槽型超级结器件的制造方法
CN105097449A (zh) * 2015-06-09 2015-11-25 华为技术有限公司 一种制作纳米线的方法
CN105609417A (zh) * 2015-12-24 2016-05-25 苏州工业园区纳米产业技术研究院有限公司 一种防止蚀刻机台做薄片工艺糊胶的蚀刻方法
CN110379765A (zh) * 2019-08-27 2019-10-25 上海华虹宏力半导体制造有限公司 深槽隔离工艺方法
CN113299739A (zh) * 2021-05-21 2021-08-24 江苏东海半导体科技有限公司 一种功率器件外延结构及其制造方法
CN116072601A (zh) * 2023-03-06 2023-05-05 广州粤芯半导体技术有限公司 半导体器件、堆叠式复合沟槽结构的制作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7736976B2 (en) * 2001-10-04 2010-06-15 Vishay General Semiconductor Llc Method for fabricating a power semiconductor device having a voltage sustaining layer with a terraced trench facilitating formation of floating islands
US7476933B2 (en) * 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
JP5217118B2 (ja) * 2006-06-09 2013-06-19 株式会社デンソー 炭化珪素半導体装置の製造方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102956444B (zh) * 2011-08-16 2015-09-23 中国科学院微电子研究所 高压器件的外延层制造方法
CN102956444A (zh) * 2011-08-16 2013-03-06 中国科学院微电子研究所 高压器件的外延层制造方法
CN102956471A (zh) * 2011-08-19 2013-03-06 上海华虹Nec电子有限公司 深沟槽的硅外延填充方法
CN103050397A (zh) * 2011-10-13 2013-04-17 上海华虹Nec电子有限公司 Igbt器件背面外延场阻挡层的工艺实现方法
CN103426924A (zh) * 2012-05-14 2013-12-04 无锡华润上华半导体有限公司 沟槽型功率mosfet及其制备方法
WO2014108037A1 (zh) * 2013-01-11 2014-07-17 无锡华润上华半导体有限公司 深沟槽刻蚀工艺中圆片的刻蚀方法
US9728472B2 (en) 2013-01-11 2017-08-08 Csmc Technologies Fab1 Co., Ltd. Method for wafer etching in deep silicon trench etching process
CN104779293A (zh) * 2015-04-17 2015-07-15 上海华虹宏力半导体制造有限公司 沟槽型超级结器件的制造方法
CN104779293B (zh) * 2015-04-17 2018-06-19 上海华虹宏力半导体制造有限公司 沟槽型超级结器件的制造方法
CN105097449A (zh) * 2015-06-09 2015-11-25 华为技术有限公司 一种制作纳米线的方法
CN105097449B (zh) * 2015-06-09 2018-07-31 华为技术有限公司 一种制作纳米线的方法
CN105609417A (zh) * 2015-12-24 2016-05-25 苏州工业园区纳米产业技术研究院有限公司 一种防止蚀刻机台做薄片工艺糊胶的蚀刻方法
CN110379765A (zh) * 2019-08-27 2019-10-25 上海华虹宏力半导体制造有限公司 深槽隔离工艺方法
CN113299739A (zh) * 2021-05-21 2021-08-24 江苏东海半导体科技有限公司 一种功率器件外延结构及其制造方法
CN116072601A (zh) * 2023-03-06 2023-05-05 广州粤芯半导体技术有限公司 半导体器件、堆叠式复合沟槽结构的制作方法

Also Published As

Publication number Publication date
CN101752225B (zh) 2011-09-28

Similar Documents

Publication Publication Date Title
CN101752225B (zh) 超深沟槽的多级刻蚀与填充方法
CN100405578C (zh) 半导体结构及其制造方法
US6326283B1 (en) Trench-diffusion corner rounding in a shallow-trench (STI) process
US5358891A (en) Trench isolation with planar topography and method of fabrication
US8101497B2 (en) Self-aligned trench formation
CN105575778B (zh) 半导体装置及其制造方法
CN103065959A (zh) 一种减小硅刻蚀负载效应的方法
CN105702736B (zh) 屏蔽栅-深沟槽mosfet的屏蔽栅氧化层及其形成方法
US20090309160A1 (en) Strained-silicon-on-insulator single-and double-gate mosfet and method for forming the same
CN103117243A (zh) 反调sti形成
CN104659046A (zh) 具有减小的泄漏的cmos器件及其形成方法
CN103972059A (zh) 用于在沟槽中形成半导体区的方法
US9935175B1 (en) Sidewall spacer for integration of group III nitride with patterned silicon substrate
US8691661B2 (en) Trench with reduced silicon loss
CN105340074B (zh) Soi衬底制备方法和soi衬底
US8685831B2 (en) Trenches with reduced silicon loss
US20030049893A1 (en) Method for isolating semiconductor devices
JP2008041901A (ja) 半導体装置及びその製造方法
US7470624B2 (en) Integrated assist features for epitaxial growth bulk/SOI hybrid tiles with compensation
CN110416152A (zh) 深槽隔离结构及工艺方法
CN102468215B (zh) 沟槽隔离结构及其形成方法
US7498232B2 (en) Semiconductor devices and methods of manufacture thereof
CN100477153C (zh) 浅沟隔离方法及结构
JP4826373B2 (ja) 単結晶ウェハの製造方法
US7442591B2 (en) Method of making a multi-gate device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI

Effective date: 20140108

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI

TR01 Transfer of patent right

Effective date of registration: 20140108

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Patentee after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge

Patentee before: Shanghai Huahong NEC Electronics Co., Ltd.