CN102956444B

CN102956444B - 高压器件的外延层制造方法

Info

Publication number: CN102956444B
Application number: CN201110235330.5A
Authority: CN
Inventors: 王红丽; 李俊峰
Original assignee: Institute of Microelectronics of CAS
Current assignee: Ruili Flat Core Microelectronics Guangzhou Co Ltd
Priority date: 2011-08-16
Filing date: 2011-08-16
Publication date: 2015-09-23
Anticipated expiration: 2031-08-16
Also published as: CN102956444A

Abstract

本发明提供了一种高压器件的外延层制造方法，包括：提供衬底；在衬底上形成外延层，外延层具有第一厚度；平坦化外延层；在外延层上形成牺牲层；去除牺牲层，留下的外延层具有第二厚度，第一厚度大于第二厚度。依照本发明的高压器件的外延层制造方法，能有效改善外延层平整度、提升后面诸如光刻工艺的良品率，从而最终提高诸如击穿电压、开启电压的器件参数的均匀性、大大提升了芯片的良品率。

Description

高压器件的外延层制造方法

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种高压DMOS器件的外延层制造方法。

背景技术

高压功率集成电路(HVPIC)越来越广泛于开关电源、电机控制、汽车电子、消费电子等领域，需要耐压、高频的元器件。而双扩散MOS(以下简称DMOS)功率器件由于是平面器件，其源、栅、漏三极都在硅片的表面，利用两种杂质原子的侧向扩散速度差形成自对准的亚微米结构，易于采用普通集成电路工艺实现且能达到很高的工作频率和响应速度，所以它是HVPIC中常用的器件。此外，高压器件还有绝缘栅双极晶体管(IGBT)，是由双极晶体管(BJT)与MOS组成的复合全控型电压驱动式功率半导体器件，驱动功率小而饱和压较低，适用于600V以上的直流或交流领域。由于高压器件通常要经受高达几百伏的高电压，与传统的低电压器件所经受的例如5V或12V电压差距甚大，衬底或基极中电压电流常常较高，使得高压击穿的风险剧增，故其耐压性能是衡量其性能的重要指标，直接关系到器件是否因高压击穿而失效。

目前，实现耐高压器件的工艺主要有：1)硅单晶工艺，该工艺方法简单，易于与常规CMOS工艺兼容，但是缺点是其采用这种工艺仅靠厚度有限的体硅衬底很难实现百伏以上的高压器件，难以提供高的击穿压；2)SOI工艺，利用绝缘材料实现单片的高压隔离，但SOI衬底制造通常需要进行激光剥离、衬底转移等复杂工艺步骤，且常用的绝缘材料例如蓝宝石等价格昂贵，因此工艺复杂、成本高，很难被HVPIC工业界接受；3)硅外延工艺，通过控制硅衬底上外延层的参数提高器件耐压，这种工艺由于在实现高压器件尤其是500伏以上的器件有非常大的优势，而且由于其制造工艺相对简单而被功率器件制造厂家认同。

但是硅外延工艺中厚外延层由于各类制造工艺(单片外延，平板外延炉，桶式外延炉)制作工艺本身的缺陷，在制作厚外延层尤其是厚度在20μm以上的外延层时，在电阻率均匀性、表面平整度等参数较差，对硅片后续工艺尤其是光刻工艺的加工有很大的影响，对器件重要参数如耐压、开启电压等也都有一定的影响，从而最终对芯片的良品率有较大的影响。

总而言之，当前的硅外延工艺制造高压器件的方法中，外延层生长质量差导致器件性能降低、产量良率较低，亟需消除外延层缺陷、提高器件耐压性能。

发明内容

因此，本发明的目的在于提供一种能有效消除外延层缺陷、提高器件耐压性能的外延层制造方法。

本发明提供了一种高压器件的外延层制造方法，包括：提供衬底；在衬底上形成外延层，外延层具有第一厚度；平坦化外延层；在外延层上形成牺牲层；去除牺牲层，留下的外延层具有第二厚度，第一厚度大于第二厚度。

其中，衬底为重掺杂N型，外延层与衬底掺杂类型相同。

其中，在提供衬底之后和在衬底上形成外延层之前，还在衬底上形成缓冲层。其中，缓冲层厚度为8～13μm。

其中，外延层的第一厚度大于20μm。其中，第一厚度比第二厚度大2～5μm。

其中，平坦化外延层时，第一厚度被减薄的厚度小于或等于第一厚度与第二厚度之差。其中，被减薄的厚度为1～2μm。

其中，牺牲层为氧化物，厚度为200～其中，湿法腐蚀去除牺牲层。

其中，采用桶式炉、平板外延炉或单片外延炉形成外延层。

依照本发明的高压器件的外延层制造方法，能有效改善外延层平整度、提升后面诸如光刻工艺的良品率，从而最终提高诸如击穿电压、开启电压的器件参数的均匀性、大大提升了芯片的良品率。

本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1显示了依照本发明的高压器件的外延层制造方法的流程框图；以及

图2至图6依次显示了依照本发明的高压器件的外延层制造方法各工艺步骤的剖面示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了可有效消除外延层缺陷、提高器件耐压性能的外延层制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。

参照附图1，显示了依照本发明的高压器件的外延层制造方法的流程框图。该方法包括以下步骤：提供衬底；在衬底上形成外延层；平坦化外延层；在外延层上形成牺牲层；去除牺牲层。图1所示的五个步骤依次对应于图2至图6所示的各步骤下器件的剖面示意图。因此以下将参照图2至图6详细说明本发明的方法。

首先，参照图2，提供衬底。衬底10例如为单晶体硅，也可以是单晶体锗，或其他半导体化合物，例如用于高速器件的II-VI族或III-V族化合物，例如GaAs、InSb等。衬底材质的选择可依照高压器件的类型和电学性能需要而设定。此外，出于器件工作原理所需的电压以及导通电阻控制需要，衬底10优选为重掺杂衬底，可以是掺杂有Sb、As、P、N等的N型衬底，也可以是掺杂有Ga、In、B等的P型衬底，掺杂浓度例如为1×10¹⁷至1×10²⁰cm^-3。衬底晶面优选为(100)，但对于某些高速高压器件则可以改用不同的晶面例如(111)以提高载流子迁移率，或者为了控制外延生长速度需要也可以采用例如(110)晶面。

其次，参照图3，在衬底上形成外延层。将所提供的衬底10送入外延炉，升温至指定温度后，通入由例如惰性气体所携带的反应气，在衬底10上形成外延层20。外延层20可以是与衬底10材料相同而为同质外延层，也可以是与衬底10材料不同的异质外延。其中外延炉可以采用(液相外延(LPE)的)桶式炉、平板外延炉、或单片外延炉。外延温度依照生长速率和外延层质量控制需要而合理设定，例如为700～1300℃。反应气材料、浓度、流速、流量依照外延层材料而调整，例如SiCl₄+H₂的还原法中H₂中SiCl₄的摩尔百分比为0.2～0.28或小于0.1，例如0.02，流速为4.4cm/s。形成的外延层20具有第一厚度，该第一厚度大于最终形成高压器件所需的外延层厚度，也即大于避免器件击穿的最小厚度，例如该第一厚度超过20μm。具体地，为了后续工艺步骤需要，该第一厚度比常规工艺形成的最终器件外延层的第二厚度大2～5μm，该超出第二厚度的厚度可称为预留厚度。该第一厚度按照不同的电路耐压而不同，例如对于300V高压电路，第一厚度优选为25～32μm，对于500V高压电路，第一厚度优选为45～55μm。优选地，炉中还通入例如为B₂H₆、PH₃、AsH₃等等的掺杂气体，使得外延层20与衬底10掺杂类型相同，以降低导通电阻，防止界面处形成寄生二极管，具体地，可以使得外延层电阻率为14～16Ω*cm。更优选地，形成外延层20之前，还在衬底10上事先沉积形成缓冲层21，缓冲层21材质依照外延层20与衬底10之间晶格常数匹配需要而不同，可以是Si、Ge、GaN等等，例如通过CVD方法沉积，其厚度约为8～13μm。

再次，参照图4，平坦化外延层。采用例如为化学机械抛光(CMP)的常用平坦化方法对外延层20进行处理，改善其平整度，例如使得其表面的粗糙度Ra小于1μm，并优选地小于0.1μm。在此过程中，如图中虚线所示，外延层20被减薄，减薄的厚度要小于等于上述第一厚度和第二厚度之差，例如减薄的厚度为1～2μm。

接着，参照图5，在外延层上形成牺牲层。例如将晶片送入热氧化炉中，生长材质为衬底10的氧化物例如氧化硅的牺牲(氧化)层30，用以通过氧化消耗外延层材料而去除外延层20表面由于CMP带来的缺陷。牺牲层也可以是其他方式形成的氧化物或含氧化合物，例如氮氧化物。牺牲层30厚度例如为200～此时，由于牺牲层生长可能消耗部分的外延层，因此后续外延层剩余的厚度将小于等于上述平坦化之后的剩余厚度。

最后，参照图6，去除牺牲层。可以采用湿法腐蚀以完全去除牺牲层30，完成器件的外延工艺，最终在衬底10上留下经过平坦化和去除缺陷处理的外延层22，其厚度可为上述的第二厚度。例如可以采用5％的稀氢氟酸去除氧化硅材质的牺牲层30，或采用HF/NH₄F/H₂O组合构成的氧化硅刻蚀缓蚀液(BOE)，其中HF∶NH₄F＝15∶1或20∶1。

实施例

以500V DMOS功率器件为例

1)生长外延层：在重掺杂(掺Sb或As都可)的N(100)的衬底上生长N型外延层，外延层的结构如下：10-11μm的buffer层，厚度为44-50μm，电阻率14-16ohm.cm的N型外延层；外延炉选用LPE的桶式外延炉。

2)CMP处理外延层，对外延层表面用CMP进行处理，改善外延层的表面平整度

3)牺牲氧化，将经过CMP处理的圆片进行清洗，然后进行热氧化，以去除因CMP工艺带来的表面缺陷。牺牲氧化层的厚度200A即可。

4)采用湿法腐蚀，去除牺牲氧化层。湿法腐蚀可采用腐蚀速率较低的BOE15∶1或20∶1。

本发明主要针对高压DMOS功率电路或者绝缘栅双极性晶体管(IGBT)，针对改善厚外延工艺表面平整度而提出的解决思路。即在外延工艺后采用CMP表面抛光技术改善外延层的平整度，然后利用热氧化工艺生长一层牺牲氧化层，去除CMP工艺后带来的缺陷(defect)，然后采用湿法腐蚀工艺去除牺牲氧化层，继续后续的工艺，该步工艺的增加首先可以减少后续光刻工艺由于表面平整度问题而产生的无法曝光，曝光不良，返工率高等问题，其次提升了硅圆片上所有芯片的主要参数，诸如击穿电压，开启电压的均匀性，大大提升了芯片的良品率。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种高压器件的外延层制造方法，包括：

提供衬底；

在衬底上形成外延层，外延层具有第一厚度；

平坦化外延层；

在外延层上形成牺牲层；

去除牺牲层，留下的外延层具有第二厚度，第一厚度大于第二厚度，第一厚度比第二厚度大2～5μm。

2.如权利要求1的方法，其中，衬底为重掺杂N型，外延层与衬底掺杂类型相同。

3.如权利要求1的方法，其中，在提供衬底之后和在衬底上形成外延层之前，还在衬底上形成缓冲层。

4.如权利要求3的方法，其中，缓冲层厚度为8～13μm。

5.如权利要求1的方法，其中，外延层的第一厚度大于20μm。

6.如权利要求1的方法，其中，平坦化外延层时，第一厚度被减薄的厚度小于或等于第一厚度与第二厚度之差。

7.如权利要求6的方法，其中，被减薄的厚度为1～2μm。

8.如权利要求1的方法，其中，牺牲层为氧化物，厚度为

9.如权利要求1的方法，其中，湿法腐蚀去除牺牲层。

10.如权利要求1的方法，其中，采用桶式炉、平板外延炉或单片外延炉形成外延层。