CN101609800B - 一种制备混合晶向半导体衬底的方法 - Google Patents
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Abstract
一种制备混合晶向半导体衬底的方法,包括如下步骤:提供键合衬底,所述键合衬底包括剥离层、第一半导体层以及腐蚀停止层;提供第二半导体支撑衬底,所述第二半导体支撑衬底表面具有第二晶面;在第一半导体层或者第二半导体支撑衬底表面形成媒介层,或者在第一半导体层和第二半导体支撑衬底的表面均形成媒介层;将第二半导体支撑衬底与键合衬底键合;采用选择性腐蚀工艺除去剥离层和腐蚀停止层;对键合后衬底进行退火。本发明的优点在于,利用高温退火消除键合界面的由亲水键合导致的自然氧化层的办法,能够制备出全局混合晶向体硅衬底,并且该全局混合晶向半导体衬底的表面半导体层具有良好的厚度均匀性。
Description
【技术领域】
本发明涉及半导体器件领域,尤其涉及一种制备混合晶向半导体衬底的方法。
【背景技术】
在过去的几十年中,硅基CMOS器件性能的每次提升主要是依靠器件尺寸的减小所带来的,主要包括减小沟道长度,栅氧厚度和阈值电压。但是,集成电路的特征尺寸在1999年开始缩小到亚100纳米,进入纳米技术时代,随着芯片集成度的进一步提高,即器件特征尺寸的进一步缩小将会面临大量来自传统工作模式、传统材料乃至传统器件物理基础等方面的问题,因此必须在器件物理、材料、器件结构、关键工艺、集成技术等基础研究领域寻求突破。
特别是目前随着VLSI技术进入65nm节点及其以下,器件的功耗越来越成为一个限制性的因素,要进一步提高芯片的集成度和运行速度,现有的体硅材料和工艺正接近它们的物理极限,在进一步减小集成电路的特征尺寸方面遇到了严峻的挑战,必须在材料和工艺上有新的重大突破。为了突破这一限制,研究人员不断提出和研究新的器件结构和材料,例如FinFETs,垂直的MOSFETs,高k绝缘材料或金属栅。此外,也可以通过包括全局应变或者沟道应变在内的应变工程来提高载流子的迁移率从而提升器件性能,例如在90nm技术中引入了由薄膜沉淀、沟道隔离、源漏硅化物材料等制备的工艺至应变硅沟道。此外,由新沟道材料例如Ge所带来的高迁移率也在加紧研究。另一方面,也可以通过基于衬底和沟道晶向的优化来提升载流子的迁移率,该方法即混合晶向技术(hybrid orientation technology)。
在目前的半导体技术中,CMOS电路主要是制作在具有(100)晶面的硅衬底上,这是因为在(100)晶面上具有小的氧化物-界面电荷密度以及最高的电子迁移率。但是,空穴的迁移率在(100)晶片上较低,这就使得在(100)晶片上制备的pMOSFETs的驱动电流约为nMOSFETs的一半,虽然传统上使用更大的pMOSFETs可以来平衡nMOSFETs,实际上这增大了栅和寄生电容。有报道称在(100)衬底通过将沟道方向从<110>转移至<100>晶向可以改善pFET的性能,但是更多的工作主要是集中在改变表面晶向的努力上,比如采用(110)或者(111)衬底可以带来更多的空穴迁移率的提升。人们发现空穴迁移率在(110)晶片的<110>晶向上具有最大值,该值是空穴在(100)晶片上的迁移率的两倍以上。但是,即使在不考虑沟道方向的情况下,该晶面方向完全不适用于制造nFET。混合晶向技术基于衬底和沟道晶向的优化来提升载流子的迁移率从而达到提升器件性能的目的,即可以通过在(110)区域制备pMOS在(100)区域制备nMOS以实现器件性能的提升。目前,混合晶向技术是制备在SOI衬底之上,因此该技术所制备的器件是SOI和体硅器件的混合,这就给器件设计和版图设计带来苦难,并且使得制备工艺复杂。针对这一情况,提出了基于体硅技术的改良混合晶向技术,该技术与现有的体硅CMOS技术完全兼容,因此所引入的额外工艺步骤和设计的变更最少。因此,目前制备出可用于混合晶向技术的全局混合晶向体硅衬底是该技术的一个关键。
目前,键合技术可以实现不同晶向硅层之间的转移。但是通过研磨或者腐蚀的办法减薄表面硅,该硅层的厚度均匀性很难得到精确控制。注氧隔离技术(SIMOX),由于采用该技术所制备的SOI衬底仅在同一片晶片上完成,顶层硅和支撑衬底必具有同一晶面方向,这样注氧隔离技术无法用于制备顶层硅和支撑衬底晶向不同的全局混合晶向SOI衬底,但是其提供的SOI衬底的顶层硅层具有优异的厚度均匀性,并且其埋氧层为一优良的腐蚀阻挡层。因此,结合该两项技术可以克服各自的缺点,实现不同晶向硅层的转移。
此外,目前硅-硅直接键合技术包括憎水键合和亲水键合,憎水键合对环境要求极高,导致其成本升高并且良率较低;亲水键合成本低,良率高,但是其会在硅-硅的键合界面形成自然氧化层,因此不同晶向硅层无法实现界面无氧化层的直接接触。
【发明内容】
本发明所要解决的技术问题是,提供一种制备混合晶向半导体衬底的方法,能够去除亲水键合的界面氧化层,提高亲水键合的质量,制备表面平整的混合晶向体硅衬底。
为了解决上述问题,本发明提供了一种制备混合晶向半导体衬底的方法,包括如下步骤:提供键合衬底,所述键合衬底包括剥离层、第一半导体层以及设置于剥离层与第一半导体层之间的腐蚀停止层,所述第一半导体层表面具有第一晶面,腐蚀停止层的材料即与剥离层的材料不相同,也与第一半导体层的材料不相同;提供第二半导体支撑衬底,所述第二半导体支撑衬底表面具有第二晶面;在第一半导体层或者第二半导体支撑衬底表面形成媒介层,或者在第一半导体层和第二半导体支撑衬底的表面均形成媒介层;将第二半导体支撑衬底与键合衬底键合,键合后的第一半导体层与腐蚀停止层被键合衬底与第二半导体支撑衬底所夹持;采用选择性腐蚀工艺除去剥离层,腐蚀工艺停止于腐蚀停止层;采用选择性腐蚀工艺除去腐蚀停止层,腐蚀工艺停止于第一半导体层;对键合后衬底进行退火,使构成媒介层的物质经由第一半导体层逸出。
作为可选的技术方案,所述第一半导体层、剥离层以及第二半导体支撑衬底的材料为单晶硅,所述腐蚀停止层的材料为氧化硅。
作为可选的技术方案,所述媒介层的材料为亲水材料,所述媒介层的材料为氧化硅。
作为可选的技术方案,所述第一晶面为(100)晶面,第二晶面为(110)晶面。
作为可选的技术方案,所述第一晶面为(110)晶面,第二晶面为(100)晶面。
作为可选的技术方案,所述第一半导体层的厚度小于200nm,所形成的媒介层的总厚度小于50nm;退火温度高于1100℃;退火气氛为惰性气体;退火气氛为惰性气体和氧气的混合气体,其中氧气的浓度不超过1%。;退火的时间范围不低于20分钟。
本发明的优点在于,利用高温退火消除键合界面的由亲水键合导致的自然氧化层的办法,能够制备出全局混合晶向体硅衬底,并且该全局混合晶向半导体衬底的表面半导体层具有良好的厚度均匀性。
【附图说明】
附图1所示是本发明提供制备混合晶向半导体衬底的方法具体实施方式的实施步骤示意图;
附图2至附图8所示是本发明提供制备混合晶向半导体衬底的方法具体实施方式的实施工艺示意图。
【具体实施方式】
下面结合附图对本发明提供制备混合晶向半导体衬底的方法的具体实施方式做详细说明。
附图1所示是本具体实施方式的实施步骤示意图,包括如下步骤:步骤S10,提供键合衬底,所述键合衬底包括剥离层、第一半导体层以及设置于剥离层与第一半导体层之间的腐蚀停止层,所述第一半导体层表面具有第一晶面,腐蚀停止层的材料即与剥离层的材料不相同,也与第一半导体层的材料不相同;步骤S11,提供第二半导体支撑衬底,所述第二半导体支撑衬底表面具有第二晶面;步骤S12,在第一半导体层或者第二半导体支撑衬底表面形成媒介层,或者在第一半导体层和第二半导体支撑衬底的表面均形成媒介层;步骤S13,将第二半导体支撑衬底与键合衬底键合,键合后的第一半导体层与腐蚀停止层被键合衬底与第二半导体支撑衬底所夹持;步骤S14,采用选择性腐蚀工艺除去剥离层,腐蚀工艺停止于腐蚀停止层;步骤S15,采用选择性腐蚀工艺除去腐蚀停止层,腐蚀工艺停止于第一半导体层;步骤S16,对键合后衬底进行退火,使构成媒介层的物质经由第一半导体层逸出。
附图2至附图8所示是本具体实施方式的实施工艺示意图。
附图2所示,参考步骤S10,提供键合衬底100,所述键合衬底包括剥离层101、第一半导体层103以及设置于剥离层101与第一半导体层103之间的腐蚀停止层102,所述第一半导体层103表面具有第一晶面。
本具体实施方式中,剥离层101与第一半导体层103的材料是单晶硅,所述第一晶向为(100)晶向。腐蚀停止层102的材料是二氧化硅。在其他的具体实施方式中,剥离层101、第一半导体层103以及腐蚀停止层102的材料也可以是其他常见的半导体材料,腐蚀停止层102的材料即不与剥离层101的材料相同,也不与第一半导体层103的材料相同,以保证可以通过选择性腐蚀的手段将剥离层101和腐蚀停止层102除去而不会影响到第一半导体层103。
本具体实施方式中,所述第一晶面是(100)晶面,在其他具体实施方式中,第一晶面也可以是(110)或者其他常见的晶向
本具体实施方式中,第一半导体层103的厚度小于200nm,控制第一半导体层102在此厚度以内有利于后续工艺中的媒介层在退火的过程中经由此第一半导体层102逸出。
附图3所示,参考步骤S11,提供第二半导体支撑衬底110,所述第二半导体支撑衬底110表面具有第二晶面。
第二半导体支撑衬底110的表面可以是任意的与第一半导体层103不同的晶面,以在后续的键合和退火工艺结束后获得具有混合晶向的半导体衬底材料。第一半导体层102与第二半导体支撑衬底110具体为何种晶面由实际应用中的需要而定。在本具体实施方式中,第二晶面是(110)晶面。
附图4所示,参考步骤S12,在第一半导体层103形成媒介层121,在第二半导体支撑衬底120的表面形成媒介层122。
此步骤中,也可以只在第一半导体层103或者第二半导体支撑衬底110的表面形成媒介层。
本具体实施方式中,媒介层121与122的材料是氧化硅。可以采用600~1000℃条件下的干氧或氮氧混合气体或者湿氧中进行氧化,并通过控制氧化时间获得需要的厚度。氧化硅是亲水材料,因此在后续键合工艺中可以用作亲水键合的表面材料。并且,采用氧化硅作为媒介层的进一步优点还在于氧原子活性较高,在后续退火步骤中容易打破硅氧键的结合能量,迁移到第一半导体层103表面进而从衬底中逸出。
为了保证后续键合工艺中可以实施较容易的亲水键合,因此媒介层的材料优选为亲水材料。在其他的具体实施方式中,媒介层的材料也可以是氮化硅、氮氧化硅等其他材料。
附图5所示,参考步骤S13,将第二半导体支撑衬底110与键合衬底100键合,键合后的第一半导体层103与腐蚀停止层102被键合衬底100与第二半导体支撑衬底110所夹持。
本步骤所述键合工艺的实施中,将第二半导体支撑衬底110的键合面与键合衬底100中的第一半导体层103相对设置以进行键合操作,使键合后的第一半导体层103与腐蚀停止层102被键合衬底100与第二半导体支撑衬底110所夹持。
键合前可以用N2、Ar或者O2离子进行表面预处理。
键合的加固温度高于800℃,优化的键合温度为1100~1200℃,加固时间不低于1小时,优选为6小时,气氛为干氧或氮氧混合气体或者湿氧中或惰性气体。
键合后,媒介层121与122相互贴合在一起,形成新的单层媒介层120。作为优选的技术方案,所形成的媒介层120的总厚度小于50nm将会有利于缩短后续退火步骤中缩短退火时间和降低退火温度。
附图6所示,参考步骤S14,采用选择性腐蚀工艺除去剥离层101,腐蚀工艺停止于腐蚀停止层102。
选择性腐蚀工艺是半导体领域的一种成熟工艺,目前对于本领域内各种常用的材料,均有对应的选择性腐蚀方法。对于本具体实施方式中采用单晶硅作为剥离层101,二氧化硅作为腐蚀停止层102的情况下,可以选用四甲基氢氧化铵(TMAOH)或者氢氧化钾溶液等作为选择性腐蚀溶液,也可以采用卤素作为刻蚀气体进行干法腐蚀。对于其他半导体材料,例如氮化镓、砷化镓等,腐蚀停止层可以选择氮化硅或者氧化硅,并选择对应的酸性溶液进行选择性腐蚀,或者选用适当的刻蚀气体可以进行干法腐蚀。
附图7所示,参考步骤S15,采用选择性腐蚀工艺除去腐蚀停止层102,腐蚀工艺停止于第一半导体层103。
同上述步骤S14所类似,对于本领域内的常用材料,实施选择性腐蚀工艺是本领域的常见手段之一。对于本具体实施方式中腐蚀停止层102为氧化硅、第一半导体层为单晶硅的情况下,可以选择氢氟酸腐蚀液作为腐蚀溶液进行选择性腐蚀。
附图8所示,参考步骤S17,对键合后衬底进行退火,使构成媒介层120的物质经由第一半导体层102逸出。
此步骤是形成混合晶向半导体衬底的关键步骤。退火能够促进构成媒介层的物质原子活性增强,冲破彼此间的束缚,经由第一半导体层向外逸出。因此第一半导体层102的厚度以及媒介层120的厚度会对退火工艺的时间和温度产生很大的影响。如果第一半导体层102的厚度过大或者媒介层120的厚度过大,会延长退火的时间并增加退火的温度,从而提高工艺成本。
本具体实施方式的第一半导体层102的材料为氧化硅,并且厚度小于200nm,所形成的媒介层120的总厚度小于50nm。实验证明,在此厚度的情况下,退火温度高于1100℃(优选高于1300℃),退火气氛为惰性气体或者惰性气体和氧气的混合气体,其中氧气的浓度不超过1%,退火时间范围是不低于2小时,优选2~5小时,即可使氧原子通过第一半导体层102逸出。
以上步骤中所述之参数为针对第一半导体层102厚度小于200nm,媒介层120的总厚度小于50nm所采用的退火工艺,如果上述两层的厚度有所增加,则应根据实际增加的情况酌情延长退火时间或者增加退火温度,已达到预期之效果。
具体地所,在退火过程中,由于退火气氛中无氧或者氧气含量很低,媒介层120两侧的“硅/氧化硅”界面有一固相外延的过程,生成硅,消耗氧化硅,氧原子则通过扩散的方式到达该第一半导体层102的自由表面,如果退火气氛含氧,则该扩散出的氧原子在该表面与退火气氛中的氧混合,在表面生成氧化硅,若退火气氛中不含氧则该氧原子将进入退火气氛中。因此降低第一半导体层102的厚度有利于媒介层120中的氧原子在退火的过程中经由此第一半导体层102向外逸出。
上述步骤实施完毕后,即获得具有混合晶向的半导体衬底材料,后续还可以进行外延以及抛光工艺以增加其表面平整度。
以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种制备混合晶向半导体衬底的方法,其特征在于,包括如下步骤:
提供键合衬底,所述键合衬底包括剥离层、第一半导体层以及设置于剥离层与第一半导体层之间的腐蚀停止层,所述第一半导体层表面具有第一晶面,腐蚀停止层的材料即与剥离层的材料不相同,也与第一半导体层的材料不相同;
提供第二半导体支撑衬底,所述第二半导体支撑衬底表面具有第二晶面;
在第一半导体层或者第二半导体支撑衬底表面形成媒介层,或者在第一半导体层和第二半导体支撑衬底的表面均形成媒介层,所述媒介层的材料为亲水材料;
将第二半导体支撑衬底与键合衬底键合,键合后的第一半导体层与腐蚀停止层被键合衬底与第二半导体支撑衬底所夹持;
采用选择性腐蚀工艺除去剥离层,腐蚀工艺停止于腐蚀停止层;
采用选择性腐蚀工艺除去腐蚀停止层,腐蚀工艺停止于第一半导体层;
对键合后衬底进行退火,使构成媒介层的物质经由第一半导体层逸出。
2.根据权利要求1所述的制备混合晶向半导体衬底的方法,其特征在于,所述第一半导体层、剥离层以及第二半导体支撑衬底的材料为单晶硅,所述腐蚀停止层的材料为氧化硅。
3.根据权利要求2所述的制备混合晶向半导体衬底的方法,其特征在于,所述媒介层的材料为氧化硅。
4.根据权利要求2所述的制备混合晶向半导体衬底的方法,其特征在于,所述第一晶面为(100)晶面,第二晶面为(110)晶面。
5.根据权利要求2所述的制备混合晶向半导体衬底的方法,其特征在于,所述第一晶面为(110)晶面,第二晶面为(100)晶面。
6.根据权利要求1或2所述的制备混合晶向半导体衬底的方法,其特征在于,所述第一半导体层的厚度小于200nm,所形成的媒介层的总厚度小于50nm。
7.根据权利要求6所述的制备混合晶向半导体衬底的方法,其特征在于,退火温度高于1100℃。
8.根据权利要求6所述的制备混合晶向半导体衬底的方法,其特征在于,退火气氛为惰性气体。
9.根据权利要求6所述的制备混合晶向半导体衬底的方法,其特征在于,退火气氛为惰性气体和氧气的混合气体,其中氧气的浓度不超过1%。
10.根据权利要求6所述的制备混合晶向半导体衬底的方法,其特征在于,退火的时间不低于20分钟。
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Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102651306A (zh) * | 2011-02-28 | 2012-08-29 | 中国科学院上海微系统与信息技术研究所 | 一种晶向旋转键合晶片的制备方法 |
CN102299093A (zh) * | 2011-06-30 | 2011-12-28 | 上海新傲科技股份有限公司 | 制备带有绝缘埋层的半导体衬底的方法以及半导体衬底 |
CN102768982A (zh) * | 2012-07-06 | 2012-11-07 | 上海新傲科技股份有限公司 | 带有绝缘埋层的混合晶向衬底的制备方法 |
CN102768981B (zh) * | 2012-07-06 | 2015-08-26 | 上海新傲科技股份有限公司 | 带有绝缘埋层衬底的制备方法 |
CN111697048A (zh) * | 2019-03-13 | 2020-09-22 | 北京大学 | 一种提高FinFET器件抗总剂量辐照性能的方法 |
CN112582258A (zh) * | 2020-11-23 | 2021-03-30 | 中国科学院微电子研究所 | 一种用于半导体量子计算的纯化硅衬底及其形成方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW541710B (en) * | 2001-06-27 | 2003-07-11 | Epistar Corp | LED having transparent substrate and the manufacturing method thereof |
CN1722363A (zh) * | 2004-04-22 | 2006-01-18 | 国际商业机器公司 | 制造应变含硅混合衬底的方法以及含硅混合衬底 |
CN1959933A (zh) * | 2006-12-04 | 2007-05-09 | 西安电子科技大学 | 一种大面积自支撑宽禁带半导体材料的制作方法 |
-
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW541710B (en) * | 2001-06-27 | 2003-07-11 | Epistar Corp | LED having transparent substrate and the manufacturing method thereof |
CN1722363A (zh) * | 2004-04-22 | 2006-01-18 | 国际商业机器公司 | 制造应变含硅混合衬底的方法以及含硅混合衬底 |
CN1959933A (zh) * | 2006-12-04 | 2007-05-09 | 西安电子科技大学 | 一种大面积自支撑宽禁带半导体材料的制作方法 |
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Publication number | Publication date |
---|---|
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C06 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant |