CN109065615A - 一种新型平面InAs/Si异质隧穿场效应晶体管及其制备方法 - Google Patents
一种新型平面InAs/Si异质隧穿场效应晶体管及其制备方法 Download PDFInfo
- Publication number
- CN109065615A CN109065615A CN201810602874.2A CN201810602874A CN109065615A CN 109065615 A CN109065615 A CN 109065615A CN 201810602874 A CN201810602874 A CN 201810602874A CN 109065615 A CN109065615 A CN 109065615A
- Authority
- CN
- China
- Prior art keywords
- inas
- effect transistor
- tunneling field
- novel planar
- preparation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910000673 Indium arsenide Inorganic materials 0.000 title claims abstract description 63
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 title claims abstract description 62
- 230000005669 field effect Effects 0.000 title claims abstract description 39
- 230000005641 tunneling Effects 0.000 title claims abstract description 39
- 238000002360 preparation method Methods 0.000 title claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000005516 engineering process Methods 0.000 claims abstract description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052681 coesite Inorganic materials 0.000 claims abstract description 13
- 229910052906 cristobalite Inorganic materials 0.000 claims abstract description 13
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 13
- 229910052682 stishovite Inorganic materials 0.000 claims abstract description 13
- 229910052905 tridymite Inorganic materials 0.000 claims abstract description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 10
- 238000000137 annealing Methods 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 24
- 150000002500 ions Chemical class 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 9
- 238000002347 injection Methods 0.000 claims description 9
- 239000007924 injection Substances 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 16
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 238000001451 molecular beam epitaxy Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910017115 AlSb Inorganic materials 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- -1 SRH compound Chemical class 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000002353 field-effect transistor method Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及一种新型平面InAs/Si异质隧穿场效应晶体管的制备方法，包括以下步骤：选取Si衬底；在Si衬底上生长SiO2层；在SiO2层上淀积Si3N4层；以光刻胶掩膜，离子注入Si衬底形成TFET的漏极；以光刻胶掩膜，离子注入Si衬底形成TFET的源极；进行快速高温退火，激活在源极和漏极掺杂的杂质；使用MBE形成InAs沟道；使用ALD在InAs沟道上淀积栅氧化层；经过CMOS工艺，制得新型平面InAs/Si异质隧穿场效应晶体管。漏极在Si衬底上的选择性掺杂降低了漏端电阻以此来实现开态大电流，从而实现在提高Ion的同时优化SS和Ioff。同时，本发明为平面器件结构，因此与CMOS工艺相兼容。
Description
技术领域
本发明属于微电子技术领域，具体涉及一种新型平面InAs/Si异质隧穿场效应晶体管及其制备方法。
背景技术
以CMOS为核心的集成电路技术已经推进到10nm技术节点，MOSFET器件的短沟道效应和量子效应问题日趋严重。在室温下，MOSFET亚阈值摆幅(SS)所能达到的极限是60mv/dec，因此传统微电子器件变得难以满足现代先进集成电路低功耗的设计要求。隧穿场效应晶体管(TFET)器件电流的产生机理是带带隧穿(BTBT)，而非电子和空穴的热注入，因此其摆幅能突破60mv/dec，从而成为一种具有超低亚阈值的低功耗器件。
根据WKB隧穿理论可知，隧穿几率受到载流子的有效质量和材料禁带宽度的影响，导致Si基TFET器件的开态电流达不到实际应用要求。具有较小禁带宽度的异质结TFET(HTFET)器件虽然可以显著提高TFET开态电流Ion，但为了保障器件正常工作时的稳定性，大多数HTFET器件结构会采用“搭桥”或者“漏空隔离”的方式形成器件隔离，这不仅仅增加了器件制作过程中的复杂程度还很难与CMOS器件工艺相兼容。因此在工艺条件限制下对于大多数HTFET的研究只停留在理论阶段，其结构实现难度大。
2013年DAPPA启动Low Energy Systems Technology(LEAST)项目提出的器件结构由于隔离需要使用湿法腐蚀形成Airbridge，完成“搭桥”，难以精确控制，这就导致有效隧穿面积无法精确控制。
在文献[Yuping Zeng,Chien-I Kuo,Chingyi Hsu,et al.Quantum Well InAs/AlSb/GaSb Vertical Tunnel FET With HSQ Mechanical Support[J].IEEETransactions On Nanotechnology,Vol.14,No.3,May 2015]中，作者提出使用湿法腐蚀形成“漏空隔离”，其工艺精度要求过高，且难以与传统CMOS工艺相兼容。
目前，传统结构的HTFET主要存在两大问题：器件隔离工艺复杂及与CMOS工艺难以兼容，器件制备存在困难。截止目前所提出的改进型HTFET都存在一定的缺陷，无法同时解决上述两个问题。
因此，如何在提高Ion的同时优化SS和Ioff，同时考虑工艺兼容性就变得很有必要。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种新型平面InAs/Si异质隧穿场效应晶体管及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
本发明实施例提供了一种新型平面InAs/Si异质隧穿场效应晶体管的制备方法，包括以下步骤：
S1、选取Si衬底；
S2、在所述Si衬底上生长SiO2层；
S3、在所述SiO2层上淀积Si3N4层；
S4、以光刻胶掩膜，离子注入所述Si衬底形成TFET的漏极；
S5、以光刻胶掩膜，离子注入所述Si衬底形成TFET的源极；
S6、进行快速高温退火，激活在所述源极和所述漏极掺杂的杂质；
S7、使用MBE形成InAs沟道；
S8、使用ALD在所述InAs沟道上淀积栅氧化层；
S9、经过CMOS工艺，制得所述新型平面InAs/Si异质隧穿场效应晶体管。
在本发明的一个实施例中，所述Si衬底为P型半导体衬底，浓度为1×1014cm-3～2×1015cm-3，晶向为<100>。
在本发明的一个实施例中，所述SiO2层厚度为10nm。
在本发明的一个实施例中，所述S3包括：使用PECVD技术在温度为250～450℃的条件下，在所述SiO2层上淀积所述Si3N4层，所述Si3N4层厚度为10nm。
在本发明的一个实施例中，所述S4包括：采用CMOS工艺中的N+注入条件，在能量为15～50keV，剂量为3e14～9e15，浓度为1×1019～1×1020cm-3的条件下制备形成所述漏极，其中，所述TFET为N型TFET，所述漏极采用N+掺杂。
在本发明的一个实施例中，所述S5包括：采用CMOS工艺中的P+注入条件，在能量为4～50keV，剂量为3e14～9e15，浓度为1×1019～1×1020cm-3的条件下制备形成所述源极，其中，所述TFET为N型TFET，所述源极采用P+掺杂。
在本发明的一个实施例中，所述InAs沟道与所述源区的重叠宽度为25nm，且所述InAs沟道结深为5nm。
在本发明的一个实施例中，所述S9包括：
S91、在600～650摄氏度下进行钝化工艺；
S92、使用经过氟化铵稀释后的氢氟酸刻蚀磷硅玻璃形成金属孔；
S93、刻蚀所述源极、所述漏极、所述栅氧化层，利用化学机械抛光对刻蚀后的的源极、漏极、栅氧化层进行平坦化处理。
在本发明的一个实施例中，一种新型平面InAs/Si异质隧穿场效应晶体管，由上述实施例所述的方法制备完成。
与现有技术相比，本发明的有益效果：
第一，本发明的新型平面InAs/Si异质隧穿场效应晶体管的漏极在Si基上的选择性掺杂不仅仅使得HTFET在免除“搭桥”或者“漏空隔离”等复杂工艺的条件下保证面隧穿的正常发生，且大大降低了漏端电阻，以此来实现开态大电流，从而实现在提高Ion的同时优化SS和Ioff。
第二，本发明的新型平面InAs/Si异质隧穿场效应晶体管为平面器件结构，因此与CMOS工艺相兼容。
附图说明
图1为本发明实施例提供的一种新型平面InAs/Si异质隧穿场效应晶体管的制备工艺流程示意图；
图2为本发明实施例提供的一种新型平面InAs/Si异质隧穿场效应晶体管的剖面结构示意图；
图3为本发明实施例提供的一种新型平面InAs/Si异质隧穿场效应晶体管在Si衬底上生长SiO2层的剖面结构示意图；
图4为本发明实施例提供的一种新型平面InAs/Si异质隧穿场效应晶体管在SiO2层上淀积Si3N4层的剖面结构示意图；
图5为本发明实施例提供的一种新型平面InAs/Si异质隧穿场效应晶体管在光刻暴露出TFET器件的漏区并离子注入形成高浓度掺杂漏区后的器件剖面结构示意图；
图6为本发明实施例提供的一种新型平面InAs/Si异质隧穿场效应晶体管在光刻暴露出TFET器件的源区并离子注入形成高浓度掺杂源区后的器件剖面结构示意图；
图7为本发明实施例提供的一种新型平面InAs/Si异质隧穿场效应晶体管在经过分子束外延形成InAs沟道后的器件剖面结构示意图；
图8为本发明实施例提供的一种新型平面InAs/Si异质隧穿场效应晶体管在经过原子层淀积形成氧化层后的器件剖面结构示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1为本发明实施例提供的一种新型平面InAs/Si异质隧穿场效应晶体管的制备工艺流程示意图。该制备方法具体包括以下步骤：
S1、选取Si衬底；
S2、在所述Si衬底上生长SiO2层；
S3、在所述SiO2层上淀积Si3N4层；
S4、以光刻胶掩膜，离子注入所述Si衬底形成TFET(隧穿场效应晶体管)的漏极；
S5、以光刻胶掩膜，离子注入所述Si衬底形成TFET的源极；
S6、进行快速高温退火，激活在所述源极和所述漏极掺杂的杂质；
S7、使用MBE(分子束外延)形成InAs(隧穿)沟道；
S8、使用ALD(原子层淀积)在所述InAs沟道上淀积栅氧化层
S9、经过CMOS(互补金属氧化物半导体晶体管)工艺，制得所述新型平面InAs/Si异质隧穿场效应晶体管(HTFET)。
其中，S3可以包括：使用PECVD(等离子体增强化学气相淀积法)技术在250～450℃条件下，在所述SiO2层上淀积所述Si3N4层。
其中，S4可以包括：采用CMOS工艺中的N+注入条件，在能量为15～50keV，剂量为3e14～9e15，浓度为1×1019～1×1020cm-3的条件下制备形成所述漏极，其中，所述TFET为N型TFET，所述漏极采用N+掺杂。
其中，S5可以包括：采用CMOS工艺中的P+注入条件，在能量为4～50keV，剂量为3e14～9e15，浓度为1×1019～1×1020cm-3的条件下制备形成所述源极，其中，所述TFET为N型TFET，所述源极采用P+掺杂。
另外，S9可以包括：
S91、在600～650摄氏度下进行钝化工艺；
S92、使用经过氟化铵稀释后的氢氟酸刻蚀磷硅玻璃形成金属孔；
S93、刻蚀所述源极、所述漏极、所述栅氧化层，利用化学机械抛光对刻蚀后的的源极、漏极、栅氧化层进行平坦化处理。
在本实施例中，新型平面InAs/Si异质隧穿场效应晶体管的漏区选择在Si衬底而不是InAs层进行埋层掺杂，从而实现在提高Ion的同时优化SS和Ioff，同时由于该器件为平面结构，从而与CMOS工艺相兼容。
依照本实施例的工艺方法制备的器件请参见图2，图2为本发明实施例提供的一种新型平面InAs/Si异质隧穿场效应晶体管的剖面结构示意图，所述晶体管包括：Si衬底1、Si3N4层4、源极5、InAs沟道6、栅氧化层7，其中，所述Si衬底为P型半导体衬底，浓度为1×1014cm-3～2×1015cm-3，晶向为<100>，所述SiO2层厚度为10nm，所述Si3N4层厚度为10nm。
本发明为N型HTFET，栅氧化层厚度为tox＝1nm，InAs沟道厚度为TInAs＝5nm，InAs沟道、源极、漏极的掺杂浓度分别为1×1015cm-3、5×1019cm-3、1×1019cm-3，InAs沟道较低的掺杂浓度有效抑制了SRH复合，因此Ioff显著下降。InAs沟道覆盖在源区的宽度为Ltunnel＝25nm，栅氧化层与隧穿结的平行设计方案使得电场在隧穿结处分布均匀，器件开关态转换速度快。栅氧化层与漏极之间的距离为100nm，以此来抑制TFET的双极性效应。
实施例二
本实施例在上述实施例的基础上，重点对本发明的一种新型平面InAs/Si异质隧穿场效应晶体管的制备方法进行详细描述。具体地，该方法可以包括：
(1)、衬底准备：轻掺杂的P型半导体衬底(浓度为1×1014cm-3～2×1015cm-3)；
(2)、在衬底掺杂浓度为轻掺杂，晶向为<100>的Si衬底1上热氧化一层SiO2层2，厚度约为10nm，具体请参见图3，图3为本发明实施例提供的一种新型平面InAs/Si异质隧穿场效应晶体管在Si衬底上生长SiO2层的剖面结构示意图；
(3)、利用PECVD技术在温度为250～450℃的条件下在SiO2层上淀积Si3N4层，厚度约为10nm，具体请参见图4，图4为本发明实施例提供的一种新型平面InAs/Si异质隧穿场效应晶体管在SiO2层上淀积Si3N4层的剖面结构示意图；
(4)、以光刻胶掩膜，离子注入形成TFET的漏极4，对于N型TFET，漏为N+掺杂，可采用CMOS工艺中的N+注入条件，能量为15～50keV，剂量为3e14～9e15，保证浓度约为1×1019～1×1020cm-3，具体请参见图5，图5为本发明实施例提供的一种新型平面InAs/Si异质隧穿场效应晶体管在光刻暴露出TFET器件的漏区并离子注入形成高浓度掺杂的漏区后的器件剖面结构示意图；
(5)、以光刻胶掩膜，离子注入形成TFET的源极5，对于N型TFET，源为P+掺杂，可采用CMOS工艺中的P+注入条件，能量为4～50keV，剂量为3e14～9e15，保证浓度约为1×1019～1×1020cm-3，具体请参见图6，图6为本发明实施例提供的一种新型平面InAs/Si异质隧穿场效应晶体管在光刻暴露出TFET器件的源区并离子注入形成高浓度掺杂的源区后的器件剖面结构示意图；
(6)、进行一次快速高温退火，激活源漏掺杂的杂质；
(7)、使用MBE(分子束外延)形成InAs沟道，具体请参见图7，图7为本发明实施例提供的一种新型平面InAs/Si异质隧穿场效应晶体管在经过分子束外延(MBE)形成InAs沟道后的器件剖面结构示意图；
(8)、使用ALD(原子层淀积)在沟道区上方形成栅氧化层，具体请参见图8，图8为本发明实施例提供的一种新型平面InAs/Si异质隧穿场效应晶体管在经过原子层淀积(ALD)形成氧化层后的器件剖面结构示意图；
(9)、最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔及金属化等，即可制得隧穿场效应晶体管。
综上所述，以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (9)
1.一种新型平面InAs/Si异质隧穿场效应晶体管的制备方法，其特征在于，包括：
S1、选取Si衬底；
S2、在所述Si衬底上生长SiO2层；
S3、在所述SiO2层上淀积Si3N4层；
S4、以光刻胶掩膜，离子注入所述Si衬底形成TFET的漏极；
S5、以光刻胶掩膜，离子注入所述Si衬底形成TFET的源极；
S6、进行快速高温退火，激活在所述源极和所述漏极掺杂的杂质；
S7、使用MBE形成InAs沟道；
S8、使用ALD在所述InAs沟道上淀积栅氧化层；
S9、经过CMOS工艺，制得所述新型平面InAs/Si异质隧穿场效应晶体管。
2.根据权利要求1所述的新型平面InAs/Si异质隧穿场效应晶体管的制备方法，其特征在于，所述Si衬底为P型半导体衬底，浓度为1×1014cm-3～2×1015cm-3，晶向为<100>。
3.根据权利要求1所述的新型平面InAs/Si异质隧穿场效应晶体管的制备方法，其特征在于，所述SiO2层厚度为10nm。
4.根据权利要求1所述的新型平面InAs/Si异质隧穿场效应晶体管的制备方法，其特征在于，所述S3包括：使用PECVD技术在温度为250～450℃的条件下，在所述SiO2层上淀积所述Si3N4层，所述Si3N4层厚度为10nm。
5.根据权利要求1所述的新型平面InAs/Si异质隧穿场效应晶体管的制备方法，其特征在于，所述S4包括：采用CMOS工艺中的N+注入条件，在能量为15～50keV，剂量为3e14～9e15，浓度为1×1019～1×1020cm-3的条件下制备形成所述漏极，其中，所述TFET为N型TFET，所述漏极采用N+掺杂。
6.根据权利要求1所述的新型平面InAs/Si异质隧穿场效应晶体管的制备方法，其特征在于，所述S5包括：采用CMOS工艺中的P+注入条件，在能量为4～50keV，剂量为3e14～9e15，浓度为1×1019～1×1020cm-3的条件下制备形成所述源极，其中，所述TFET为N型TFET，所述源极采用P+掺杂。
7.根据权利要求1所述的新型平面InAs/Si异质隧穿场效应晶体管的制备方法，其特征在于，所述InAs沟道与所述源区的重叠宽度为25nm，且所述InAs沟道结深为5nm。
8.根据权利要求1所述的新型平面InAs/Si异质隧穿场效应晶体管的制备方法，其特征在于，所述S9包括：
S91、在600～650摄氏度下进行钝化工艺；
S92、使用经过氟化铵稀释后的氢氟酸刻蚀磷硅玻璃形成金属孔；
S93、刻蚀所述源极、所述漏极、所述栅氧化层，利用化学机械抛光对刻蚀后的的源极、漏极、栅氧化层进行平坦化处理。
9.一种新型平面InAs/Si异质隧穿场效应晶体管，其特征在于，由权利要求1～8任一项所述的方法制备完成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810602874.2A CN109065615B (zh) | 2018-06-12 | 2018-06-12 | 一种新型平面InAs/Si异质隧穿场效应晶体管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810602874.2A CN109065615B (zh) | 2018-06-12 | 2018-06-12 | 一种新型平面InAs/Si异质隧穿场效应晶体管及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109065615A true CN109065615A (zh) | 2018-12-21 |
| CN109065615B CN109065615B (zh) | 2021-05-07 |
Family
ID=64820672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810602874.2A Active CN109065615B (zh) | 2018-06-12 | 2018-06-12 | 一种新型平面InAs/Si异质隧穿场效应晶体管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109065615B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110459541A (zh) * | 2019-06-27 | 2019-11-15 | 西安电子科技大学 | 一种平面互补型隧穿场效应晶体管反相器 |
| CN110828312A (zh) * | 2019-10-14 | 2020-02-21 | 西安电子科技大学 | 一种基于转印技术的平面隧穿场效应晶体管及其制备方法 |
| CN111081536A (zh) * | 2019-11-05 | 2020-04-28 | 天津大学 | 无源射频器件机器制作方法 |
| CN111640791A (zh) * | 2020-04-26 | 2020-09-08 | 西安电子科技大学 | 基于InAs/GaSb异质结的量子阱隧穿场效应晶体管及其制备方法 |
| CN112490242A (zh) * | 2020-11-24 | 2021-03-12 | 西安电子科技大学 | 基于N型InAs-GaSb/P型Ge-Si结构的反相器及其制备方法 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5589696A (en) * | 1991-10-15 | 1996-12-31 | Nec Corporation | Tunnel transistor comprising a semiconductor film between gate and source/drain |
| US20100200916A1 (en) * | 2009-02-12 | 2010-08-12 | Infineon Technologies Ag | Semiconductor devices |
| JP2013187291A (ja) * | 2012-03-07 | 2013-09-19 | National Institute Of Advanced Industrial & Technology | トンネル電界効果トランジスタの製造方法及びトンネル電界効果トランジスタ |
| CN103560153A (zh) * | 2013-11-15 | 2014-02-05 | 中国科学院上海微系统与信息技术研究所 | 一种隧穿场效应晶体管及其制备方法 |
| US8853824B1 (en) * | 2013-09-19 | 2014-10-07 | National Chiao Tung University | Enhanced tunnel field effect transistor |
| CN104347692A (zh) * | 2014-09-04 | 2015-02-11 | 北京大学 | 抑制输出非线性开启的隧穿场效应晶体管及其制备方法 |
| CN104362095A (zh) * | 2014-11-05 | 2015-02-18 | 北京大学 | 一种隧穿场效应晶体管的制备方法 |
| CN106783986A (zh) * | 2016-11-29 | 2017-05-31 | 东莞市广信知识产权服务有限公司 | 一种硅基异质结遂穿场效应晶体管 |
| US20180012659A1 (en) * | 2016-07-05 | 2018-01-11 | Ecole Polytechnique Federale De Lausanne (Epfl) | Tunnel FET Based Non-Volatile Memory Boosted By Vertical Band-to-Band Tunneling |
-
2018
- 2018-06-12 CN CN201810602874.2A patent/CN109065615B/zh active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5589696A (en) * | 1991-10-15 | 1996-12-31 | Nec Corporation | Tunnel transistor comprising a semiconductor film between gate and source/drain |
| US20100200916A1 (en) * | 2009-02-12 | 2010-08-12 | Infineon Technologies Ag | Semiconductor devices |
| JP2013187291A (ja) * | 2012-03-07 | 2013-09-19 | National Institute Of Advanced Industrial & Technology | トンネル電界効果トランジスタの製造方法及びトンネル電界効果トランジスタ |
| US8853824B1 (en) * | 2013-09-19 | 2014-10-07 | National Chiao Tung University | Enhanced tunnel field effect transistor |
| CN103560153A (zh) * | 2013-11-15 | 2014-02-05 | 中国科学院上海微系统与信息技术研究所 | 一种隧穿场效应晶体管及其制备方法 |
| CN104347692A (zh) * | 2014-09-04 | 2015-02-11 | 北京大学 | 抑制输出非线性开启的隧穿场效应晶体管及其制备方法 |
| CN104362095A (zh) * | 2014-11-05 | 2015-02-18 | 北京大学 | 一种隧穿场效应晶体管的制备方法 |
| US20180012659A1 (en) * | 2016-07-05 | 2018-01-11 | Ecole Polytechnique Federale De Lausanne (Epfl) | Tunnel FET Based Non-Volatile Memory Boosted By Vertical Band-to-Band Tunneling |
| CN106783986A (zh) * | 2016-11-29 | 2017-05-31 | 东莞市广信知识产权服务有限公司 | 一种硅基异质结遂穿场效应晶体管 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110459541A (zh) * | 2019-06-27 | 2019-11-15 | 西安电子科技大学 | 一种平面互补型隧穿场效应晶体管反相器 |
| CN110459541B (zh) * | 2019-06-27 | 2022-05-13 | 西安电子科技大学 | 一种平面互补型隧穿场效应晶体管反相器 |
| CN110828312A (zh) * | 2019-10-14 | 2020-02-21 | 西安电子科技大学 | 一种基于转印技术的平面隧穿场效应晶体管及其制备方法 |
| CN111081536A (zh) * | 2019-11-05 | 2020-04-28 | 天津大学 | 无源射频器件机器制作方法 |
| CN111640791A (zh) * | 2020-04-26 | 2020-09-08 | 西安电子科技大学 | 基于InAs/GaSb异质结的量子阱隧穿场效应晶体管及其制备方法 |
| CN112490242A (zh) * | 2020-11-24 | 2021-03-12 | 西安电子科技大学 | 基于N型InAs-GaSb/P型Ge-Si结构的反相器及其制备方法 |
| CN112490242B (zh) * | 2020-11-24 | 2024-02-13 | 西安电子科技大学 | 基于N型InAs-GaSb/P型Ge-Si结构的反相器及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109065615B (zh) | 2021-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109065615A (zh) | 一种新型平面InAs/Si异质隧穿场效应晶体管及其制备方法 | |
| TWI234283B (en) | Novel field effect transistor and method of fabrication | |
| CN102664165B (zh) | 基于标准cmos ic工艺制备互补隧穿场效应晶体管的方法 | |
| CN102983168B (zh) | 带双扩散的条形栅隧穿场效应晶体管及其制备方法 | |
| CN103579324B (zh) | 一种三面源隧穿场效应晶体管及其制备方法 | |
| CN102664192B (zh) | 一种自适应复合机制隧穿场效应晶体管及其制备方法 | |
| CN102945861B (zh) | 条形栅调制型隧穿场效应晶体管及其制备方法 | |
| CN102074583A (zh) | 一种低功耗复合源结构mos晶体管及其制备方法 | |
| CN108538911A (zh) | 优化的l型隧穿场效应晶体管及其制备方法 | |
| CN104810405B (zh) | 一种隧穿场效应晶体管及制备方法 | |
| CN100389501C (zh) | 一种肖特基势垒mos晶体管及其制作方法 | |
| CN104241374A (zh) | 一种深能级杂质隧穿场效应晶体管及其制备方法 | |
| CN102637592A (zh) | 一种半导体结构的制造方法 | |
| CN102364690B (zh) | 一种隧穿场效应晶体管及其制备方法 | |
| JPH1022398A (ja) | トランジスタ製造用の絶縁体上シリコン型の基体および該基体の製造方法 | |
| CN102339754A (zh) | 一种son结构mosfet的制备方法 | |
| CN102117834B (zh) | 一种带杂质分凝的复合源mos晶体管及其制备方法 | |
| CN102117833A (zh) | 一种梳状栅复合源mos晶体管及其制作方法 | |
| CN102386121A (zh) | 半导体器件和半导体埋层的制造方法 | |
| WO2015014289A1 (zh) | 绝缘栅双极型晶体管的制造方法 | |
| CN109478562A (zh) | 隧穿场效应晶体管及其制造方法 | |
| CN207233737U (zh) | 一种GeSn隧穿场效应晶体管 | |
| CN102790052B (zh) | 一种基于SiGe HBT的三应变BiCMOS集成器件及制备方法 | |
| CN105655256A (zh) | 一种自对准mosfet器件的制作方法 | |
| CN105390531B (zh) | 一种隧穿场效应晶体管的制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |