CN104488084A - 形成锥形氧化物的方法 - Google Patents

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Abstract

本发明公开了制造用于高压半导体器件的锥形场板电介质的方法。一个实施例方法可以包括：沉积氧化物薄层，沉积多晶硅硬掩模，沉积光刻胶层和刻蚀沟槽区域，进行深度硅沟槽刻蚀，和剥离光刻胶层。该方法可以进一步包括沉积氧化物层和各向异性刻蚀氧化物层的重复步骤，以在沟槽内形成锥形壁。该方法可以进一步包括沉积多晶硅并且进行进一步加工以形成半导体器件。另一实施例方法可以包括在半导体晶片中刻蚀沟槽，在半导体晶片上沉积绝缘层以在沟槽内形成间隙，在绝缘层上沉积掩膜层，和交替刻蚀掩膜层和绝缘层以形成锥形场板电介质区域。

Description

形成锥形氧化物的方法
相关申请的互相参引
本申请要求2012年7月25日提交的美国专利申请序列号13/558,218和2012年8月10日提交的美国专利申请序列号13/572,492的优先权，为各种目的，所述专利申请的全部公开内容通过参引的方式全文纳入本说明书，正如其全文在下文中提及一样。
背景
技术领域
本发明一般性地涉及用于高压半导体的场板电介质(field platedielectric)的制造方法，更具体而言，本发明涉及用于高压半导体器件的锥形场板电介质的制造方法。
相关技术描述
电子器件使用电力以运行。电力通常作为高压交流电(ac)通过壁式插座而传输。通常称为电源转换器或电源的器件通过能量转换元件可用于将高压交流电输入转变为良好调节的直流电(dc)输出。电源转换器的一种类型是开关模式电源转换器，其由于高效率、小尺寸和低重量而常用于为许多目前的电子设备供电。将电提供至电子设备如平板电脑、智能手机和LED灯的许多开关模式电源转换器依赖于可以处理高压的电力半导体器件。例如，手机充电器中的半导体器件可能需要处理最高达600V的峰值电压而不击穿。这些高压器件中的一些通过使电场扩展至更大面积的半导体而处理高压，其防止电场超过击穿阈值。为有助于电场扩展，有时使用场板。
高压晶体管的一种类型是垂直薄硅(vertical thin silicon(VTS))高压场效应晶体管(HVFET)。例如，图1描述了构建于晶片11上的VTSHVFET 10。VTS HVFET 10包括在硅柱中的源极区15a和15b，主体区域14，和漏极区12和13(其包括长的漏极扩展)。施加至栅极(gate)17a和17b的电势可以调节主体区域14中的通道并且控制源极区15a和15b和漏极区12和13之间的传导性。主体区域14的电势可以通过体接触16而控制。HVFET 10还具有场板18，其通过场板电介质19与硅柱分开。场板18通过使高压降在扩展的漏极区中扩展至更大面积(即，扩展出电场)而使击穿电压提高。
附图说明
本发明的非限制性和非穷举性的实施方案参考以下附图而描述，其中除非另作说明，在各个视图中相同的附图标记是指相同的部分。
图1-10说明在多个步骤中通过沉积和刻蚀而形成锥形氧化物。图11-23说明在多个步骤中通过使厚的氧化物沉积而形成锥形氧化物。
图1描述了一个实施例的具有场板的HVFET。
图2A–2C描述根据用于形成锥形场板电介质区域的一个实施例方法而形成硬掩模。
图3A和3B描述根据用于形成锥形场板电介质区域的一个实施例方法而刻蚀沟槽。
图4A和4B描述根据用于形成锥形场板电介质区域的实施例方法的绝缘层的第一次沉积和刻蚀循环。
图5A和5B描述根据用于形成锥形场板电介质区域的实施例方法的绝缘层的第二次沉积和刻蚀循环。
图6A和6B描述根据用于形成锥形场板电介质区域的实施例方法的绝缘层的第三次沉积和刻蚀循环。
图7描述易于接收导电材料以根据实施例方法形成一个实施例的锥形场板的锥形场板电介质区域。
图8描述具有不同剖面的另一锥形场板电介质区域的截面图。
图9描述导电材料沉积至通过锥形场板电介质区域而形成的锥形区域以形成锥形场板电介质区域。
图10描述用于形成锥形场板电介质区域的实施例方法的流程图。
图11描述另一实施例的具有场板的HVFET结构。
图12A和12B描述根据用于形成锥形场板电介质区域的一个实施例方法而形成用于刻蚀用于锥形场板和场板电介质区域的沟槽的掩膜。
图13A和13B描述根据用于形成锥形场板电介质区域的一个实施例方法而刻蚀沟槽。
图14A和14B描述根据用于形成锥形场板电介质区域的一个实施例方法沉积第一绝缘层并用掩膜层填充绝缘层中的间隙。
图15描述根据用于形成锥形场板电介质区域的一个实施例方法刻蚀掩膜层。
图16A和16B描述根据用于形成锥形场板电介质区域的一个实施例方法各向同性刻蚀绝缘层。
图17A和17B描述根据用于形成锥形场板电介质区域的一个实施例方法刻蚀掩膜层的第二次重复。
图18A和18B描述根据用于形成锥形场板电介质区域的一个实施例方法各向同性刻蚀绝缘层的第二次重复。
图19A和19B描述根据用于形成锥形场板电介质区域的一个实施例方法刻蚀掩膜层的第三次重复。
图20描述根据用于形成锥形场板电介质区域的一个实施例方法刻蚀绝缘层和刻蚀掩膜层的更多次重复后的锥形场板电介质区域。
图21描述具有较不理想剖面的锥形场板电介质区域。
图22A和22B描述根据用于形成锥形场板电介质区域的一个实施例方法用于形成锥形场板的导电材料的沉积。
图23描述用于形成锥形场板电介质的另一实施例方法的流程图。
详细描述
在以下描述中，提出大量具体细节以提供对本发明的充分理解。然而，对于本领域普通技术人员而言显而易见的是所述具体细节不需要用来实践本发明。在其他实施例中，熟知的材料或方法尚未详细地记载，以避免使本发明难以理解。
在本说明书全文中，所提及的“一个实施方案”(“one embodiment,”“an embodiment”)，“一个实施例”(“one example,”或“an example”)是指所描述的与实施方案或实施例有关的特定的特征、结构或特性包括在本发明的至少一个实施方案中。因此，在本说明书全文各个地方出现的短语“一个实施方案”或“一个实施例”不一定全部是指相同的实施方案或实施例。此外，在一个或多个实施方案或实施例中，特定的特征、结构或特性可以以任何合适的结合和/或子结合合并。特定的特征、结构或特性可以包含于集成电路、电路、组合逻辑电路或提供所述功能的其他合适的组件中。此外，应理解的是，与此一起提供的附图是用于向本领域普通技术人员作出解释的目的且附图不需要按比例绘制。
如上所述，图1描述场板18，其具有场板电介质19，所述场板电介质19在沿场板18的深度方向厚度基本相同。为开发最优地可靠的器件，延扩展的漏极区13保持电场恒定是合适的。为保持恒定的电场柱，可能需要扩展的漏极区13具有梯度掺杂(graded doping)特性。特别地，漏极区13的梯度掺杂可随着靠近VTS器件10的表面而沿着深度方向逐渐降低。以此方式，VTS器件10能够在扩展的漏极区13和氧化物19之间耗尽以使VTS器件10能够支持最大的击穿电压。然而，具有梯度掺杂特性的一个缺点在于在越靠近VTS器件10的表面处越具有更少的掺杂，这可能引起更高的比电阻和降低的效率。
如图中所示和如下所述，场板电介质的厚度沿着器件深度方向变化。特别地，氧化物的厚度在表面处最小并且延器件10的深度方向增加直至其接近底部，这使得在接近VTS器件10表面处的扩展的漏极区13的掺杂提高。因此，VTS器件10的比电阻可以降低最高达3倍至4倍。在一个实施例中，当在VTS器件10的漏极和源极之间基本为零电压时，比导通电阻(specific on resistance)可以定义为固有的电阻，其取决于基于半导体的材料和设计。应理解为了改进半导体器件的效率，可以降低比电阻以降低器件导电时的功率耗散。在一个实施例中，场板电介质的厚度变化可以通过锥形而完成实现。以此方式，可以实现恒定分布的掺杂。
以下描述用于在半导体基板中形成锥形场板电介质的实施例方法。该实施例方法可以用于形成各种类型的器件如Schottky二极管、HVFET、JFET、IGBT、双极晶体管等。锥形场板电介质的制造参考描述实施例方法的各个步骤的附图而描述。为便于讨论，该实施例方法参考一个场板电介质区域的制造而描述。然而，应理解图中仅描述了基板的一部分。实际上，具有锥形场板电介质区域的场板的许多器件(例如HVFET)可以在整个基板上平行形成。
图2A描述基板200，其包括晶片202、保护层204，和掩膜层206。晶片202可以由各种材料例如硅、碳化硅、金刚石、砷化镓、砷化铝镓、磷化铟、氮化镓等制成。晶片202还可以由多种不同的材料制成以形成异质结构。晶片202还可以由基底晶片(例如硅晶片)和在基底晶片顶部生长的其他层(例如外延生长的层)而形成。在一个实施例中，晶片202具有的厚度为700-1000μm。
如图所示，保护层204沉积于晶片202的表面上以保护晶片202的表面免受加工过程中的缺陷和损坏。保护层204和掩膜层206在实施例方法的某些变型中可以是任选的。在一个更简单的方法中，锥形氧化物可以在没有掩膜层206的情况下形成并且硅柱本身可以用作氧化物的硬掩模。在使用硅晶片用作晶片202的实施例方法的变型方案中，保护层204例如可以为厚度为约200A的热生长氧化物。
掩膜层206可以为硬掩模(例如多晶硅、氮化物等)。可以选择具有不同刻蚀特性的掩膜层206作为用于形成场板电介质的绝缘材料。通过选择与场板电介质相比具有不同刻蚀特性的掩膜层206，可使用相对于掩膜层206而言对场板电介质材料具有高度选择性的刻蚀，这使得掩膜层206可以用于锥形场板电介质的整个形成过程中。例如，多晶硅可以用于掩膜层206。如果场板电介质材料为氧化物，则应可以选择具有氧化物与硅的刻蚀选择性为10:1或20:1的刻蚀方法。在一个实施例中，掩膜层206厚度可以为约2–5μm，尽管其他厚度也是可以的，这取决于用于刻蚀场板电介质材料的刻蚀方法的选择性。
图2B描述在掩膜层208沉积并且图案化以限定与半导体器件所在的硅柱相邻的沟槽和场板电介质的位置之后的基板200(这些柱大体上位于掩膜层208的剩余部分之下)。掩膜层208为光刻胶掩膜。在另一实施例中，可不使用保护层204和掩膜层并且光刻胶层可以直接沉积在硅晶片202的表面上。
图2C描述在掩膜层206和保护层204被刻蚀以使沟槽被刻蚀的区域中的晶片202的表面暴露之后的基板200，如掩膜层208所限定。在一个实施例中，晶片202的暴露部分为d暴露并且宽度为约10–12μm。
图3A描述沟槽302已形成之后的基板200。在一个实施例中，使用深度反应离子刻蚀(deep reactive ion etch(DRIE))步骤，这导致在沟槽302的侧壁306上形成扇形面304。沟槽302可以刻蚀至深度308，其在一个实施例中可以为约60μm深。应理解可以使用不形成扇形面的其他刻蚀技术以刻蚀沟槽302。
图3B描述掩膜层208已被移除之后的基板200。移除掩膜208可以用各种步骤完成。例如，如果掩膜层208是光刻胶掩膜，则可以使用等离子体灰化步骤。在另一实施例中，如果使用氮化物或氧化物，则刻蚀步骤可以分别使用磷酸或氢氟酸。图4A描述绝缘层402被沉积之后的基板200。如上所述，场板电介质包括一个或多个绝缘层402。用于沉积绝缘层402的方法可以为保形的以使厚度近似dDEP1的绝缘材料存在于暴露的垂直表面(例如侧壁306)和水平表面(例如沟槽302的底部和掩膜层206的顶部)。绝缘层402可以为二氧化硅、氮化硅、磷化硼硅酸盐玻璃等。方法如低压化学气相沉积、高密度等离子体、等离子体增强的化学气相沉积等可以用于沉积绝缘层402。厚度dDEP1可根据方法中的温度、时间和光确定。在另一实施例中dDEP1为约0.5μm。
图4B描述在用高度各向异性刻蚀法刻蚀厚度为dETCH1的绝缘层402之后的基板200。换言之，基板的水平表面的刻蚀基本上比垂直表面刻蚀的多。例如，垂直与水平的刻蚀比—其还已知为刻蚀的定向性—可以为100至1。在一个实施例中，dETCH1在垂直方向上的距离可以为4μm。可以选择用于刻蚀绝缘层402的刻蚀方法以使绝缘层402的刻蚀比掩膜层206或晶片202的刻蚀速率高得多。如果刻蚀方法的选择性足够高，则相同的掩膜层206可以用于场板电介质的整个形成过程中。另外，如果相同的材料用于半导体晶片202和掩膜层206(例如硅晶片和多晶硅掩膜)，则相对于在沟槽302底部的半导体晶片202的暴露部分以及在半导体晶片202的表面的掩膜层206的暴露部分而言，用于刻蚀绝缘层402的刻蚀方法对绝缘层402的材料具有相似的选择性。例如，可以使用至少10:1或者甚至20:1的选择性。
如图4B所示，dETCH1可以大于dDEP1，以使绝缘层402在水平表面(例如掩膜层202的上表面和沟槽302的底部部分)的部分被完全移除。然而，绝缘层402在垂直表面上的部分将向下刻蚀约dETCH1或者在某些情况下，向下刻蚀小于dETCH1的量，如沟槽302的侧壁306上所述。换言之，仅绝缘层402在垂直表面的上部被移除，该部分的深度与dETCH1成比例(例如，绝缘层402在沟槽302的侧壁306上的部分)。
注意扇形面304不出现在图4A中。扇形面可以在绝缘层402沉积之前从沟槽302的侧壁移除。例如，如果晶片202为硅，则热氧化步骤可以用于消耗扇形面并且氧化物移除步骤可以用于移除热氧化物，留下更光滑的侧壁。或者，在实施例方法的变型中，可以保留扇形面。在实施例方法的其他变型中，扇形面可能由于使用的沟槽刻蚀技术而不存在，或者扇形面可以足够小以使扇形面不太明显或者不容易引起关注。
图5A描述在绝缘层502被沉积在基板202上之后的基板200。绝缘层502可以沉积在沟槽302的侧壁306上的绝缘层402的顶部，其中绝缘层402没有预先被移除。用于沉积绝缘层502的方法可以是保形的，以使厚度约dDEP2的绝缘材料502沉积在垂直表面和水平表面。绝缘层502可与绝缘层402的材料相同，并用相同的技术沉积至相同的厚度。在一个替代方案中，与绝缘层402相比，绝缘层502可以采用不同的材料，用不同的技术沉积，或具有不同的厚度。侧壁306上绝缘层402未被移除的部分现在可以具有总厚度约为dDEP1+dDEP2的绝缘材料。然而，晶片202在沟槽302的底部被暴露的部分具有厚度仅约为dDEP2的绝缘材料。在一个实施例中，绝缘层402的厚度dDEP1基本与绝缘层502的厚度dDEP2相同。在另一实施例中，绝缘层402和502的厚度dDEP1和dDEP2不同。
图5B描述在采用各向异性刻蚀法(例如，如图4B所述用于刻蚀绝缘层402的相同刻蚀法)刻蚀厚度为dETCH2的绝缘层502和部分绝缘层402之后的基板200。特别地，绝缘层502在掩膜206的侧壁上和在沟槽302的侧壁上(在绝缘层402上)的上部已被刻蚀。现在在绝缘层402的柱上存在绝缘层502的柱。
图6A描述绝缘层602已被沉积于基板202上之后的基板200。用于沉积绝缘层602的方法可以是保形的，以使厚度约为dDEP3的绝缘材料602沉积于垂直表面和水平表面。绝缘层602可与绝缘层402或绝缘层502的材料相同，并用相同的技术沉积至相同厚度。在一个替代方案中，与绝缘层402或绝缘层502相比，绝缘层602可以采用不同的材料，用不同的技术沉积，或具有不同的厚度。侧壁306上绝缘层402和502未被移除的部分现在可具有总厚度约为dDEP1+dDEP2+dDEP3的绝缘材料。然而，晶片202在沟槽302的底部被暴露的部分具有厚度仅约为dDEP3的绝缘材料。如图所示，第一区域609仅包括绝缘层602的部分并且绝缘材料厚度为dDEP3。第二区域611包括绝缘层402和602的部分并且在区域611中绝缘材料沿着侧壁306的总厚度为dDEP1+dDEP3。第三区域613包括绝缘材料402、502和602的部分，并且在区域613中绝缘材料沿着侧壁306的总厚度等于dDEP1+dDEP2+dDEP3。
图6B描述在用各向异性刻蚀法(例如，如图4B所述用于刻蚀绝缘层402的相同刻蚀法)刻蚀厚度为dETCH3的绝缘层602(和一些绝缘层402和绝缘层502)之后的基板。现在在绝缘层502的柱上存在绝缘层602的柱，所述绝缘层502的柱位于绝缘层402的柱上。如图所示，第一区域615仅包括绝缘层402并且第一区域615中的绝缘材料厚度为dDEP1。第二区域617包括沿着侧壁306的绝缘层402和502的部分并且在区域617中的绝缘材料的总厚度为dDEP1+dDEP2。第三区域619包括绝缘层402、502和602的部分，并且区域619中沿着侧壁306的绝缘材料的总厚度等于dDEP1+dDEP2+dDEP3。
如图4A–4B、图5A–5B和图6A–6B的图组中的任何一个所描述和所记载的，沉积和刻蚀电介质的方法可以视需要而重复尽可能多的次数以填充沟槽302。例如，如图7所描述，进行九个循环的沉积和刻蚀以填充图7中所述的沟槽。具体地，九个循环涉及如上所述的绝缘层402、502和602和产生绝缘层701-706的另外六个循环。在沉积厚度均大约相同(例如，dDEP1＝dDEP2＝dDEP3＝dDEPX)并且刻蚀量均大约相同(例如，dETCH1＝dETCH2＝dETCH3＝dETCHX)的情况下，锥形场板电介质区域的斜率mOX可以由dETCHX/dDEPX估计。
在实施例方法的其他变型中，锥形场板电介质区域的剖面可以不同。例如，通过使用不同厚度的绝缘层并且刻蚀不同量的绝缘层，可以控制锥形场板电介质区域的剖面。在一个实施例中，锥形场板电介质区域的剖面将沿着锥形场板电介质区域的剖面具有多种不同的斜率。
锥形场板电介质区域已被描述为具有限定好的台阶，一个台阶代表一个沉积/刻蚀循环。然而，实际上，应理解所述限定好的台阶可能不存在。例如，锥形场板电介质区域的剖面可以具有更加线性的形状。图8描述具有不如图7所示的剖面理想的锥形场板电介质的剖面的另一实施例的基板800。
图9描述在沉积导电材料902之后的基板200，所述导电材料902填充了没有被锥形场板电介质区域710填充的沟槽302的剩余部分(未标出)。导电材料902可以为多种材料，如无定形硅、多晶硅、金属等。如果使用半导体用于导电材料902，则导电材料902可以在沉积时原位掺杂。导电材料902的顶部可随后使用化学机械抛光(CMP)或回蚀(etch-back)步骤而平面化。随后使导电材料902的剩余部分接电，其形成锥形场板。
一旦锥形场板电介质和锥形场板已经形成，则可以进行半导体器件制造流程以在基板200的有源区域(例如，硅柱904和906)形成有源器件。例如，VTS HVFET方法可以用于在硅柱904和906中形成HVFET。
图10描述了例如用于在半导体基板中形成锥形场板电介质区域的方法1000(类似于上述关于图2-9所述的实施例方法)的流程图。在步骤1002中，获得硅晶片。硅晶片可以具有用例如硅的外延生长层产生的不同掺杂层。在步骤1004中，氧化物的薄层生长于硅晶片的表面以形成保护硅晶片的表面免于加工损坏和碎片的保护层。在步骤1006中，沉积多晶硅硬掩模(例如，见图2A)。多晶硅硬掩模可以在环绕锥形场板的锥形场板电介质区域的整个形成过程中使用。多晶硅优选用作硬掩模，因为可得到相对于多晶硅而言提供对刻蚀氧化物(或其他绝缘材料)具有高度选择性的刻蚀方法。在步骤1008中，硬掩模随后使用光刻步骤得以图案化和刻蚀(例如，见图2B和2C)。现在掩模限定了用于倾斜场板的沟槽将被刻蚀的区域。在步骤1010中，进行DRIE(或者Bosch刻蚀)步骤以限定用于倾斜场板的沟槽(例如，见图3A)。在实施例方法1000的某些变型中，步骤1008和1010可以合并为一个步骤。在步骤1012中，由步骤1008或1010留下的任何光刻胶用等离子体灰化步骤移除(例如，见图3B)。在步骤1014中，氧化物层沉积于基板的垂直表面和水平表面，包括在步骤1010中形成的沟槽的侧壁和底部(例如，见图4A、5A和6A)。在步骤1016中，进行各向异性刻蚀以移除在步骤1014中沉积的一定厚度的氧化物(例如，见图4B、5B和6B)。因为刻蚀是各向异性的(即，基本上各向异性的)，晶片的水平表面上的氧化物完全移除，而仅移除垂直面上最上部分的氧化物。因此，将保留沟槽的侧壁上沉积的大部分氧化物(例如除最上部分外的侧壁上的所有氧化物)。在步骤1018中，测定沟槽是否充分被氧化物填充，以接受形成锥形场板的材料(例如，见图7)。例如，这可基于已经进行的氧化物沉积/刻蚀循环的次数而确定。作为另一实施例，可以重复步骤1014和1016的循环直至在氧化物刻蚀步骤1016后氧化物的阈值厚度保持在沟槽的中央底部。在步骤1020中，一旦锥形场板电介质已在沟槽中形成，则多晶硅沉积于沟槽中以形成锥形场板(例如，见图9)。可能需要平面化步骤以确保场板和晶片的表面是共面的。在步骤1022中，进行半导体方法流程，以在与含有倾斜场板的沟槽相邻的硅柱中形成HVFET。
当描述关于具体的材料和层的实施例方法1000时，应理解一些层可以是任选的并且晶片和层的材料可以改变。
图11描述构建于晶片(N+基板)1110上的一个实施例的VTSHVFET 1100。VTS HVFET 1000包括源极区1150(N+)、主体区域1140(P体)和1130(N扩展的漏极区)，其包括在硅柱中的长的漏极扩展。施加至栅极1170的电势可以调节主体区域1140中的通道并控制源极区1150和漏极区之间的传导。HVFET 1100还具有通过场板电介质1190(Ox)而从硅柱分离的场板1180。场板1180通过使高压降在扩展的漏极区中更大面积上扩展(即，扩展电场)而提高击穿电压。
场板电介质1190沿着场板1180的深度方向基本上为相同的厚度。为开发最优地可靠的器件，沿着扩展的漏极区1130方向上保持恒定的电场是合适的。为保持恒定的电场，可能需要扩展的漏极区1130具有梯度掺杂特性。特别地，漏极区1130的梯度掺杂可随着靠近VTS器件1100的表面而沿着深度方向逐渐降低。以此方式，VTS器件1100能够在扩展的漏极区1130和氧化物1190之间耗尽，以使VTS器件1100能够支持最大击穿电压。然而，具有梯度掺杂特性的一个缺点是在越靠近VTS器件1100表面处越具有更少的掺杂，这可能引起更高的比电阻和降低的效率。
图12A描述基板1200，其包括晶片1202。晶片1202可以由多种材料制成，所述材料例如硅、碳化硅、金刚石、砷化镓、砷化铝镓、磷化铟、氮化镓等。晶片1202还可以由多种不同的材料制成以形成异质结构。晶片1202还可以由基板晶片(例如硅晶片)和在硅晶片上生长的其他层(例如外延生长的层)形成。
图12B描述在掩膜层1204沉积并且图案化以限定与半导体器件所在的硅柱相邻的沟槽和场板电介质的位置之后的基板1200，其大致上在掩膜层1204的剩余部分之下。掩膜层1204可以为硬掩模或软掩膜(softmask)。在一个实施例中，软掩模可以为光刻胶层。在实施例方法的某些变型中，可以在掩膜层1204沉积和图案化之前将保护层沉积于晶片1202的表面。保护层可以保护晶片1202的表面免于加工过程中的缺陷和损坏。如果实施例方法不使用保护层(如图12B所描述)，在进行涉及晶片1202表面的其他加工之前可以使用修复步骤以从晶片1202的表面移除损坏或清洁缺陷。例如，如果硅晶片用于晶片1202，则保护层(未示出)可以是例如厚度为约200A的热生长氧化物。在一个实施例中，掩膜层1204部分可以具有的长度dMSEG为1-3μm。
图13A描述沟槽已形成后的基板1200。在一个实施例中，使用深度反应离子刻蚀(DRIE)步骤，其导致在沟槽1302的侧壁1306上形成扇形面1304。沟槽1302可以刻蚀至深度dETCH1308，其在一个实施例中为约60μm深。应理解还可以使用不形成扇形面的其他刻蚀技术。
图13B描述掩膜层1204已被移除后的基板1200。移除掩膜层1204可以用各种步骤完成。例如，如果掩膜层1204是光刻胶掩膜，则可以使用等离子体灰化步骤。在另一实施例中，如果氮化物或氧化物用于掩膜层1204，则刻蚀步骤可以分别使用磷酸或氢氟酸。
图14A描述绝缘层1402沉积后的基板1200。用于沉积绝缘层1402的方法可以是保形的，以使厚度约为d1的绝缘材料存在于垂直侧壁1306上，存在于沟槽1302的底部，且存在于硅柱1407的上部。绝缘层1402还可以形成间隙1404。绝缘层1402可以包括二氧化硅、氮化硅、磷化硼硅酸盐玻璃等。方法如低压化学气相沉积、高密度等离子体、等离子体增强的化学气相沉积等可以用于沉积绝缘层1402。在一个实施例中，d1可以为0.5μm至10μm之间并且间隙1404可以为约10μm宽。
应注意扇形面1304未出现在图14A中。在绝缘层1402沉积之前可使扇形面从沟槽1302的侧壁1306移除。例如，如果晶片1202为硅，则热氧化步骤可以用于消耗扇形面并且氧化物移除步骤可以用于移除热氧化物，留下更光滑的侧壁。或者，在实施例方法的变型中，扇形面可以保留。在实施例方法的其他变型中，扇形面可能由于所使用的沟槽刻蚀技术而不存在或者扇形面可以足够小以至于扇形面不明显或者不引起关注。
图14B描述在填充掩膜层1406已沉积于基板1200之后的基板1200。可以选择厚度为d2的填充掩膜层1406以确保间隙1404被完全填充。在实施例方法的其他变型中，掩膜层1406可以不完全填充间隙1404。特别地，由于绝缘层1402和填充掩膜层1406的可能的偏移(loafing)，间隙1404可能被夹断，留下一部分未填充的间隙1404(未示出)。在一个实施例中，与绝缘层1402的材料相比，填充掩膜层1406的材料应具有不同的刻蚀特性，以使相对于填充掩膜层1406的材料而言刻蚀方法可对刻蚀绝缘层1402的材料具有高度选择性。例如，如果绝缘层1402是氧化物，则掩膜层1406可以为多晶硅。
图15描述在掩膜层1406已进行平面化刻蚀之后的基板1200，所述平面化刻蚀从绝缘层1402的上表面和绝缘层1402的一部分侧壁移除填充掩膜层1406，从而再生一部分间隙1404(由区域1502表示)。在一个实施例中，图15描述在进行交替循环刻蚀绝缘层1402和刻蚀填充掩膜1406以产生锥形场电介质区域之前的基板1200的起始点。
图16A和16B描述在一定量(e1)的绝缘层1402被各向同性刻蚀之前和之后的基板1200，这是指约相同量的材料被刻蚀，不论刻蚀所进行的表面的斜率。换言之，从水平面被刻蚀的绝缘层1402的量与从垂直面被刻蚀的绝缘层1402的量大约相同。刻蚀的各向同性的性质通过线1602而说明，该线粗略估计了在刻蚀过程中从图16A至图16B移除的绝缘层1402的量。从线1602可看出，所移除的绝缘材料的厚度e1在绝缘层1402的整个表面上近似恒定。如果合适地选择用于绝缘层1402的刻蚀，则可以选择相对于填充掩膜层1406而言对绝缘层1402具有高度选择性的刻蚀，以使非常少的掩膜层1406被刻蚀。例如，如果绝缘层1402为氧化物并且填充掩膜层1406为多晶硅，则氢氟酸水溶液中的刻蚀步骤可以用于进行该各向同性刻蚀。应注意，因为与区域1502相邻的绝缘层1402的侧壁暴露，所以区域1502的宽度为约2×e1。
图17A和17B描述在刻蚀厚度为e2的填充掩膜层1406之前和之后的基板1200。通过刻蚀填充掩膜层1406，在区域1502下形成由新暴露的绝缘材料1402的侧壁所限定的区域1702。区域1702与区域1502相比更窄并且大体上具有与当区域1502首次形成(见图15)时具有的宽度相同的宽度，这是因为区域1702和区域1502的初始宽度均由间隙1404(见图14A)的宽度所决定。
图18A和18B描述在厚度为e3的绝缘层1402被各向同性刻蚀之前和之后的基板1200，其中大约相同量的材料被刻蚀，不论刻蚀所进行的表面的斜率。换言之，从水平面被刻蚀的绝缘层1402的量与从垂直面被刻蚀的绝缘层1402的量大约相同。刻蚀的各向同性性质通过线1802而说明，该线粗略估计了在刻蚀过程中从图18A至图18B移除的绝缘层1402的量。从线1802可见，所移除的绝缘材料的量在绝缘层1402的整个表面上近似恒定。如果合适地选择用于绝缘层1402的刻蚀，则非常少的掩膜层1406被刻蚀(例如，图16A和16B所述的相同的刻蚀)。应注意，因为与区域1502和1702相邻的绝缘层1402的侧壁暴露，所以区域1502的宽度增加约大于2*e3的量(或者由区域1502的初始宽度总共增加2*e3+2*e1)，并且区域1702的宽度增加约2*e3(或者由区域1702的初始宽度总共增加2*e3)。换言之，在绝缘层1402的内侧壁和侧壁1306之间存在厚度少了e3的绝缘层1402。
图19A和19B描述在刻蚀厚度为e4的填充掩膜层1406之前和之后的基板1200。通过刻蚀填充掩膜层1406，在区域1502和1702下形成由绝缘材料1402新暴露的侧壁所限定的区域1902。区域1902窄于区域1702并且具有与区域1502和1702首次形成时(分别见图15和图17)大体上相同的宽度，这是因为区域1902、1702和1502的初始宽度均由间隙1404(图14A)的宽度所决定。
可继续重复进行绝缘层1402和掩膜层1406的刻蚀直至绝缘层1402达到所需的锥形。例如，两种刻蚀(绝缘层和填充掩膜层)交替进行的方法可继续重复一定次数，所述重复的次数已知可用于制备所需锥形。作为另一实施例，两种刻蚀交替进行的方法可以继续直至掩膜层1406消失或者具有低于一定阈值的厚度。交替刻蚀的每次重复均使存在的区域(例如，区域1502、1702和1902)拓宽一定量并且形成宽度约为间隙1404(图14A)宽度的新的区域。因此，通过增加重复，沟槽1302(图13A)顶部的锥形拓宽并且在沟槽1302更深处加入新的“台阶”。
图20描述在总计六次重复刻蚀掩膜层1406和绝缘层1402之后的基板1200。如果绝缘层1402的所有刻蚀移除大约相同量的绝缘层1402(即，e1＝e3＝e2x-1，其中x为刻蚀重复的次数)并且掩膜层1406的所有刻蚀移除大约相同量的掩膜层1406(即，e2＝e4＝e2x，其中x为刻蚀重复的次数)，则绝缘层1402的锥形的斜率m锥形可以为约e1/e2。
在实施例方法的其他变型中，绝缘层1402的剖面可以不同。例如，在不同的重复中通过刻蚀不同量的绝缘层1402和掩膜层1406，可以控制绝缘区域的剖面。在一个实施例中，绝缘层1402的剖面将沿着绝缘层1402的暴露侧壁具有多种不同的斜率。
绝缘材料已被描述为具有限定好的台阶，一个台阶代表一次沉积/刻蚀循环。然而，实际上，应理解该限定好的台阶可能不存在。例如，绝缘区域的剖面可以具有更加线性的形状。图21描述具有不如图20所示的剖面理想的锥形场板电介质的剖面的另一实施例。
图22A描述在所有重复交替刻蚀步骤已经完成并且填充掩膜层1406的任何剩余部分已被移除之后的基板1200。应理解在实施例方法的变型中，所有的填充掩膜层1406在重复交替刻蚀步骤的过程中可以被刻蚀。所述实施例方法的其他变型还可以使填充掩膜层1406的任何剩余部分成为场板的一部分，所述场板在导电材料沉积于沟槽中之后而形成，所述沟槽通过绝缘层1402中的锥形形成(见图22B)。
图22B描述在沉积导电材料2202之后的基板1200，所述导电材料2202填充了未被绝缘层1402填充或者在锥形形成过程中被刻蚀的沟槽1302(未标出)的剩余部分。导电材料2202可以多种材料，如无定形硅、多晶硅、金属等。如果半导体用于导电材料2202，则导电材料2202可以在沉积时原位掺杂。导电材料2202的顶部可随后使用化学机械抛光(CMP)或回蚀步骤而平面化。随后使导电材料2202的剩余部分接电，以形成锥形场板。一旦形成场板，则绝缘层1402成为锥形场板电介质区域2204。
一旦形成锥形场板电介质2204，并且晶片1202的表面(视需要)被平面化，则可以进行半导体器件制造流程以在基板1200的有源区域(例如硅柱2206和2208)中形成有源器件。例如，VTS HVFET方法可以用于在硅柱2206和2208中形成HVFET。
图23描述例如示例实施例方法2300的流程图(类似于图12-22所述的示例实施例方法)，用于在半导体方法中形成锥形场板电介质区域。在步骤2302中，获得硅晶片。硅晶片可以具有用例如外延生长的硅层产生的不同掺杂层(例如见图12A)。在步骤2304中，使光刻胶掩膜图案化(例如，见图12B)。光刻胶掩膜限定了含有锥形场板和锥形场板电介质区域的沟槽的位置和尺寸。在步骤2306中，进行DRIE(或Bosch刻蚀)以限定锥形场板的沟槽(例如，见图13A)并且剥去任何剩余的光刻胶(例如，见图13B)。在步骤2308中，氧化物层在基板的垂直和水平表面沉积(例如，见图14A)。沉积的氧化物填充沟槽的大部分但是在沟槽开口处的中间位置留下间隙。在步骤2310中，多晶硅掩膜层在晶片上和在通过步骤2308的氧化物沉积所形成的间隙中沉积(例如，见图14B)。在步骤2312中，进行多晶硅掩膜的刻蚀以使间隙中氧化物层的侧壁的一部分暴露(例如，见图15)。在步骤2314中，进行各向同性的氧化物刻蚀以移除一定厚度的在步骤2308中形成的氧化物(例如，见图16A和18A)。由于刻蚀是各向同性的(即，基本各向同性的)，所以氧化物层的所有暴露表面应被刻蚀近似相同的量。在步骤2316中，将多晶硅掩膜进一步刻蚀以使间隙中来自步骤2308的氧化物层的一部分新的侧壁暴露(例如，见图17B和19B)。在步骤2318中，确定氧化物层的锥形是否已经完成(例如，见图20)。例如，这可以基于已经进行的氧化物刻蚀/多晶硅(poly)刻蚀重复的次数而确定。作为另一实施例，可重复步骤2314和2316直至多晶硅保持阈值厚度(或没有多晶硅)。在步骤2320中，一旦锥形场板电介质已在沟槽中形成，则多晶硅沉积于沟槽中以形成锥形场板(例如，见图22B)。可能需要平面化步骤以确保场板和晶片的表面是共面的。在步骤2322中，进行MOSFET方法流程以在与含有倾斜场板的沟槽相邻的硅柱中形成HVFET。
虽然实施例方法2300已经关于具体的材料和层进行了描述，但是应理解一些层可以是任选的并且晶片和层的材料可以变化。
上述对本发明的图示实施例的说明，包括在摘要中所述的实施例，不应理解为穷举性的或者对所公开的精确形式的限制。虽然用于说明目的在本文中描述了本发明的具体的实施方案和实施例，但是在不偏离本发明更广的实质和范围下的各种等价的修改方案是可以的。实际上，应理解提供具体的实施电压、电流、频率、电力范围值、时间等用于解释目的并且根据本发明的教导还可以将其他值用于其他实施方案和实施例中。
就上述详细的说明而言可以对本发明的实施例做出这些修改方案。以下权利要求中所使用的术语不应理解为将本发明限制至说明书和权利要求所公开的具体的实施方案。相反，范围应完全通过以下权利要求确定，其应根据所制定的权利要求解释的条款而理解。本说明书和附图因此应认为是解释性的而不是限制性的。

Claims (33)

1.一种在半导体晶片中形成锥形场板电介质区域的方法，所述方法包括：
在半导体晶片中刻蚀沟槽，其中沟槽具有侧壁；
将第一厚度的第一绝缘层沉积于半导体晶片上，包括所述侧壁；
刻蚀第一量的第一绝缘层，其中与沟槽顶部相邻的所述第一绝缘层的第一上部被移除；
在半导体晶片上沉积第二厚度的第二绝缘层，其中所述第二绝缘层与一部分第一绝缘层重叠，且其中所述第二绝缘层与所述第一上部重叠；和
刻蚀第二量的所述第二绝缘层，其中沟槽侧壁上的所述第二绝缘层的第二上部被移除。
2.权利要求1的方法，其中刻蚀第二量的第二绝缘层使与所述第二上部相邻的第一绝缘层的至少一部分暴露。
3.权利要求1的方法，还包括：
在半导体晶片上沉积第三厚度的第三绝缘层；和
刻蚀第三量的所述第三绝缘层，其中沟槽侧壁上的所述第三绝缘层的第三上部被移除。
4.权利要求3的方法，其中刻蚀第三量的第三绝缘层使与所述第三上部相邻的第一绝缘层的至少一部分和与所述第三上部相邻的第二绝缘层的至少一部分暴露。
5.权利要求1的方法，其中所述第一厚度和所述第二厚度近似相同。
6.权利要求5的方法，其中所述第一绝缘层和所述第二绝缘层为相同的材料。
7.权利要求1的方法，其中所述第一厚度基本上与所述第一绝缘层在其上所沉积的表面的斜率无关。
8.权利要求1的方法，还包括：
在刻蚀沟槽前，使限定沟槽位置的硬掩模图案化，其中使硬掩模图案化包括沉积硬掩模材料。
9.权利要求8的方法，其中所述硬掩模由多晶硅制成。
10.权利要求9的方法，还包括：
在沉积所述硬掩模之前，在半导体晶片的表面上沉积保护层。
11.权利要求10的方法，其中所述保护层为氧化物。
12.权利要求1的方法，还包括：
在沟槽中的所述第一绝缘层和所述第二绝缘层上沉积导电材料，其中导电材料通过所述第一绝缘层和所述第二绝缘层与沟槽的侧壁分离以免于直接接触。
13.权利要求1的方法，其中用各向异性刻蚀进行所述第一绝缘层和所述第二绝缘层的刻蚀。
14.一种在半导体晶片中形成锥形场板电介质区域的方法，所述方法包括：
在半导体晶片中刻蚀沟槽；
在半导体晶片上沉积绝缘层，包括沉积于沟槽的侧壁上，其中绝缘层在沟槽中形成间隙，所述间隙的开口朝向沟槽顶部；
在绝缘层上沉积掩膜层，其中所述掩膜层填充至少一部分间隙；
刻蚀第一量的所述掩膜层以使间隙中所述绝缘层的第一侧壁部分暴露；
刻蚀第二量的所述绝缘层，包括所述绝缘层的第一侧壁部分；
刻蚀第三量的所述掩膜层以使间隙中的所述绝缘层的第二侧壁部分暴露，其中所述第二侧壁部分与所述第一侧壁部分相比在沟槽中更深；和
刻蚀第四量的所述绝缘层，包括所述绝缘层的第一侧壁部分和第二侧壁部分。
15.权利要求14的方法，其中在含有氢氟酸的溶液中进行所述第一量和所述第三量的刻蚀。
16.权利要求14的方法，还包括：
将沟槽内的导电材料沉积在所述绝缘层上；和
将沟槽外的一部分导电材料移除。
17.权利要求16的方法，其中将沟槽外的一部分导电材料移除包括进行化学机械抛光的步骤。
18.权利要求14的方法，还包括：
刻蚀第五量的所述掩膜层以使间隙中的绝缘层的第三侧壁部分暴露，其中第三侧壁部分与第一侧壁部分和第二侧壁部分相比在沟槽中更深；和
刻蚀第六量的所述绝缘层，包括所述绝缘层的第一侧壁部分、第二侧壁部分和第三侧壁部分。
19.权利要求14的方法，其中所述掩膜层包括硅。
20.权利要求14的方法，其中所述绝缘层包括氧化物。
21.权利要求14的方法，还包括：
在与沟槽相邻的半导体晶片中形成有源半导体器件。
22.权利要求14的方法，其中所述第一量和所述第二量约相等。
23.权利要求14的方法，其中所述第二量和所述第四量约相等。
24.权利要求23的方法，其中所述第一量和所述第二量约相等。
25.一种在半导体晶片中形成锥形场板电介质区域的方法，所述方法包括：
刻蚀半导体晶片以在其中形成沟槽；
在半导体晶片上沉积绝缘层，其中在沉积后，在沟槽内的绝缘层中形成间隙；
在绝缘层上沉积掩膜层，其中所述掩膜层填充至少一部分间隙；和
交替刻蚀间隙内的部分掩膜层和部分绝缘层以在沟槽内形成锥形绝缘层。
26.权利要求25的方法，其中所述掩膜层的刻蚀使用含有氢氟酸的溶液进行。
27.权利要求25的方法，还包括：
将导电材料沉积于沟槽内的在绝缘层上；和
将沟槽外的一部分导电材料移除。
28.权利要求27的方法，其中将沟槽外的一部分导电材料移除包括进行化学机械抛光的步骤。
29.权利要求25的方法，其中所述掩膜层包括硅。
30.权利要求25的方法，其中所述绝缘层包括氧化物。
31.权利要求25的方法，还包括：
在与沟槽相邻的半导体晶片中形成有源半导体器件。
32.权利要求25的方法，其中交替刻蚀部分掩膜层和部分绝缘层包括：
刻蚀第一量的掩膜层以使间隙中的绝缘层的第一侧壁部分暴露；
刻蚀第二量的绝缘层，其中所述第二量包括绝缘层的第一侧壁部分的第一部分；
刻蚀第三量的掩膜层以使间隙中的绝缘层的第二侧壁部分暴露，其中第二侧壁部分与第一侧壁部分相比在沟槽中更深；和
刻蚀第四量的绝缘层，其中第四量包括绝缘层的第一侧壁部分的第二部分和第二侧壁部分的第一部分。
33.权利要求32的方法，其中所述第二量和所述第四量约相等，且其中所述第一量和所述第二量约相等。
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