KR101955321B1 - 테이퍼진 산화물의 형성 방법 - Google Patents
테이퍼진 산화물의 형성 방법 Download PDFInfo
- Publication number
- KR101955321B1 KR101955321B1 KR1020157001995A KR20157001995A KR101955321B1 KR 101955321 B1 KR101955321 B1 KR 101955321B1 KR 1020157001995 A KR1020157001995 A KR 1020157001995A KR 20157001995 A KR20157001995 A KR 20157001995A KR 101955321 B1 KR101955321 B1 KR 101955321B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating layer
- trench
- etching
- delete delete
- depositing
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 93
- 238000005530 etching Methods 0.000 claims abstract description 59
- 238000000151 deposition Methods 0.000 claims abstract description 39
- 239000004065 semiconductor Substances 0.000 claims abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 229920005591 polysilicon Polymers 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 230
- 239000000463 material Substances 0.000 claims description 28
- 239000004020 conductor Substances 0.000 claims description 18
- 239000011241 protective layer Substances 0.000 claims description 12
- 238000009413 insulation Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 36
- 229910052710 silicon Inorganic materials 0.000 abstract description 36
- 239000010703 silicon Substances 0.000 abstract description 36
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 239000010409 thin film Substances 0.000 abstract description 2
- 235000012431 wafers Nutrition 0.000 description 53
- 239000000758 substrate Substances 0.000 description 41
- 239000011810 insulating material Substances 0.000 description 18
- 230000008021 deposition Effects 0.000 description 17
- 101000606506 Homo sapiens Receptor-type tyrosine-protein phosphatase eta Proteins 0.000 description 13
- 102100039808 Receptor-type tyrosine-protein phosphatase eta Human genes 0.000 description 13
- 101150079533 DEP2 gene Proteins 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 101150015520 DEP3 gene Proteins 0.000 description 8
- 230000005684 electric field Effects 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 6
- 210000000746 body region Anatomy 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000004380 ashing Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- FFBGYFUYJVKRNV-UHFFFAOYSA-N boranylidynephosphane Chemical compound P#B FFBGYFUYJVKRNV-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- -1 for example Substances 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000005389 semiconductor device fabrication Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 241000237503 Pectinidae Species 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000000708 deep reactive-ion etching Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000006903 response to temperature Effects 0.000 description 1
- 235000020637 scallop Nutrition 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
고전압 반도체 장치들을 위한 테이퍼진 필드 플레이트 유전체 영역의 제조 공정들이 개시된다. 일 예시적 공정은 산화물 박막을 퇴적하는 단계, 폴리실리콘 하드 마스크를 퇴적하는 단계, 레지스트층을 퇴적하는 단계, 및 트렌치 영역을 식각하는 단계, 딥 실리콘 트렌치 식각을 수행하는 단계 및 상기 레지스트층을 스트립하는 단계를 포함할 수 있다. 상기 공정은 상기 트렌치 내에 테이퍼진 벽을 형성하기 위하여 산화물 층의 퇴적 및 상기 산화물의 이방성 식각의 반복된 단계들을 더 포함할 수 있다. 상기 공정은 폴리를 퇴적하는 단계 및 상기 반도체 장치를 형성하기 위하여 추가의 공정을 수행하는 단계를 더 포함할 수 있다. 다른 예시적 공정은 반도체 웨이퍼 내에 트렌치를 식각하는 단계, 상기 트렌치 내에 갭을 형성하기 위하여 상기 반도체 웨이퍼 상에 절연층을 퇴적하는 단계, 상기 절연층 상에 마스크층을 퇴적하는 단계, 및 테이퍼진 필드 플레이트 유전체 영역을 형성하기 위하여 상기 마스크층 및 상기 절연층을 교대로 식각하는 단계를 포함할 수 있다.
Description
본 개시는 일반적으로, 고전압 반도체들을 위한 필드 플레이트 유전체들의 제조에 관한 것이며, 더욱 상세하게는 본 개시는 고전압 반도체 장치들을 위한 테이퍼진 필드 플레이트 유전체들의 제조에 관한 것이다.
본 출원은 2012년 7월 25일 출원한 미국 특허 출원 번호 제13/558,218 및 2012년 8월 10일 출원한 미국 특허 출원 번호 제13/572,492호의 우선권을 주장하며, 그 전체 개시들이 아래 개시된 것과 같은 목적을 위하여 그 전문이 참조로서 여기에 원용된다.
전자 장치들은 구동하기 위하여 전력을 사용한다. 전력은 일반적으로 고전압 교류 전원(ac)로서 월 소켓(wall sock)을 통해 전달된다. 전형적으로 전력 변환기(power converter) 또는 전력 공급장치(power supply)로 일컬어지는 장치는 에너지 전달 성분을 통해 고전압 교류 입력을 잘 조절된(regulated) 직류(dc) 출력으로 변환하기 위하여 사용될 수 있다. 전력 변환기의 한 가지 종류는 스위치 모드 전력 변환기이며, 이는 고효율, 작은 사이즈 및 낮은 중량에 의해 오늘날 많은 전자장치들에 일반적으로 사용된다. 태블릿 컴퓨터들, 스마트 폰들 및 LED 조명들과 같은 전자 장치들에 전기를 제공하는 많은 스위치 모드 전력 변환기들은 고전압들을 다룰 수 있는 전력 반도체 장치들에 의존한다. 예를 들어, 핸드폰 충전기들 내의 반도체 장치들은 항복(breaking down) 없이 600V까지의 피크 전압들을 다루도록 요구될 수 있다. 이러한 고전압 장치들 중 일부는 반도체의 더 넓은 면적들 상으로 전계들을 분산시킴(spreading)에 의해 고전압들을 다루며, 이는 전계들이 항복 문턱들(breakdown thresholds)을 초과하는 것을 방지한다. 상기 전계들의 분산을 돕기 위하여, 때때로 필드 플레이트들(field plates)이 사용된다.
고전압 트랜지스터의 한 가지 종류는 수직 박형 실리콘(vertical thin silicon, VTS) 고전압 전계 효과 트랜지스터(high-voltage field effect transistor, HVFET)이다. 예를 들어, 도 1은 웨이퍼(11) 상에 만들어진 예시적 VTS HVFET(10)를 도시한다. VTS HVFET(10)는 실리콘 필라(pillar) 내에 소스 영역들(15a, 15b), 바디 영역(14) 및 드레인 영역들(12, 13)(긴 드레인 연장부(drain extension)를 포함하는)을 포함한다. 게이트들(17a, 17b)에 인가된 포텐셜은 바디 영역(14) 내의 채널을 조절하며, 소스 영역들(15a, 15b) 및 드레인 영역들(12, 13) 사이의 전도(conduction)를 조절할 수 있다. 바디 영역(14)의 포텐셜은 바디 콘택(16)에 의해 조절될 수 있다. HVFET(10)은 또한 필드 플레이트 유전체(19)에 의해 상기 실리콘 필라로부터 분리되는 필드 플레이트(18)를 구비한다. 필드 플레이트(18)는 상기 연장된 드레인 영역 내의 더 넓은 면적들 상으로 높은 전압 강하들(voltage drops)을 분산시킴(즉, 전계들의 분산)에 의해 항복 전압 증가를 가능하게 한다.
본 개시는 전술한 고전압 트랜지스터의 문제점들을 극복하기 위한 필드 플레이트 유전체들의 제조 방법을 제공한다.
본 발명의 비한정적 및 비전면적 실시예들은 아래의 도면들을 참조로 설명되며, 유사한 참조번호들은 다르게 특정되지 않는 한 다양한 도면들을 통해 유사한 부분들을 가리킨다.
도 1 내지 도 10은 다양한 단계들에서의 퇴적 및 식각에 의한 테이퍼진 산화물의 형성을 나타낸다. 도 11 내지 도 23은 다양한 단계들에서의 두꺼운 산화물의 퇴적에 의한 테이퍼진 산화물의 형성을 나타낸다.
도 1은 필드 플레이트를 구비한 예시적 HVFET을 도시한다.
도 2a 내지 도 2c는 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 하드 마스크의 형성을 도시한다.
도 3a 및 도 3b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 트렌치의 식각을 도시한다.
도 4a 및 도 4b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 절연층 퇴적 및 식각의 제1 사이클을 도시한다.
도 5a 및 도 5b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 절연층 퇴적 및 식각의 제2 사이클을 도시한다.
도 6a 및 도 6b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 절연층 퇴적 및 식각의 제3 사이클을 도시한다.
도 7은 예시적 공정에 따른 예시적 테이퍼진 필드 플레이트를 형성하기 위하여도전 물질을 수용하도록 준비된 테이퍼진 필드 플레이트 유전체 영역을 도시한다.
도 8은 다른 프로파일을 구비하는 다른 테이퍼진 필드 플레이트 유전체 영역의 단면을 도시한다.
도 9는 상기 테이퍼진 필드 플레이트 유전체 영역을 형성하기 위하여 상기 테이퍼진 필드 플레이트 유전체 영역에 의해 형성된 상기 테이퍼진 영역 내에 퇴적된 도전 물질을 도시한다.
도 10은 테이퍼진 필드 플레이트 유전체 영역을 형성하기 위한 예시적 공정을 위한 플로우 차트를 도시한다.
도 11은 필드 플레이트를 구비한 다른 예시적 HVFET 구조물을 도시한다.
도 12a 및 도 12b는 테이퍼진 필드 플레이트 유전체 영역을 형성하기 위한 예시적 공정에 따른 테이퍼진 필드 플레이트 및 필드 플레이트 유전체 영역을 위한 트렌치 식각을 위한 마스크의 형성을 도시한다.
도 13a 및 13b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 트렌치의 식각을 도시한다.
도 14a 및 도 14b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 제1 절연층의 퇴적 및 마스크층으로 상기 절연층 내의 갭을 채우는 단계를 도시한다.
도 15는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 상기 마스크층의 식각을 도시한다.
도 16a 및 도 16b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 상기 절연층의 등방성 식각을 도시한다.
도 17a 및 도 17b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 상기 마스크층의 식각의 제2 반복을 도시한다.
도 18a 및 도 18b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 상기 절연층의 등방성 식각의 제2 반복을 도시한다.
도 19a 및 도 19b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 상기 마스크층의 식각의 제3 반복을 도시한다.
도 20은 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 상기 절연층의 식각 및 상기 마스크층의 식각을 수 회 더 반복한 이후의 테이퍼진 필드 플레이트 유전체 영역을 도시한다.
도 21은 덜 이상적인 프로파일을 갖는 테이퍼진 필드 플레이트 유전체 영역을 도시한다.
도 22a 및 도 22b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 상기 테이퍼진 필드 플레이트를 형성하기 위하여 사용되는 도전 물질의 퇴적을 도시한다.
도 23은 테이퍼진 필드 플레이트 유전체의 형성을 위한 다른 예시적 공정을 위한 플로우 차트를 도시한다.
도 1 내지 도 10은 다양한 단계들에서의 퇴적 및 식각에 의한 테이퍼진 산화물의 형성을 나타낸다. 도 11 내지 도 23은 다양한 단계들에서의 두꺼운 산화물의 퇴적에 의한 테이퍼진 산화물의 형성을 나타낸다.
도 1은 필드 플레이트를 구비한 예시적 HVFET을 도시한다.
도 2a 내지 도 2c는 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 하드 마스크의 형성을 도시한다.
도 3a 및 도 3b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 트렌치의 식각을 도시한다.
도 4a 및 도 4b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 절연층 퇴적 및 식각의 제1 사이클을 도시한다.
도 5a 및 도 5b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 절연층 퇴적 및 식각의 제2 사이클을 도시한다.
도 6a 및 도 6b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 절연층 퇴적 및 식각의 제3 사이클을 도시한다.
도 7은 예시적 공정에 따른 예시적 테이퍼진 필드 플레이트를 형성하기 위하여도전 물질을 수용하도록 준비된 테이퍼진 필드 플레이트 유전체 영역을 도시한다.
도 8은 다른 프로파일을 구비하는 다른 테이퍼진 필드 플레이트 유전체 영역의 단면을 도시한다.
도 9는 상기 테이퍼진 필드 플레이트 유전체 영역을 형성하기 위하여 상기 테이퍼진 필드 플레이트 유전체 영역에 의해 형성된 상기 테이퍼진 영역 내에 퇴적된 도전 물질을 도시한다.
도 10은 테이퍼진 필드 플레이트 유전체 영역을 형성하기 위한 예시적 공정을 위한 플로우 차트를 도시한다.
도 11은 필드 플레이트를 구비한 다른 예시적 HVFET 구조물을 도시한다.
도 12a 및 도 12b는 테이퍼진 필드 플레이트 유전체 영역을 형성하기 위한 예시적 공정에 따른 테이퍼진 필드 플레이트 및 필드 플레이트 유전체 영역을 위한 트렌치 식각을 위한 마스크의 형성을 도시한다.
도 13a 및 13b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 트렌치의 식각을 도시한다.
도 14a 및 도 14b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 제1 절연층의 퇴적 및 마스크층으로 상기 절연층 내의 갭을 채우는 단계를 도시한다.
도 15는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 상기 마스크층의 식각을 도시한다.
도 16a 및 도 16b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 상기 절연층의 등방성 식각을 도시한다.
도 17a 및 도 17b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 상기 마스크층의 식각의 제2 반복을 도시한다.
도 18a 및 도 18b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 상기 절연층의 등방성 식각의 제2 반복을 도시한다.
도 19a 및 도 19b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 상기 마스크층의 식각의 제3 반복을 도시한다.
도 20은 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 상기 절연층의 식각 및 상기 마스크층의 식각을 수 회 더 반복한 이후의 테이퍼진 필드 플레이트 유전체 영역을 도시한다.
도 21은 덜 이상적인 프로파일을 갖는 테이퍼진 필드 플레이트 유전체 영역을 도시한다.
도 22a 및 도 22b는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성을 위한 예시적 공정에 따른 상기 테이퍼진 필드 플레이트를 형성하기 위하여 사용되는 도전 물질의 퇴적을 도시한다.
도 23은 테이퍼진 필드 플레이트 유전체의 형성을 위한 다른 예시적 공정을 위한 플로우 차트를 도시한다.
아래의 설명에서, 다수의 특정한 세부사항들이 본 발명의 완전한 이해를 제공하기 위하여 제시된다. 그러나, 특정한 세부사항이 본 발명을 실행하기 위하여 필수적으로 채용될 필요는 없음이 당업자에게 명백해질 것이다. 다른 예시들에서, 본 발명의 모호해짐을 방지하기 위하여 공지의 물질들 및 방법들은 상세히 설명되지는 않는다.
본 명세서를 통하여 "하나의 실시예", "일 실시예", "하나의 예시", 또는 "일 예시"에 대한 인용은 상기 실시예 또는 예시와 연결되어 설명된 특정한 피쳐들, 구조들 또는 특성들이 본 발명의 적어도 하나의 실시예 내에 포함된다는 것을 의미한다. 따라서, 본 명세서를 통해 다양한 위치들에서 문구들 "하나의 실시예에서", "일 실시예에서", "하나의 예시", 또는 "일 예시"의 등장은 필수적으로 모두 동일한 실시예 또는 예시를 가리키는 것이 아니다. 게다가, 특정한 피쳐들, 구조들 또는 특성들은 하나 또는 그 이상의 실시예들 및 예시들에서 임의의 적합한 결합들 및/또는 서브결합들 내에서 결합될 수 있다. 특정한 피쳐들, 구조물 또는 특성들은 집적 회로, 전자 회로, 조합 논리 회로, 또는 상기 설명한 기능성을 제공하는 다른 적합한 부품들 내에 포함될 수 있다. 게다가, 여기서 도면들은 당업자들에게 설명 목적으로 제공되며 도면들이 필수적으로 비율에 맞춰 그려지지는 않았다는 점이 이해되어야 한다.
전술한 것과 같이, 도 1은 필드 플레이트(18)의 깊이를 따라 실질적으로 동일한 두께인 필드 플레이트 유전체(19)를 구비하는 필드 플레이트(18)를 도시한다. 신뢰성 있는 장치를 최적으로 개발하기 위하여, 이는 연장된 드레인 영역(13)을 따라 일정한 전계를 유지하기에 적합할 수 있다. 일정한 전계 필라를 유지하기 위하여, 연장된 드레인 영역(13)을 위한 경사형(graded) 도핑 프로파일이 필수적일 수 있다. 특히, 드레인 영역(13)의 경사형 도핑은 VTS 장치(10)의 표면에 접근할수록, 상기 깊이를 따라 점진적으로 감소될 수 있다. 이러한 방식으로, VTS 장치(10)가 최대 항복 전압을 지지하는 것이 가능하도록, VTS 장치(10)가 연장된 드레인 영역(13) 및 산화물(19) 사이에서 공핍(deplete)될 수 있다. 그러나, 경사형 도핑 프로파일을 갖는 것의 한 가지 단점은 VTS 장치(10)의 표면에 가까울수록 더 낮은 도핑을 가지는 것일 수 있고, 이는 더 높은 고유 저항(specific resistance) 및 감소된 효율을 유발할 수 있다.
도면들에 도시되고 아래 설명되는 것과 같이, 상기 필드 플레이트 유전체 두께는 상기 장치의 두께에 따라 달라진다. 특히, 상기 산화물 두께는 상기 표면에서 최소이고, 바닥부에 도달할 때까지 장치(10)의 깊이를 따라 증가하며, 이는 VTS 장치(10)의 표면 근처에서 연장된 드레인 영역(13)의 증가된 도핑을 가능하게 한다. 그 결과로, VTS 장치(10)의 고유 저항은 3 내지 4 배의 인자(factor)로 감소될 수 있다. 일 예시에서, 고유 온 저항(specific on-resistance)은 VTS 장치(10)의 상기 드레인 및 소스 사이는 실질적으로 0 V일 때의 물질 및 반도체의 설계에 기초한 본질적인 저항으로 정의될 수 있다. 상기 반도체 장치의 효율을 향상시키기 위하여, 상기 고유 저항은 감소되어 상기 소자가 전도성일 때 전력 소모를 감소시킬 수 있다는 점이 이해될 것이다. 일 예시에서, 상기 필드 플레이트 유전체의 달라지는 두께는 테이퍼(tapering)에 의해 달성될 수 있다. 이러한 방식으로, 도핑의 일정한 분포가 달성될 수 있다.
반도체 기판 내에 테이퍼진 필드 플레이트 유전체를 형성하기 위한 예시적 공정이 아래에 설명된다. 이러한 예시적 공정은 쇼트키 다이오드들(Schottky diodes), HVFET들, JFET, IGBT, 바이폴라 트랜지스터들(bipolar transistors) 및 동류물과 같은 다양한 종류의 장치들을 형성하는 공정들에 유용할 수 있다. 상기 테이퍼진 필드 플레이트 유전체 제조는 상기 예시적 공정의 다양한 단계들을 도시하는 도면들을 참조로 설명된다. 논의의 편의를 위하여, 예시적 공정은 하나의 필드 플레이트 유전체 영역의 제조를 참조로 설명된다. 그러나, 기판의 오직 일부분만이 도면들 내에서 도시되었음이 이해되어야 한다. 실제로는, 테이퍼진 필드 플레이트 유전체 영역들을 갖는 필드 플레이트들을 구비하는 많은 장치들(예를 들어, HVFET들)이 기판을 가로질러 병렬로 형성될 수 있다.
도 2a는 웨이퍼(202), 보호층(protective layer)(204) 및 마스크층(206)을 포함하는 기판(200)을 도시한다. 웨이퍼(202)는 예를 들어 실리콘, 실리콘 카바이드, 다이아몬드, 갈륨 비소(gallium arsenide), 알루미늄 갈륨 비소(aluminum gallium arsenide), 인듐 포스파이드(indium phosphide), 갈륨 질화물(gallium nitride) 및 동류물과 같은 다양한 물질들로 형성될 수 있다. 웨이퍼(202)는 또한 헤테로구조(hetero structure)를 형성하기 위해 다수의 다른 물질들로 형성될 수 있다. 웨이퍼(202)는 또한 베이스 웨이퍼 상측 상에 성장한 다른 층들(예를 들어, 에피택셜 성장한 층들)을 구비하는 베이스 웨이퍼(예를 들어, 실리콘 웨이퍼)로 형성될 수 있다. 일 예시에서, 웨이퍼(202)는 700 내지 1000 ㎛의 두께일 수 있다.
도시된 것과 같이, 공정 동안의 결함들 및 손상으로부터 웨이퍼(202)의 표면을보호하기 위하여 보호층(204)이 웨이퍼(202)의 표면 상에 퇴적된다. 보호층(204) 및 마스크층(206)은 예시적 공정의 다양한 변형예들 내에서 선택적일 수 있다. 더욱 단순한 공정에서, 테이퍼진 산화물은 마스크층(206) 없이 형성될 수 있고, 실리콘 필라 자체가 상기 산화물을 위한 하드 마스크로서 사용될 수 있다. 웨이퍼(202)를 위하여 실리콘 웨이퍼를 사용하는 예시적 공정의 변형예들에서, 보호층(204)은 예를 들어 약 200Å의 두께를 갖는 열적으로 성장한 산화물일 수 있다.
마스크층(206)은 하드 마스크(예를 들어, 폴리실리콘, 질화물 및 동류물)일 수 있다. 마스크층(206)은 상기 필드 플레이트 유전체를 형성하기 위하여 사용될 절연 물질과 다른 식각 특성들을 갖도록 선택될 수 있다. 마스크층(206)을 상기 필드 플레이트 유전체와 다른 식각 특성들을 갖도록 선택함에 의해, 마스크층(206)에 대하여 상기 필드 플레이트 유전체 물질의 높은 선택비를 갖는 식각이 사용될 수 있고, 이는 마스크층(206)이 상기 테이퍼진 필드 플레이트 유전체의 형성 과정 내내 사용되는 것을 가능하게 한다. 예를 들어, 폴리실리콘이 마스크층(206)을 위해 사용될 수 있다. 상기 필드 플레이트 유전체 물질이 산화물일 것이라면, 산화물 대 실리콘의 식각 선택비가 10:1 또는 20:1인 식각 레시피(recipe)를 선택하는 것이 가능해야 한다. 일 예시에서, 마스크층(206)은 약 2 내지 5 ㎛ 두께일 수 있으나, 상기 필드 플레이트 유전체 물질의 식각을 위하여 사용되는 상기 식각 레시피의 선택비에 따라 다른 두께들도 가능할 수 있다.
도 2b는 상기 반도체 장치가 위치할 상기 실리콘 필라에 인접한 상기 트렌치 및 필드 플레이트 유전체의 위치를 한정하기 위하여 마스크층(208)이 퇴적되고 패터닝된 이후의 기판(200)을 도시한다(이러한 필라들은 대략 마스크층(208)의 잔류 부분들 아래에 위치할 것이다). 마스크층(208)은 포토레지스트 마스크이다. 다른 예시에서, 보호층(204) 및 마스크층이 사용되지 않을 수 있고, 포토레지스트층이 실리콘 웨이퍼(202)의 표면 상에 직접 퇴적될 수 있다.
도 2c는 마스크층(208)에 의해 정의된 것과 같이 상기 트렌치가 식각될 영역 내의 웨이퍼(202)의 표면을 노출하기 위하여 마스크층(206) 및 보호층(204)이 식각된 이후의 기판(200)을 도시한다. 일 예시에서, 웨이퍼(202)의 노출된 부분은 dEXPOSED이며, 약 10 내지 12 ㎛ 폭일 수 있다.
도 3a는 트렌치(302)가 형성된 이후의 기판(200)을 도시한다. 일 예시에서, 딥 반응성 이온 식각(deep reactive ion etch, DRIE) 단계가 사용되고, 이는 트렌치(302)의 측벽들(306) 상에 부채꼴들(scallops)(304)의 형성을 유발한다. 트렌치(302)는 깊이(308)까지 식각될 수 있고, 이는 일 예시에서 약 60 ㎛ 깊이일 수 있다. 트렌치(302)를 형성하기 위하여 부채꼴들을 형성하지 않는 다른 식각 기술들도 사용될 수 있음이 이해되어야 한다.
도 3b는 마스크층(208)이 제거된 이후의 기판(200)을 도시한다. 마스크층(208)을 제거하는 것은 다양한 단계들로 달성될 수 있다. 예를 들어, 마스크층(208)이 포토레지스트 마스크라면, 플라즈마 애싱(plasma ashing) 단계가 사용될 수 있다. 다른 예시에서, 질화물 또는 산화물이 사용된다면, 각각 인산(phosphoric acid) 또는 플루오르화 수소산(hydrofluoric acid) 식각 단계가 사용될 수 있다. 도 4a는 절연층(402)가 퇴적된 이후의 기판(200)을 도시한다. 전술한 것과 같이, 필드 플레이트 유전체는 하나 또는 그 이상의 절연층들(402)을 포함한다. 대략 절연 물질의 두께 dDEP1이 수직(예를 들어 측벽들(306)) 및 수평 표면들(예를 들어 트렌치(302)의 바닥부 및 마스크층(206)의 상측 상에)인 노출된 표면들 상에 존재하도록 절연층(302) 퇴적을 위한 공정은 컨포말할 수 있다. 절연층(402)은 실리콘 이산화물(silicon dioxide), 실리콘 질화물, 보론 포스파이드 실리케이트 글래스(boron phosphide silicate glass, BPSG) 및 동류물일 수 있다. 저압 화학 기상 퇴적(low pressure chemical vapor deposition), 고밀도 플라즈마, 플라즈마 향상 화학 기상 퇴적(plasma enhanced chemical vapor deposition) 및 동류물과 같은 공정들이 절연층(402)을 퇴적하기 위해 사용될 수 있다. 두께 dDEP1는 공정들 내에서 온도, 시간 및 광에 응답하여 결정될 수 있다. 다른 예시에서, dDEP1은 대략 0.5 ㎛이다.
도 4b는 고도의 이방성 식각으로 절연층(402)의 두께 dETCH1를 식각한 이후의 기판(200)을 도시한다. 다시 말하면, 상기 기판의 수평 표면들이 수직 표면들보다는 실질적으로 더 식각된다. 예를 들어, 수직 대 수평의 식각비는 100 대 1일 수 있고, 이는 또한 식각의 방향성(directionality)으로도 알려져 있을 수 있다. 일 예시에서, dETCH1은 수직 방향으로 4 ㎛의 거리일 수 있다. 절연층(402)의 식각 속도가 마스크층(206) 또는 웨이퍼(202)의 식각 속도보다 훨씬 높도록 절연층(402)을 식각하기 위하여 사용되는 식각 레시피가 선택될 수 있다. 상기 식각 레시피의 선택비가 충분히 높다면, 상기 테이퍼진 필드 플레이트 유전체를 형성하기 위한 공정 내내 동일한 마스크층(206)이 사용될 수 있다. 추가적으로, 반도체 웨이퍼(202) 및 마스크층(206)을 위하여 동일한 물질이 사용된다면(예를 들어, 실리콘 웨이퍼 및 폴리실리콘 마스크), 절연층(402)을 식각하기 위한 상기 식각 레시피는 트렌치(302)의 바닥부에서 반도체 웨이퍼(202)의 상기 노출된 부분들 및 반도체 웨이퍼(202)의 상기 표면에서의 마스크층(206)에 대하여 절연층(402)의 물질을 위한 유사한 선택비를 가질 수 있다. 예를 들어, 적어도 10:1 또는 20:1의 선택비가 사용될 수 있다.
도 4b에 도시된 것과 같이, 수평 표면들(예를 들어, 마스크층(202)의 상부 표면 및 트렌치(302)의 바닥 부분) 상의 절연층(402)의 부분들이 완전히 제거되도록 dETCH1은 dDEP1보다 클 수 있다. 그러나, 트렌치(302)의 측벽들(306) 상에서 도시된 것과 같이, 수직 표면들 상의 절연층(402)의 부분들은 대략 dETCH1까지, 또는 일부 경우들에서 dETCH1보다 작은 양만큼 아래로 식각될 것이다. 다시 말하면, 수직 표면들 상의 절연층(402)의 상측 부분만이 제거되며(예를 들어, 트렌치(302) 내의 측벽들(306) 상의 절연층(402) 부분), 이는 dETCH1까지의 깊이에 비례한다.
도 4a에는 부채꼴들(304)이 나타나지 않음에 주목한다. 상기 부채꼴들은 절연층(402)의 퇴적 이전에 트렌치(302)의 측벽들로부터 제거될 수 있다. 예를 들어, 웨이퍼(202)가 실리콘이라면, 상기 부채꼴들을 소모하기 위하여 열산화 단계가 사용될 수 있고, 상기 열 산화물을 제거하여 더 매끄러운 측벽을 남기기 위하여 산화물 제거 단계가 사용될 수 있다. 대안적으로, 예시적 공정의 변형예들에서, 상기 부채꼴들이 잔류할 수도 있다. 예시적 공정의 다른 변형예들에서, 상기 부채꼴들은 사용되는 트렌치 식각 기술에 의하여 존재하지 않을 수 있거나, 또는 상기 부채꼴들이 분명하게 나타나지 않거나 중요하지 않을 정도로 상기 부채꼴들이 충분히 작을 수 있다.
도 5a는 기판(202) 상에 절연층(502)이 퇴적된 이후의 기판(200)을 도시한다. 절연층(502)은 절연층(402)이 이전에 제거되지 않았던 트렌치(302)의 측벽들(306) 상의 절연층(402) 상측 상에 퇴적될 수 있다. 대략 절연층(502)의 두께 dDEP2가 수직 및 수평 표면들 모두 상에 퇴적되도록 절연층(502)의 퇴적을 위한 공정은 컨포말할 수 있다. 절연층(502)은 절연층(402)과 동일한 기술로, 동일한 두께까지 퇴적된 동일한 물질일 수 있다. 하나의 대안예에서, 절연층(402)과는 대조적으로, 절연층(502)은 다른 기술로 퇴적된 다른 물질일 수 있거나, 또는 다른 두께를 가질 수 있다. 제거된 절연층(402)을 구비하지 않는 측벽들(306)의 부분들이 이제 대략 절연 물질의 총 두께 dDEP1 + dDEP2을 가질 수 있다. 그러나, 트렌치(302)의 바닥부에서 노출된 웨이퍼(202)의 부분들은 절연 물질의 오직 대략 dDEP2의 두께를 가질 수 있다. 일 예시에서, 절연층(402)의 두께 dDEP1는 절연층(502)의 두께 dDEP2와 실질적으로 동일하다. 다른 예시에서, 절연층들(402, 502)의 두께(dDEP1, dDEP2)는 다르다.
도 5b는 이방성 식각으로(예를 들어, 도 4b를 참조로 논의한 것과 같이 절연층(402)을 식각하기 위하여 사용된 동일한 식각) 절연층(502)의 두께dETCH2 및 절연층(402)의 일부를 식각한 이후의 기판(200)을 도시한다. 특히, 마스크(206)의 측벽 상 및 트렌치(302)의 측벽 상의(절연층(402) 상의) 절연층(502) 상측 부분이 식각되었다. 이제 절연층(402) 필라 상에 절연층(502) 필라가 위치한다.
도 6a는 기판(202) 상에 절연층(602)이 퇴적된 이후의 기판(200)을 도시한다. 대략 절연 물질(602)의 두께 dDEP3이 수직 및 수평 표면들 모두 상에 퇴적되도록 절연층(602)을 퇴적하기 위한 공정은 컨포말할 수 있다. 절연층(602)은 절연층(402) 또는 절연층(502)과 동일한 기술로, 동일한 두께까지 퇴적된 동일한 물질일 수 있다. 대안예에서, 절연층(402) 또는 절연층(502)과 대조적으로, 절연층(602)은 다른 기술로 퇴적된 다른 물질일 수 있거나, 또는 다른 두께를 가질 수 있다. 제거된 절연층들(402, 502)을 구비하지 않는 측벽들(306)의 부분들은 이제 대략 절연 물질의 총 두께 dDEP1 + dDEP2 + dDEP3을 가질 수 있다. 그러나, 트렌치(302)의 바닥부에서 노출되는 웨이퍼(202) 부분들은 오직 대략 절연 물질의 두께 dDEP3을 갖는다. 도시된 것과 같이, 제1 영역(609)은 절연층(602)의 부분들만을 포함하며, 상기 절연 물질은 dDEP3의 두께이다. 제2 영역(611)은 절연층(402, 602)의 부분들을 포함하며, 영역(601) 내의 측벽들(306)을 따른 절연 물질의 총 두께는 dDEP1 + dDEP3이다. 제3 영역(613)은 절연층(402, 502, 602)의 부분들을 포함하며, 영역(613) 내의 측벽들(306)을 따른 절연 물질의 총 두께는 dDEP1 + dDEP2 + dDEP3과 같다.
도 6b는 이방성 식각으로(예를 들어, 도 4b를 참조로 논의된 것과 같은 절연층(402)을 식각하는 데 사용되는 동일한 식각) 절연층(602)의 두께 dETCH3(및 절연층(402) 및 절연층(502)의 일부)을 식각한 이후의 기판(200)을 도시한다. 이제 절연층(502) 필라 상에 절연층(602) 필라가 위치하며, 절연층(502) 필라는 절연층(402) 필라 상에 위치한다. 도시된 것과 같이, 제1 영역(615)은 절연층(402)만을 포함하며, 제1 영역(615) 내의 절연 물질은 두께 dDEP1이다. 제2 영역(617)은 측벽(306)을 따라 절연층(402, 502)의 부분들을 포함하며, 영역(617) 내의 절연 물질의 총 두께는 dDEP1 + dDEP2이다. 제3 영역(619)은 절연층들(402, 502, 602)의 부분들을 포함하며, 영역(619) 내의 측벽들(306)을 따른 절연 물질의 총 두께는 dDEP1 + dDEP2 + dDEP3과 같다.
도 4a 및 도 4b, 도 5a 및 도 5b 및 도 6a 및 도 6b의 도면 세트들 중 임의의 하나에서 도시되고, 이들을 참조로 설명된 것과 같이 유전체를 퇴적하고 식각하는 공정은 트렌치(302)를 채우기 위해 필요한 만큼 여러 번 반복될 수 있다. 예를 들어, 도 7에서 도시된 것과 같이, 퇴적 및 식각하는 단계의 9회의 사이클들이 도 7에 도시된 트렌치를 채우기 위하여 사용되었다. 구체적으로, 9회의 사이클들은 전술한 절연층들(402, 502, 602) 및 절연층들(701-706)을 생성하는 6회의 추가적인 사이클들과 연관된다. 퇴적 두께들이 모두 대략 동일하고(예를 들어, dDEP1 = dDEP2 = dDEP3 = dDEPX), 식각 양들이 모두 대략 동일한(예를 들어, dETCH1 = dETCH2 = dETCH3 = dETCHX) 경우들에서, 상기 테이퍼진 필드 플레이트 유전체 영역의 기울기(m OX)가 dETCHX/dDEPX에 의해 근사될 수 있다.
예시적 공정의 다른 변형예들에서, 상기 테이퍼진 필드 플레이트 유전체 영역의 상기 프로파일은 다를 수 있다. 예를 들면, 다른 두께들의 절연층들을 사용하고, 다른 양들의 절연층들을 식각함에 의해, 상기 테이퍼진 필드 플레이트 유전체 영역의 프로파일이 조절될 수 있다. 일 예시에서, 상기 테이퍼진 필드 플레이트 유전체 영역의 프로파일은 상기 테이퍼진 필드 플레이트 유전체 영역을 따라 다수의 다른 기울기들을 가질 것이다.
상기 테이퍼진 필드 플레이트 유전체 영역은 각각의 퇴적/식각 사이클을 표현하는 하나의 단차를 구비하는 잘 정의된 단차들(well-defined steps)을 갖도록 도시되었다. 그러나, 실제로, 잘 정의된 단차들이 존재하지 않을 수 있음이 이해되어야 한다. 예를 들어, 상기 테이퍼진 필드 플레이트 유전체 영역의 프로파일은 더욱 선형을 가질 수 있다. 도 8은 도 7에서 도시된 프로파일과 같이 이상적이지는 않은 테이퍼진 필드 플레이트 유전체를 위한 프로파일의 다른 예시를 갖는 기판(800)을 도시한다.
도 9는 테이퍼진 필드 플레이트 유전체 영역(710)에 의해 채워지지 않은 트렌치(302)의 나머지(표시되지 않음)를 채우는 도전 물질(902)의 퇴적 이후의 기판(200)을 도시한다. 도전 물질(902)는 비정질 실리콘, 다결정 실리콘, 금속 및 동류물과 같은 임의의 수의 물질들일 수 있다. 도전 물질(902)을 위하여 반도체를 사용한다면, 도전 물질(902)은 이들이 퇴적될 때 인시츄(in-situ) 도핑될 수 있다. 도전 물질(902)의 상측은 이후 화학 기계적 연마(chemical mechanical polishing, CMP) 또는 에치백(etch-back) 단계를 사용하여 평탄화될 수 있다. 이후 전기적 콘택이 상기 테이퍼진 필드 플레이트를 형성하는 도전 물질(902)의 잔류 부분에 대하여 형성될 수 있다.
일단 상기 테이퍼진 필드 플레이트 유전체 및 테이퍼진 필드 플레이트가 형성되면, 반도체 장치 제조 플로우들은 기판(200)의 활성 영역들(예를 들어 실리콘 필라들(904, 906)) 내에 능동 장치들(active devices)을 형성하기 위하여 수행될 수 있다. 예를 들어, VTS HVFET 공정은 실리콘 필라들(904, 906) 내에 HVFET들을 형성하기 위하여 사용될 수 있다.
도 10은 반도체 기판 내에 테이퍼진 필드 플레이트 유전체 영역을 형성하기 위한 예시적 공정(1000)(도 2 내지 도 9를 참조로 전술한 예시적 공정과 유사한)을 위한 플로우 차트를 도시한다. 단계(1002)에서, 실리콘 웨이퍼가 얻어진다. 상기 실리콘 웨이퍼는 예를 들어 실리콘의 에피택셜하게 성장한 층들로 생성되는 다른 도핑층들을 포함할 수 있다. 단계(1004)에서, 공정 손상 및 잔해(debris)로부터 상기 실리콘 웨이퍼의 표면을 보호하는 보호층을 형성하기 위하여 산화물의 박막이 상기 실리콘 웨이퍼의 표면 상에 성장한다. 단계(1006)에서, 폴리실리콘 하드 마스크가 퇴적된다(예를 들어, 도 2a를 참조한다). 상기 폴리실리콘 하드 마스크는 상기 테이퍼진 필드 플레이트를 둘러싸는 상기 테이퍼진 필드 플레이트 유전체 영역의 형성 과정 내내 사용될 수 있다. 폴리실리콘에 대하여 산화물(또는 다른 절연 물질들)을 식각하는 데 높은 선택비를 제공하는 식각 레시피들이 이미 가능할 수 있으므로, 폴리실리콘은 상기 하드 마스크를 위하여 선호될 수 있다. 단계(1008)에서, 상기 하드 마스크는 포토리소그래피 단계를 사용하여 이후 패터닝되고 식각된다(예를 들어, 도 2b 및 도 2c를 참조한다). 상기 하드 마스크는 이제 경사진 필드 플레이트를 위한 트렌치가 식각될 영역을 정의한다. 단계(1010)에서, DRIE 공정(또는 Bosch 식각)이 상기 경사진 필드 플레이트를 위한 상기 트렌치를 정의하기 위하여 수행된다(예를 들어, 도 3a를 참조한다). 예시적 공정(1000)의 일부 변형예들에서, 단계들(1008, 1010)은 하나의 단계로 조합될 수 있다. 단계(1012)에서, 단계들(1008, 1010)로부터 잔류하는 임의의 포토레지스트가 플라즈마 애싱 단계로 제거된다(예를 들어, 도 3b를 참조한다). 단계(1014)에서, 산화물 층이, 단계(1010)에서 형성된 상기 트렌치의 상기 측벽들 및 바닥부를 포함하여 상기 기판의 수직 및 수평 표면들 상에 퇴적된다(예를 들어, 도 4a, 도 5a 및 도 6a를 참조한다). 단계(1016)에서, 단계(1014)에서 퇴적된 상기 산화물의 일정 두께를 제거하기 위하여 이방성 식각이 수행된다(예를 들어, 도 4b, 도 5b 및 도 6b를 참조한다). 상기 식각이 이방성(즉, 실질적으로 이방성)이기 때문에, 상기 웨이퍼의 수평 표면들 상의 상기 산화물은 완전히 제거되는 한편, 수직 측면들 상의 상기 산화물의 최상부만이 제거된다. 따라서, 상기 트렌치의 상기 측벽들 상에 퇴적된 상기 산화물 대부분이(예를 들어, 상기 최상부를 제외한 상기 측벽들 상의 상기 산화물 모두) 잔류할 것이다. 단계(1018)에서, 상기 테이퍼진 필드 플레이트를 형성하는 상기 물질을 수용하기 위하여 상기 트렌치가 산화물로 충분히 채워졌는지 여부가 결정된다(예를 들어, 도 7을 참조한다). 예를 들어, 이는 수행되었던 산화물 퇴적/식각 사이클들의 횟수에 기초하여 결정될 수 있다. 다른 예시로서, 단계들(1014, 1016)의 사이클들은 상기 산화물 식각 단계(1016) 이후에 상기 트렌치의 중앙 바닥부 내에 산화물의 문턱 두께가 잔류할 때까지 반복될 수 있다. 단계(1020)에서, 일단 상기 테이퍼진 필드 플레이트 유전체가 상기 트렌치 내에 형성된다면, 상기 테이퍼진 필드 플레이트를 형성하기 위하여 상기 트렌치 내에 폴리실리콘이 퇴적된다(예를 들어, 도 9를 참조한다). 상기 필드 플레이트 및 상기 웨이퍼의 상기 표면이 동일 평면 상에(coplanar) 위치하는 것을 보장하기 위하여 평탄화 단계가 필요할 수 있다. 단계(1022)에서, 상기 경사진 필드 플레이트를 함유하는 상기 트렌치에 인접한 상기 실리콘 필라 내에 HVFET을 형성하기 위하여 반도체 공정 플로우가 수행된다.
예시적 공정(1000)이 특정한 물질들 및 층들을 참조로 설명되었지만, 일부 층들은 선택적일 수 있으며, 상기 웨이퍼 및 층들의 물질들이 달라질 수 있음이 이해되어야 한다.
도 11은 웨이퍼(N+ 기판)(1110) 상에 형성된 예시적 VTS HVFET(1100)을 도시한다. VTS HVFET(1100)은 소스 영역들(1150, N+), 바디 영역(1140, P 바디), 및 실리콘 필라 내의 긴 드레인 연장부를 포함하는 N 연장된 드레인 영역(1130)을 포함한다. 게이트들(1170)에 인가된 포텐셜은 바디 영역(1140) 내의 채널을 조절할 수 있고, 소스 영역들(1150) 및 드레인 영역들 사이의 전도를 컨트롤할 수 있다. HVFET(1100)는 또한 필드 플레이트 유전체(1190, 산화물)에 의해 상기 실리콘 필라로부터 분리된 필드 플레이트(1180)를 포함한다. 필드 플레이트(1180)는 상기 연장된 드레인 영역 내에서 더 넓은 면적들 상으로 높은 전압 강하들을 분산시킴(즉, 전계들을 분산시킴)에 의해 항복 전압의 증가를 가능하게 한다.
필드 플레이트 유전체(1190)는 필드 플레이트(1180)의 깊이를 따라 실질적으로 동일한 두께이다. 신뢰성 있는 장치를 최적화하여 개발하기 위하여, 연장된 드레인 영역(1130)을 따라 일정한 전계를 유지하는 것이 적합할 수 있다. 일정한 전계를 유지하기 위하여, 연장된 드레인 영역(1130)을 위한 경사형 도핑 프로파일이 필수적일 수 있다. 특히, 드레인 영역(1130)의 경사형 도핑은 VTS 장치(1100)의 상기 표면에 접근할수록 상기 깊이를 따라 점진적으로 감소할 수 있다. 이러한 방식으로, VTS 장치(1100)가 최대 항복 전압을 지지하는 것이 가능하도록 VTS 장치(1100)는 상기 연장된 드레인 영역(1130) 및 산화물(1190) 사이에서 공핍될 수 있다. 그러나, 경사형 도핑 프로파일을 갖는 것의 한가지 단점은 VTS 장치(1100)의 표면에 가까울수록 더 낮은 도핑을 갖는다는 점일 수 있으며, 이는 더 높은 고유 저항 및 감소된 효율을 유발할 수 있다.
도 12a는 웨이퍼(1202)를 포함하는 기판(1200)을 도시한다. 웨이퍼(1202)는 예를 들어 실리콘, 실리콘 카바이드, 다이아몬드, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 포스파이드, 갈륨 질화물 및 동류물과 같은 다양한 물질들로 형성될 수 있다. 웨이퍼(1202)는 또한 헤테로구조를 형성하기 위하여 다수의 다른 물질들로 형성될 수 있다. 웨이퍼(1202)는 또한 상기 실리콘 웨이퍼 상측 상에 성장한 다른 층들(예를 들어, 에피택셜하게 성장한 층들)을 구비하는 베이스 웨이퍼(예를 들어, 실리콘 웨이퍼)로 형성될 수 있다.
도 12b는 상기 반도체 장치가 위치할 상기 실리콘 필라에 인접한 상기 트렌치 및 필드 플레이트 유전체의 위치를 정의하기 위하여 마스크층(1204)이 퇴적되고 패터닝된 이후의 기판(1200)을 도시하며, 상기 위치는 대략 마스크층(1204)의 잔류 부분들 아래이다. 마스크층(1204)은 하드 마스크 또는 소프트 마스크일 수 있다. 일 예시에서, 소프트 마스크는 포토레지스트층일 수 있다. 예시적 공정의 일부 변형예들에서, 마스크층(1204)의 퇴적 및 패터닝 이전에 웨이퍼(1202)의 표면 상에 보호층이 퇴적될 수 있다. 상기 보호층은 공정 과정에서의 결함들 및 손상으로부터 웨이퍼(1202)의 표면을 보호할 수 있다. 만약 예시적 공정이 보호층을 사용하지 않는다면(도 12b에 도시된 것과 같이), 웨이퍼(1202) 표면이 연관되는 다른 공정을 수행하기 이전에 웨이퍼(1202)의 표면으로부터 손상을 제거하거나 또는 결함들을 세정하기 위하여 복구 단계(restoration step)가 사용될 수 있다. 예를 들어, 웨이퍼(1202)를 위하여 실리콘 웨이퍼가 사용된다면, 보호층(도시되지 않음)은 예를 들어 약 200 Å의 두께로 열적으로 성장한 산화물일 수 있다. 일 예시에서, 마스크층(1204) 부분은 1 내지 3 ㎛의 길이 dMSEG을 가질 수 있다.
도 13a는 트렌치(1302)가 형성된 이후의 기판(1200)을 도시한다. 일 예시에서, 딥 반응성 이온 식각(DRIE) 단계가 사용되고, 이는 트렌치(1302)의 측벽들(1306) 상에 부채꼴들(1304)의 형성을 유발한다. 트렌치(1302)는 깊이 dETCH(1308)까지 식각될 수 있고, 이는 일 예시에서 약 60 ㎛ 깊이일 수 있다. 부채꼴들을 형성하지 않는 다른 식각 기술들 또한 사용될 수 있음이 이해되어야 한다.
도 13b는 마스크층(1204)이 제거된 이후의 기판(1200)을 도시한다. 마스크층(1204)을 제거하는 것은 다양한 단계들로 달성될 수 있다. 예를 들어, 마스크층(1204)이 포토레지스트 마스크라면, 플라즈마 애싱 단계가 사용될 수 있다. 다른 예시에서, 만약 질화물 또는 산화물이 마스크층(1204)을 위하여 사용된다면, 각각 인산 또는 플루오르화 수소산 식각 단계가 사용될 수 있다.
도 14a는 절연층(1402)이 퇴적된 이후의 기판(1200)을 도시한다. 대략 절연 물질의 두께 d1이 수직 측벽들(1306), 트렌치(1302)의 상기 바닥부 및 실리콘 필라들(1407)의 상측 상에 존재하도록 절연층(1402)의 퇴적을 위한 공정은 컨포말할 수 있다. 절연층(1402)은 또한 갭(1404)을 형성할 것이다. 절연층(1402)은 실리콘 이산화물, 실리콘 질화물, 보론 포스파이드 실리케이트 글래스 및 동류물을 포함할 수 있다. 저압 화학 기상 퇴적, 고밀도 플라즈마, 플라즈마 증대 화학 기상 퇴적 및 동류물과 같은 공정들이 절연층(1402)을 퇴적하는 데 사용될 수 있다. 일 예시에서, d1은 0.5 ㎛ 및 10 ㎛ 사이일 수 있고, 갭(1404)은 대략 가로질러 10 ㎛일 수 있다.
부채꼴들(1304)이 도 14a에는 나타나지 않음에 주목한다. 부채꼴들은 절연층(1402)의 퇴적 이전에 트렌치(1302)의 측벽들(1306)로부터 제거될 수 있다. 예를 들어, 웨이퍼(1202)가 실리콘이라면, 상기 부채꼴들을 소모하기 위하여 열 산화 단계가 사용될 수 있고, 더욱 매끄러운 측벽을 남기며 상기 열 산화물을 제거하기 위하여 산화물 제거 단계가 사용될 수 있다. 대안적으로, 예시적 공정의 변형예들에서, 상기 부채꼴들은 잔류할 수 있다. 예시적 공정의 다른 변형예들에서, 사용되는 트렌치 식각 기술에 의해 상기 부채꼴들이 존재하지 않을 수 있거나, 상기 부채꼴들이 분명하게 나타나지 않거나 중요하지 않을 정도로 상기 부채꼴들이 충분히 작을 수 있다.
도 14b는 필 마스크층(fill mask layer)(1406)이 기판(1200) 상에 퇴적된 이후의 기판(1200)을 도시한다. 필 마스크층(1406)의 두께 d2는 갭(1404)이 완전히 채워지는 것을 보장하기 위하여 선택될 수 있다. 예시적 공정의 다른 변형예들에서, 마스크층(1406)은 갭(1404)을 완전히 채우지 않을 수 있다. 특히, 절연층(1402) 및 필 마스크층(1406)의 허술함(loafing)의 가능성에 의해, 갭(1404)의 부분이 채워지지 않은 채(도시되지 않음) 갭(1404)이 버려질 수 있다. 일 예시에서, 필 마스크층(1406) 물질에 대한 절연층(1402) 물질의 식각에 있어서 상당히 선택적인 식각 레시피가 가능하도록 필 마스크층(1406)의 물질은 절연층(1402) 물질과 비교할 때 다른 식각 특성들을 가져야만 한다. 예를 들어, 절연층(1402)이 산화물이라면, 마스크층(1406)은 폴리실리콘일 수 있다.
도 15는 절연층(1402)의 상면 및 절연층(1406)의 측벽들의 부분으로부터 필 마스크층(1406)을 제거하여 갭(1404)의 부분(영역(1502)에 의해 표현되는)을 재생성하기 위하여 마스크층(1406)이 평탄화된 식각을 겪은 이후의 기판(1200)을 도시한다. 일 예시에서, 도 15는 테이퍼진 필드 플레이트 유전체 영역을 생성하기 위하여 절연층(1402)의 식각 및 필 마스크(1406)의 식각의 교대 사이클들이 진행되기 이전의 기판(1200)의 출발점을 도시한다.
도 16a 및 도 16b는 절연층(1402)의 양(e 1)이 등방성 식각되기 전 및 후의 기판(1200)을 도시하며, 상기 등방성 식각은 상기 식각이 일어나는 상기 표면의 기울기에 무관하게 대략 동일한 양의 물질이 식각됨을 의미한다. 다시 말하면, 수평 표면들로부터 식각되는 절연층(1402)의 양은 수직 표면들로부터 식각되는 절연층(1402)의 양과 대략 동일하다. 상기 식각의 등방성 속성은 상기 식각 동안에 도 16a 및 도 16b로부터 제거된 절연층(1402)의 양을 근사화하는 선(1602)에 의해 도시된다. 선(1602)으로부터 관찰할 수 있듯이, 제거된 절연 물질의 두께(e 1)는 절연층(1402)의 표면을 가로질러 대략 일정하다. 만약 절연층(1402)을 위한 상기 식각이 적절하게 선택되어, 상기 식각이 필 마스크층(1406)에 대하여 절연층(1402)이 높은 선택비를 가지도록 선택된다면, 마스크층(140)의 매우 작은 양이 식각되어야 한다. 예를 들어, 절연층(1402)이 산화물이고, 필 마스크층(1406)이 폴리실리콘이라면, 이러한 등방성 식각을 수행하기 위하여 수용액 플루오르화 수소산 내에서의 식각 단계가 사용될 수 있다. 영역(1502)에 인접한 절연층(1402)의 측벽들이 노출되었기 때문에, 영역(1502)의 폭은 대략 2 × e 1만큼 증가하였다는 점에 주목한다.
도 17a 및 도 17b는 필 마스크층(1406)의 두께(e 2)가 식각되기 전 및 후의 기판(1200)을 도시한다. 필 마스크층(1406)을 식각함에 의해, 새로 노출된 절연층(1402)의 측벽들에 의해 정의된 영역(1702)은 영역(1502) 아래에 형성된다. 영역(1702)이 영역(1502)보다 더 좁고, 영역(1702) 및 영역(1502)의 최초 폭이 모두 갭(1404)(도 14a)의 폭에 의해 결정되기 때문에 처음 형성되었을 때(도 15를 참조) 영역(1502)이 가졌던 것과 대략 동일한 폭을 가진다.
도 18a 및 도 18b는 절연층(1402)의 두께(e 3)이 등방성 식각되기 전 및 후의 기판(1200)을 도시하며, 상기 등방성 식각은 상기 식각이 일어나는 상기 표면의 기울기에 무관하게 대략 동일한 양의 물질이 식각되는 것을 가능하게 한다. 다시 말하면, 수평 표면들로부터 식각되는 절연층(1402)의 양은 수직 표면들로부터 식각되는 절연층(1402)의 양과 대략 동일하다. 상기 식각의 등방성 속성은 상기 식각 동안에 도 18a 및 도 18b로부터 제거된 절연층(1402)의 양을 근사화하는 선(1802)에 의해 도시된다. 선(1802)으로부터 관찰할 수 있듯이, 제거된 절연 물질의 양은 절연층(1402)의 표면을 가로질러 대략 일정하다. 만약 절연층(1402)을 위한 상기 식각이 적절하게 선택된다면, 마스크층(140)의 매우 작은 양이 식각되어야 한다(예를 들어, 도 16a 및 도 16b를 참조로 논의된 동일한 식각). 영역들(1502, 1702)에 인접한 절연층(1402)의 측벽들이 노출되었기 때문에, 영역(1502)의 폭은 대략 2 × e 3 이상만큼(또는 영역(1502)의 최초 폭으로부터 총 2 × e 3 + 2 × e 1) 성장하였고, 영역(1702)의 폭은 대략 2 × e 3만큼(또는 영역(1702)의 최초 폭으로부터 총 2 × e 3) 성장하였다. 다른 식으로 표현하면, 절연층(1402)의 내부 측벽 및 측벽(1306) 사이에 더 적은 절연층(1402) 두께(e 3)가 존재한다.
도 19a 및 도 19b는 필 마스크층(1406)의 두께(e 4)를 식각하기 전 및 후의 기판(1200)을 도시한다. 필 마스크층(1406)을 식각함에 의해, 절연 물질(1402)의 새로 노출된 측벽들에 의해 정의되는 영역(1902)이 영역들(1502, 1702) 아래에 형성된다. 영역(1902)은 영역(1702)보다 더 좁고, 영역들(1902, 1702, 1502)의 최초 폭이 모두 갭(1404)(도 14a)의 폭에 의해 결정되기 때문에, 영역(1902)은 영역들(1502, 1702)이 처음 형성되었을 때 가졌던 것(각각 도 15 및 도 17을 참조)과 대략 동일한 폭을 갖는다.
절연층(1402)의 요구되는 테이퍼가 달성될 때까지 절연층(1402) 및 마스크층(1406)의 식각의 반복이 계속될 수 있다. 예를 들어, 두 개의 식각들(절연층 및 필 마스크층)을 교대로 하는 공정은 요구되는 테이퍼를 생성하기 위하여 알려진 어떤 고정된 반복 횟수만큼 계속될 수 있다. 다른 예시로서, 두 개의 식각들의 교대 공정은 마스크층(1406)이 사라지거나 어떤 문턱 아래의 두께를 가질 때까지 계속될 수 있다. 교대의 식각들의 각각의 반복은 존재하는 영역들(예를 들어, 영역들(1502, 1702, 1902))을 일부 양만큼 넓히며, 대략 갭(1404)(도 14a)의 폭인 폭을 갖는 새로운 영역을 형성한다. 따라서, 반복들을 추가함에 의해, 트렌치(1302)(도 13a)의 상측에서의 상기 테이퍼는 넓어지며, 새로운 "단차"가 트렌치(1302) 내에 더 깊이 추가된다.
도 20은 마스크층(1406) 및 절연층(1402)의 식각을 총 6회 반복한 이후의 기판(1200)을 도시한다. 절연층(1402)의 모든 식각들이 절연층(1402)의 대략 동일한 양을 제거하고(즉, e 1 =e 3 =e 2x- 1 이며, x는 식각 반복 횟수), 마스크층(1406)의 모든 식각들이 마스크층(1406)의 대략 동일한 양을 제거한다면(즉, e 2 =e 4 =e 2x 이며, x는 식각 반복 횟수), 절연층(1402)의 상기 테이퍼의 기울기(m TAPER )는 약 e 1 /e 2 일 수 있다.
예시적 공정의 다른 변형예들에서, 절연층(1402)의 프로파일은 달라질 수 있다. 예를 들어, 다른 반복들에서 절연층(1402) 및 마스크층(1406)의 다른 양들을 식각함에 의해, 상기 절연 영역의 프로파일은 조절될 수 있다. 일 예시에서, 절연층(1402)의 프로파일은 절연층(1402)의 노출된 측벽을 따라 다수의 다른 기울기들을 가질 것이다.
상기 절연 물질은 하나의 단차가 각각의 퇴적/식각 사이클을 대표하는, 잘 정의된 단차들을 갖도록 도시되었다. 그러나, 실제로, 상기 잘 정의된 단차들이 존재하지 않을 수 있다는 점이 이해되어야 한다. 예를 들어, 상기 절연 영역의 프로파일은 더욱 선형을 가질 수 있다. 도 21은 도 20에서 도시된 프로파일과 같이 이상적이지는 않은 테이퍼진 필드 플레이트 유전체를 위한 프로파일의 다른 예시를 갖는 기판(2100)을 도시한다.
도 22a는 교대의 식각 단계들의 모든 반복들이 완성되고, 필 마스크층(1406)의 임의의 잔류 부분이 제거된 이후의 기판(1200)을 도시한다. 예시적 공정의 변형예들에서, 필 마스크층(1406) 모두가 상기 교대의 식각 단계들의 반복들 동안 식각될 수 있다는 점이 이해되어야 한다. 예시적 공정의 다른 변형예들은 또한 필 마스크층(1406)의 임의의 잔류 부분들이 남아, 절연층(1402) 내의 상기 테이퍼에 의해 형성되는 상기 트렌치 내에 도전 물질을 퇴적한 이후에 형성되는 상기 필드 플레이트의 부분이 될 수 있다(도 22b 참조).
도 22b는 절연층(1402)에 의해 채워지지 않거나 또는 상기 테이퍼의 형성 과정에서 식각된 트렌치(1302)의 나머지(표시되지 않음)를 채우는 도전 물질(2202)의 퇴적 이후의 기판(1200)을 도시한다. 도전 물질(2202)은 비정질 실리콘, 다결정 실리콘, 금속 및 동류물과 같은 임의의 수의 물질들일 수 있다. 도전 물질(2202)을 위하여 반도체를 사용한다면, 도전 물질(2202)은 이들이 퇴적될 때 인시츄 도핑될 수 있다. 도전 물질(2202)의 상측은 이후 화학 기계적 연마(CMP) 또는 에치백 단계를 사용하여 평탄화될 수 있다. 이후 도전 물질(2202)의 잔류 부분에 전기적 콘택이 만들어질 수 있고, 상기 잔류 부분은 상기 테이퍼진 필드 플레이트를 형성한다. 일단 상기 필드 플레이트가 형성되면, 절연층(1402)은 테이퍼진 필드 플레이트 유전체 영역(2204)이 된다.
일단 테이퍼진 필드 플레이트 유전체(2204)가 형성되고, 웨이퍼(1202) 표면이 평탄화되면(만약 요구된다면), 기판(1200)의 활성 영역들(예를 들어, 실리콘 필라들(2206, 2208)) 내에 능동 장치들을 형성하기 위하여 반도체 장치 제조 플로우들이 수행될 수 있다. 예를 들어, VTS HVFET 공정은 실리콘 필라들(2206, 2208) 내에 HVFET들을 형성하기 위하여 사용될 수 있다.
도 23은 예시적 공정(2300)을 위한 플로우 차트를 도시한다(반도체 공정 내에서 테이퍼진 필드 플레이트 유전체 영역을 형성하기 위한, 도 12 내지 도 22를 참조로 전술한 예시적 공정과 유사하다). 단계(2302)에서, 실리콘 웨이퍼가 얻어진다. 상기 실리콘 웨이퍼는 예를 들어 실리콘의 에피택셜하게 성장한 층들로 생성된 다른 도핑층들을 가질 수 있다(예를 들어, 도 12a를 참조). 단계(2304)에서, 포토레지스트 마스크가 패터닝된다(예를 들어, 도 12b를 참조). 상기 포토레지스트 마스크는 상기 테이퍼진 필드 플레이트 및 테이퍼진 필드 플레이트 유전체 영역을 포함하는 상기 트렌치의 위치 및 크기를 정의한다. 단계(2306)에서, 상기 테이퍼진 필드 플레이트를 위한 상기 트렌치를 정의하기 위하여 DRIE(또는 Bosch 식각) 단계가 수행되고(예를 들어, 도 13b를 참조), 임의의 잔류 포토레지스트는 스트립된다(예를 들어, 도 13b를 참조). 단계(2308)에서, 산화물 층이 상기 기판의 수직 및 수평 표면들 상에 퇴적된다(예를 들어, 도 14a를 참조). 상기 퇴적된 산화물은 상기 트렌치의 실질적인 부분을 채우나, 상기 트렌치 중앙의 갭을 열어둔다. 단계(2310)에서, 폴리실리콘 마스크층이 상기 웨이퍼 상에, 및 단계(2308)의 산화물 퇴적에 의해 형성된 상기 갭 내에 퇴적된다(예를 들어, 도 14b 참조). 단계(2312)에서, 상기 갭 내의 상기 산화물 층의 측벽들 부분을 노출하기 위하여 폴리실리콘 마스크의 식각이 수행된다(예를 들어, 도 15를 참조). 단계(2314)에서, 단계(2308)에서 퇴적된 상기 산화물의 일정 두께를 제거하기 위하여 등방성 산화물 식각이 수행된다(예를 들어, 도 16a 및 도 18a를 참조). 상기 식각이 등방성(즉, 실질적으로 등방성)이기 때문에 상기 산화물 층의 모든 노출된 표면들은 대략 동일한 양만큼 식각되어야 한다. 단계(2316)에서, 상기 갭 내에 단계(2308)로부터의 상기 산화물 층의 상기 측벽의 새로운 부분을 노출하기 위하여 상기 폴리실리콘 마스크가 추가 양만큼 식각된다(예를 들어, 도 17b 및 도 19b를 참조). 단계(2318)에서, 상기 산화물 층의 상기 테이퍼가 완성되었는지 여부를 결정한다(예를 들어, 도 20을 참조). 예를 들어, 이는 수행된 산화물 식각/폴리 식각의 반복들의 횟수에 기초하여 결정될 수 있다. 다른 예시로서, 단계들(2314, 2316)의 반복들은 문턱 두께의 폴리(또는 폴리가 없도록)가 잔류할 때까지(또는 폴리가 잔류하지 않을 때까지) 반복될 수 있다. 단계(2320)에서, 일단 상기 테이퍼진 필드 플레이트 유전체가 상기 트렌치 내에 형성되면, 상기 테이퍼진 필드 플레이트를 형성하기 위하여 폴리실리콘이 상기 트렌치 내에 퇴적된다(예를 들어, 도 22b를 참조). 상기 필드 플레이트 및 상기 웨이퍼의 표면이 동일 평면 상에 위치하는 것을 보장하기 위하여 평탄화 단계가 필요할 수 있다. 단계(2322)에서, 경사진 필드 플레이트를 함유하는 상기 트렌치에 인접한 상기 실리콘 필라 내에 HVFET을 형성하기 위하여 MOSFET 공정 플로우가 수행된다.
예시적 공정(2300)이 특정한 물질들 및 층들을 참조로 설명된 한편, 일부 층들은 선택적일 수 있으며, 상기 웨이퍼 및 층들의 물질들이 달라질 수 있음이 이해되어야 한다.
요약에서 설명된 것을 포함하여, 본 발명의 도시된 예시들의 전술한 설명은 전면적이거나, 개시된 간결한 형태들로 한정되도록 의도된 것은 아니다. 발명의 특정한 실시예들 및 예시들이 도시적인 목적을 위하여 여기서 설명되며, 본 발명의 더 넓은 사상 및 범위를 벗어나지 않고 다양한 동등한 개선들이 가능하다. 실제로, 특정한 예시의 전압들, 전류들, 주파수들, 전력 범위 값들, 시간들 등이 설명 목적을 위하여 제공되며, 다른 값들 또한 본 발명의 개시들에 따른 다른 실시예들 및 예시들 내에서 채용될 수 있음이 이해된다.
이러한 개선들은 전술한 상세한 설명의 견지에서 본 발명의 예시들에 만들어질 수 있다. 아래의 청구항들에서 사용된 용어들은 본 발명을 명세서 및 청구항들 내에 개시된 특정 실시예들에 한정하도록 해석되어서는 안 된다. 오히려, 범위는 전적으로 아래의 청구항들에 의해 결정되어야 하며, 이는 청구항 해석의 성립된 원칙에 따라 해석되어야 한다. 본 명세서 및 도면들은 따라서 제한적이기보다는 도시적인 것으로 간주되어야 한다.
Claims (33)
- 반도체 웨이퍼 내의 테이퍼진 필드 플레이트 유전체 영역의 형성 방법으로서,
상기 반도체 웨이퍼 내에 측벽을 구비하는 트렌치를 식각하는 단계;
상기 측벽을 포함하여 상기 반도체 웨이퍼 상에 제1 두께의 제1 절연층을 퇴적하는 단계;
상기 제1 절연층의 제1 양을 식각하는 단계로서, 상기 트렌치의 상측(top)에 인접한 상기 트렌치의 수직 표면 상의 상기 제1 절연층의 제1 상측부(upper portion)가 제거되어 상기 제1 상측부에 인접했던 상기 트렌치의 상기 수직 표면을 노출하도록, 상기 제1 양을 식각하는 단계;
상기 반도체 웨이퍼 상에 제2 두께의 제2 절연층을 퇴적하는 단계로서, 상기 제2 절연층이 상기 트렌치의 측벽들 상에서 상기 제1 절연층의 일부분과 오버랩되며, 상기 제2 절연층이 상기 제거된 상기 제1 상측부 대신에(in place of) 퇴적되고 상기 트렌치의 상기 수직 표면으로부터 상기 제1 상측부가 제거되었던 상기 트렌치의 상기 수직 표면과 오버랩되는, 상기 제2 절연층을 퇴적하는 단계;
상기 제2 절연층의 제2 양을 식각하는 단계로서, 상기 트렌치의 상기 측벽 상의 상기 제1 절연층 상에서 상기 제2 절연층의 제2 상측부가 제거되는, 상기 제2 양을 식각하는 단계;
상기 반도체 웨이퍼 상에 제3 두께의 제3 절연층을 퇴적하는 단계; 및
상기 제3 절연층의 제3 양을 식각하는 단계로서, 상기 제3 절연층의 제3 상측부가 제거되고, 상기 제3 절연층의 상기 제3 양을 식각하는 단계가 상기 제3 상측부에 인접했던 상기 제1 절연층의 적어도 일부분과 상기 제3 상측부에 인접했던 상기 제2 절연층의 적어도 일부분을 노출하는, 상기 제3 양을 식각하는 단계;를 포함하는 반도체 웨이퍼 내의 테이퍼진 필드 플레이트 유전체 영역의 형성 방법. - 제1항에 있어서,
상기 제2 절연층의 상기 제2 양을 식각하는 단계는, 상기 제2 상측부에 인접했던 상기 제1 절연층의 적어도 일부분을 노출하는 것을 특징으로 하는 반도체 웨이퍼 내의 테이퍼진 필드 플레이트 유전체 영역의 형성 방법. - 삭제
- 삭제
- 제1항에 있어서,
상기 제1 및 제2 두께들은 동일한 것을 특징으로 하는 반도체 웨이퍼 내의 테이퍼진 필드 플레이트 유전체 영역의 형성 방법. - 제5항에 있어서,
상기 제1 및 제2 절연층들은 동일한 물질들인 것을 특징으로 하는 반도체 웨이퍼 내의 테이퍼진 필드 플레이트 유전체 영역의 형성 방법. - 제1항에 있어서,
상기 제1 두께는 그 상부에 상기 제1 절연층이 퇴적되는 표면의 기울기에 독립적인 것을 특징으로 하는 반도체 웨이퍼 내의 테이퍼진 필드 플레이트 유전체 영역의 형성 방법. - 제1항에 있어서,
상기 트렌치를 식각하는 단계 이전에, 상기 트렌치의 위치를 정의하는 하드 마스크를 패터닝하는 단계를 더 포함하고,
상기 하드 마스크를 패터닝하는 단계는 하드 마스크 물질을 퇴적하는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼 내의 테이퍼진 필드 플레이트 유전체 영역의 형성 방법. - 제8항에 있어서,
상기 하드 마스크는 폴리실리콘으로 형성된 것을 특징으로 하는 반도체 웨이퍼 내의 테이퍼진 필드 플레이트 유전체 영역의 형성 방법. - 제9항에 있어서,
상기 하드 마스크를 퇴적하는 단계 이전에, 상기 반도체 웨이퍼의 표면 상에 보호층(protection layer)을 퇴적하는 단계를 더 포함하는 반도체 웨이퍼 내의 테이퍼진 필드 플레이트 유전체 영역의 형성 방법. - 제10항에 있어서,
상기 보호층은 산화물인 것을 특징으로 하는 반도체 웨이퍼 내의 테이퍼진 필드 플레이트 유전체 영역의 형성 방법. - 제1항에 있어서,
상기 트렌치 내의 상기 제1 절연층의 노출된 일부분 및 상기 제2 절연층의 노출된 일부분 상에 도전 물질을 퇴적하는 단계를 더 포함하고,
상기 도전 물질은 상기 제1 절연층 및 상기 제2 절연층에 의해 상기 트렌치의 상기 측벽과의 직접 접촉으로부터 분리되는 것을 특징으로 하는 반도체 웨이퍼 내의 테이퍼진 필드 플레이트 유전체 영역의 형성 방법. - 제1항에 있어서,
상기 제1 절연층을 식각하는 단계 및 상기 제2 절연층을 식각하는 단계는 이방성(anisotropic) 식각으로 수행되는 것을 특징으로 하는 반도체 웨이퍼 내의 테이퍼진 필드 플레이트 유전체 영역의 형성 방법. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/558,218 | 2012-07-25 | ||
| US13/558,218 US8765609B2 (en) | 2012-07-25 | 2012-07-25 | Deposit/etch for tapered oxide |
| US13/572,492 US20140045318A1 (en) | 2012-08-10 | 2012-08-10 | Forming a tapered oxide from a thick oxide layer |
| US13/572,492 | 2012-08-10 | ||
| PCT/US2013/050046 WO2014018273A1 (en) | 2012-07-25 | 2013-07-11 | Method of forming a tapered oxide |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150036196A KR20150036196A (ko) | 2015-04-07 |
| KR101955321B1 true KR101955321B1 (ko) | 2019-03-07 |
Family
ID=48877540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020157001995A KR101955321B1 (ko) | 2012-07-25 | 2013-07-11 | 테이퍼진 산화물의 형성 방법 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP6185062B2 (ko) |
| KR (1) | KR101955321B1 (ko) |
| CN (1) | CN104488084B (ko) |
| WO (1) | WO2014018273A1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102014102029A1 (de) | 2014-02-18 | 2015-08-20 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung von Halbleiterbauelementen und Halbleiterbauelement |
| JP6203697B2 (ja) * | 2014-09-30 | 2017-09-27 | 株式会社東芝 | 半導体装置およびその製造方法 |
| WO2017053558A1 (en) * | 2015-09-24 | 2017-03-30 | Tokyo Electron Limited | Method for bottom-up deposition of a film in a recessed feature |
| JP6709425B2 (ja) * | 2016-05-31 | 2020-06-17 | 北九州市 | 半導体装置 |
| CN105931969A (zh) * | 2016-05-31 | 2016-09-07 | 上海华虹宏力半导体制造有限公司 | 终端结构的制造方法 |
| JP6767302B2 (ja) * | 2017-04-14 | 2020-10-14 | 東京エレクトロン株式会社 | 成膜方法 |
| JP7337767B2 (ja) | 2020-09-18 | 2023-09-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP7492438B2 (ja) | 2020-11-02 | 2024-05-29 | 株式会社東芝 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070069257A1 (en) | 2005-09-14 | 2007-03-29 | Infineon Technologies Austria Ag | Power semiconductor component having a field electrode and method for producing this component |
| JP2010080963A (ja) | 2008-09-18 | 2010-04-08 | Power Integrations Inc | 縦型高電圧電界効果トランジスタ |
| JP2011040682A (ja) | 2009-08-18 | 2011-02-24 | Unisantis Electronics Japan Ltd | 半導体装置とその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191447B1 (en) * | 1999-05-28 | 2001-02-20 | Micro-Ohm Corporation | Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same |
| JP4073176B2 (ja) * | 2001-04-02 | 2008-04-09 | 新電元工業株式会社 | 半導体装置およびその製造方法 |
| US20100264486A1 (en) * | 2009-04-20 | 2010-10-21 | Texas Instruments Incorporated | Field plate trench mosfet transistor with graded dielectric liner thickness |
| KR101094373B1 (ko) * | 2009-07-03 | 2011-12-15 | 주식회사 하이닉스반도체 | 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법 |
-
2013
- 2013-07-11 CN CN201380039425.7A patent/CN104488084B/zh not_active Expired - Fee Related
- 2013-07-11 JP JP2015524304A patent/JP6185062B2/ja not_active Expired - Fee Related
- 2013-07-11 WO PCT/US2013/050046 patent/WO2014018273A1/en active Application Filing
- 2013-07-11 KR KR1020157001995A patent/KR101955321B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070069257A1 (en) | 2005-09-14 | 2007-03-29 | Infineon Technologies Austria Ag | Power semiconductor component having a field electrode and method for producing this component |
| JP2010080963A (ja) | 2008-09-18 | 2010-04-08 | Power Integrations Inc | 縦型高電圧電界効果トランジスタ |
| JP2011040682A (ja) | 2009-08-18 | 2011-02-24 | Unisantis Electronics Japan Ltd | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104488084A (zh) | 2015-04-01 |
| JP2015529017A (ja) | 2015-10-01 |
| JP6185062B2 (ja) | 2017-08-23 |
| CN104488084B (zh) | 2017-08-04 |
| WO2014018273A1 (en) | 2014-01-30 |
| KR20150036196A (ko) | 2015-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101955321B1 (ko) | 테이퍼진 산화물의 형성 방법 | |
| US9472630B2 (en) | Deposit/etch for tapered oxide | |
| US10020391B2 (en) | Semiconductor device and manufacturing method of the same | |
| TWI539602B (zh) | 半導體裝置及製造半導體裝置之方法 | |
| TWI471942B (zh) | 半導體裝置及其製造方法 | |
| CN103258846B (zh) | 双栅极横向mosfet | |
| KR101961235B1 (ko) | 두꺼운 트렌치 바텀 산화물을 구비하는 모스펫 장치 | |
| KR101998716B1 (ko) | 트랜치 소자들을 위한 집적된 게이트 런너 및 필드 임플란트 종단부 | |
| KR101766561B1 (ko) | 반도체 디바이스, 집적 회로 및 반도체 디바이스 제조 방법 | |
| CN110326109A (zh) | 短沟道沟槽功率mosfet | |
| CN104733301A (zh) | 用于制造具有斜切边缘终止的半导体器件的方法 | |
| CN104409334B (zh) | 一种超结器件的制备方法 | |
| CN104465771A (zh) | 具有场电极的晶体管器件 | |
| US20140045318A1 (en) | Forming a tapered oxide from a thick oxide layer | |
| JP2013509720A5 (ko) | ||
| CN112802754B (zh) | 一种隔离栅沟槽型mosfet器件及其制造方法 | |
| KR20120082441A (ko) | 개선된 트렌치 종단 구조 | |
| US20150325685A1 (en) | Power Semiconductor Device with Low RDSON and High Breakdown Voltage | |
| US10734522B2 (en) | Structure and formation method of semiconductor device structure with gate stacks | |
| JP2016538729A (ja) | 基板を製造する方法、並びに基板、並びに基板を備えた金属酸化物半導体電界効果トランジスタ、並びに基板を備えた微小電気機械システム、並びに自動車 | |
| CN208507680U (zh) | 半导体器件 | |
| Chen et al. | Partial SOI superjunction power LDMOS for PIC application | |
| Chen et al. | Partial SOI superjunction power LDMOS for power IC applications | |
| CN109216437A (zh) | 场板的自对准制造方法及半导体器件的制造方法 | |
| CN106298927A (zh) | 射频横向双扩散金属氧化物半导体器件及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |