KR20070116219A - 종단 영역을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

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KR20070116219A
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Abstract

활성 영역과 종단 영역을 갖는 반도체 소자를 제조하는 방법은 서로 대향하는 제1 및 제2 주 표면을 갖는 반도체 기판을 제공하는 단계를 포함한다. 반도체 기판은 활성 영역과 그 활성 영역을 둘러싸는 종단 영역을 갖는다. 제1 주 표면은 산화된다. 복수의 제1 트렌치들과 복수의 제1 메사들이 종단 영역에 형성된다. 종단 영역에 있는 복수의 제1 트렌치들이 유전체 재료로 충전된다. 종단 영역에 있는 복수의 제2 트렌치들이 유전체 재료로 충전된다.

Description

종단 영역을 갖는 반도체 소자 및 그 제조 방법{PROCESS FOR HIGH VOLTAGE SUPERJUNCTION TERMINATION}
본 발명은 종단 영역(termination region)을 갖는 반도체 소자를 제조하는 방법에 관한 것이며, 보다 구체적으로는 소자의 역전압(reverse voltage) 차단 기능의 강화를 위해 유전체 영역을 갖는 반도체 소자를 제조하는 방법에 관한 것이다.
Dr.Xingbi Chen에게 허여된, 발명의 명칭이 SUPERJUNCTION DEVICES인 미국 특허 제5,216,275호 이래로, 이 발명의 초접합 효과를 확장 및 강화하려는 시도가 많아지고 있다. 미국 특허 제6,410,958호, 제6,300,171호, 및 제6,307,246호가 이러한 영향의 예들이며, 이들 특허문헌은 참조문헌으로서 본 명세서에 포함된다.
미국 특허 제6,410,958호("Usui 등"에게 허여)는 반도체 구성요소를 위한 드리프트 영역 및 엣지 종단 구조에 관한 것이다. 일 도전성 타입의 반도체 본체는 적어도 2개의 상호 다른 평면에 매립된 타 도전성 타입의 복수의 영역들을 갖는 엣지 영역을 갖는다. 반도체 구성요소의 활성 존(zone) 아래에서 드리프트 영역은 하부 기판을 이용하여 접속된다.
미국 특허 제6,307,246호("Nitta 등"에게 허여)는 복수의 평행 접속된 개별 구성요소들이 셀 어레이의 복수의 셀에 배치되어 있는 고전압 지속 엣지 구조를 갖는 파워 반도체 구성요소를 개시하고 있다. 엣지 영역에서, 반도체 구성요소는 소스 존 영역이 음영처리된(shaded) 셀을 구비한다. 파워 반도체 구성요소의 전환(commutation) 시에, 음영처리된 소스 존 영역은 불균형하게 큰 역 흐름 전류 밀도에 의해 야기된 기생 바이폴라 트랜지스터의 "온(on)" 스위칭을 억제한다. 또한, 음영처리된 소스 존 영역을 갖는 엣지 구조는 상기 Nitta 등에게 허여된 특허에 개시되어 있는 기술적인 면에서 매우 용이하게 생산될 수 있다. 그것은 파라미터의 효과를 분명하게 하고, "온" 상태에서 전기를 도통하고 "오프" 상태에서 공핍되는 평행한 pn 층으로 구성된 드리프트 층을 갖는 초접합 반도체 소자의 대량 생산을 가능하게 한다. n 타입의 드리프트 영역에서의 활성 불순물의 총량은 p 타입의 분할 영역에서의 활성 불순물의 총량의 100% 내지 150%의 범위 내에 있다. 또한, n 타입의 드리프트 영역과 p 타입의 분할 영역 중 어느 하나의 폭은 다른 영역들의 폭의 94%와 106% 사이의 범위 내에 있다.
미국 특허 제6,300,171호("Frisina"에게 허여)는 제1 도전성 타입의 제1 반도체 층을 형성하는 제1 단계와, 상기 제1 반도체 층의 상면 위에 제1 마스크를 형성하는 제2 단계와, 상기 마스크에 적어도 하나의 개구를 형성하기 위해 상기 제1 마스크의 부분들을 제거하는 제3 단계와, 적어도 하나의 마스크 개구를 통해 제1 반도체 층에 제2 도전성 타입의 도펀트를 도입하는 제4 단계와, 제1 마스크를 완전히 제거하고 제1 반도체 층 위에 제1 도전성 타입의 제2 반도체 층을 형성하는 제5 단계와, 제1 및 제2 반도체 층에 제2 도전성 타입의 도핑 영역을 형성하기 위하여 제1 반도체 층에 주입된 도펀트를 확산시키는 제6 단계를 포함하는, 고전압 반도체 소자를 위한 엣지 구조를 형성하는 방법을 개시하고 있다. 제2 단계에서 제6 단계까지는 제1 도전성 타입의 다수의 중첩된 반도체 층들과 제2 도전성 타입의 도핑 영역의 적어도 2개의 컬럼들을 포함하는 최종 엣지 구조를 형성하기 위해 적어도 1회 반복되며, 상기 컬럼들은 상기 다수의 중첩된 반도체 층에 삽입되고 마스크 개구를 통해 후속 주입된 도핑 영역들의 중첩에 의해 형성되며, 고전압 반도체 소자 근방의 컬럼들은 고전압 반도체 소자에서 떨어져 있는 컬럼들보다 깊이가 더 깊다.
따라서, 소자의 역전압 차단 기능의 강화를 위해 산화물 영역을 갖는 고전압 반도체 소자를 제조하는 방법을 제공하는 것이 필요하다.
간단하게 말해서, 본 발명은 반도체 소자와, 그 반도체 소자를 제조하는 방법을 포함한다. 이 반도체 소자는 활성 영역 및 종단 영역을 갖는다. 반도체 소자를 제조하는 방법은 서로 대향하는 제1 및 제2 주 표면을 갖는 반도체 기판을 제공하는 단계를 포함한다. 반도체 기판은 상기 제2 주 표면에서의 제1 도전성 타입의 강도핑 영역과 상기 제1 주 표면에서의 제1 도전성 타입의 약도핑 영역을 갖는다. 반도체 기판은 활성 영역과 그 활성 영역을 둘러싸는 종단 영역을 갖는다. 제1 주 표면은 산화된다. 복수의 제1 트렌치들과 복수의 제1 메사(mesa)들이 종단 영역에 형성된다. 복수의 제1 트렌치들의 각 트렌치는 제1 주 표면에서부터 강도핑 영역을 향하여 제1 깊이 위치까지 연장된다. 종단 영역의 복수의 제1 트렌치들은 유전체 재료로 충전된다. 복수의 제2 트렌치들이 종단 영역에 형성된다. 복수의 제2 트렌치들의 각 트렌치는 제1 주 표면에서부터 강도핑 영역을 향하여 제2 깊이 위치까지 연장된다. 복수의 제2 트렌치들은 유전체 재료로 충전된다.
또한, 본 발명은 반도체 소자와 그 반도체 소자를 제조하는 방법을 포함한다. 반도체 소자는 활성 영역과 종단 영역을 갖는다. 반도체 소자를 제조하는 방법은 서로 대향하는 제1 및 제2 주 표면을 갖는 반도체 기판을 제공하는 단계를 포함한다. 반도체 기판은 제2 주 표면에서의 제1 도전성 타입의 강도핑 영역과 제1 주 표면에서의 제1 도전성 타입의 약도핑 영역을 갖는다. 트렌치가 종단 영역에 형성된다. 그 트렌치는 제1 주 표면에서부터 강도핑 영역을 향하여 제1 깊이 위치까지 연장된다. 그 트렌치는 폭이 20 마이크로미터보다 크고 산화물 재료로 충전된다.
또한, 본 발명은 반도체 소자와 반도체 소자를 제조하는 방법을 포함한다. 반도체 소자는 활성 영역과 종단 영역을 갖는다. 반도체 소자를 제조하는 방법은 서로 대향하는 제1 및 제2 주 표면을 갖는 반도체 기판을 제공하는 단계를 포함한다. 반도체 기판은 제2 주 표면에서의 제1 도전성 타입의 강도핑 영역과 제1 주 표면에서의 제1 도전성 타입의 약도핑 영역을 갖는다. 복수의 트렌치들과 복수의 메사들이 종단 영역에 형성된다. 복수의 트렌치들의 각 트렌치는 제1 주 표면에서부터 강도핑 영역을 향하여 제1 깊이 위치까지 연장된다. 종단 영역의 복수의 메사들은 그 복수의 메사들이 산화물 재료로 충분히 변환될 때까지 산화된다. 종단 영역의 복수의 트렌치들은 산화물로 충전된다.
또한, 본 발명은 반도체 소자와 그 반도체 소자를 제조하는 방법을 포함한다. 반도체 소자는 활성 영역과 종단 영역을 갖는다. 반도체 소자를 제조하는 방법은 서로 대향하는 제1 및 제2 주 표면을 갖는 반도체 기판을 제공하는 단계를 포함한다. 반도체 기판은 제2 주 표면에 제1 도전성 타입의 강도핑 영역을 갖는다. 또한, 서로 대향하는 제1 및 제2 주 표면을 갖는 산화물 기판도 제공된다. 산화물 기판의 제2 주 표면은 반도체 기판의 제1 주 표면에 본딩/어닐링된다. 트렌치가 활성 영역에 가장 가까운 산화물 기판에 형성된다. 그 트렌치는 산화물 기판의 제1 주 표면에서부터 반도체 기판의 제1 주 표면까지 연장된다. 트렌치는 에피택셜층으로 충전된다.
전술한 개괄적 설명과 함께, 이어지는 본 발명의 양호한 실시예들의 상세한 설명은 첨부 도면들을 참조하여 보다 잘 이해될 것이다. 본 발명을 예시하기 위한 목적으로, 도면에는 현재 양호한 실시예들이 도시되어 있다. 그러나, 본 발명이 도시되는 정확한 구성들 및 수단들에 제한되지 않음은 물론이다.
도면에서,
도 1은 에피택셜 층이 적용된 반도체 기판의 부분적 단면 입면도이다.
도 2는 산화물 층의 침적 후의 도 1의 부분 형성된 반도체 소자의 부분적 단면 입면도이다.
도 3은 마스크가 적용되고 에칭 단계가 수행된 후의 도 2의 부분 형성된 반도체 소자의 부분적 단면 입면도이다.
도 4는 도 3에서 에칭된 트렌치를 산화물 침적이 충전하고 그 결과 형성된 표면이 평탄화된 후의 도 3의 부분 형성된 반도체 소자의 부분적 단면 입면도이다.
도 5는 제2 마스크 적용 및 에칭 단계 수행 후의 도 4의 부분 형성된 반도체 소자의 부분적 단면 입면도이다.
도 6은 도 5에서 에칭된 트렌치의 산화물 충전 후의 도 5의 부분 형성된 반도체 소자의 부분적 단면 입면도이다.
도 7은 표면의 평탄화 후의 도 6의 부분 형성된 반도체 소자의 부분적 단면 입면도이다.
도 8은 활성 영역에서의 마스크 적용 및 트렌치 에칭 후의 도 7의 부분 형성된 반도체 소자의 부분적 단면 입면도이다.
도 9는 메사의 깊이 방향을 따라 p-n 접합의 형성을 시작하기 위해 제1 각도에서의 활성 영역의 트렌치 측벽에의 이온 주입을 나타내는, 도 8의 부분 형성된 반도체 소자의 부분적 단면 입면도이다.
도 10은 도 9에서의 이온 주입된 트렌치 측벽에 대향하는 트렌치 측벽들에의 이온 주입을 나타내며 메사의 깊이 방향을 따라 p-n 접합의 형성을 완료하는, 도 9의 부분 형성된 반도체 소자의 부분적 단면 입면도이다.
도 11은 메사, 트렌치 및 광폭의(wide) 산화물 영역을 나타내는, 도 10의 부분 형성된 반도체 소자의 평면도이다.
도 12는 주입된 트렌치를 산화물로 충전, 표면의 뒤틀림(warping)을 줄이거나 방지하기 위해 실리콘 질화물 등의 박막의 유전체 재료 층을 침적, 및 표면의 평탄화 후의 도 10의 부분 형성된 반도체 소자의 부분적 단면 입면도이다.
도 13은 p-n 접합의 표면 상에 p+ 도핑 영역이 주입된 도 12의 부분 형성된 반도체 소자의 부분적 단면 입면도이다.
도 14는 p+ 도핑 영역에 n+ 도핑 영역이 주입된 도 13의 부분 형성된 반도체 소자의 부분적 단면 입면도이다.
도 15는 게이트 유전체 및 게이트 도전체가 그 위에 형성된 후의 도 14의 부분 형성된 반도체 소자의 부분적 단면 입면도이다.
도 16은 산화물 침적이 게이트 도전체를 덮어 초접합 반도체 소자의 형성을 완료한 후의 도 15의 부분 형성된 반도체 소자의 단면 입면도이다.
도 17은 마스크를 적용하고 에칭 단계가 수행된 후의 도 2의 부분 형성된 반도체 소자의 부분적 단면 입면도이다.
도 18은 이온 주입 시의 도 17의 부분 형성된 반도체 소자의 부분적 단면 입면도이다.
도 19는 트렌치 재충전 후의 도 18의 부분 형성된 반도체 소자의 부분적 단면 입면도이다.
도 20은 산화물 웨이퍼를 반도체 기판에 본딩하고 에칭한 후의 그 산화물 웨이퍼의 부분적 단면 입면도이다.
도 21은 에피택셜 성막 또는 다른 재충전 후의 도 18의 부분 형성된 반도체 소자의 부분적 단면 입면도이다.
도 22는 평탄화 후의 도 21의 부분 형성된 반도체 소자의 부분적 단면 입면도이다.
소정의 용어들이 다음의 설명에서 편의상 사용되지만 제한되지는 않는다. 어구 "우", "좌", "하부", 및 "상부"는 참조하는 도면에서의 방향을 나타낸다. 어구 "내향으로"와 "외향으로"는 각각 설명하는 대상의 기하학적 중심 방향을 그리고 그 중심에서 멀어지는 방향을 나타낸다. 용어들은 엄밀하게 전술한 어구들, 이들의 파생어 및 유사한 의미의 어구들을 포함한다. 또한, 청구범위 및 발명의 상세한 설명의 대응하는 부분에서 사용되는 어구 "하나의(a, an)"란 "적어도 하나의(at least one)"를 의미한다.
본 명세서에서 사용될 때, 도전성에 대한 기준은 기재하는 실시예에 한정될것이다. 그러나, 당업자라면 p 타입의 도전성이 n 타입의 도전성으로 전환될 수 있고 그럼에도 반도체 소자가 기능적으로 정확(즉, 제1 또는 제2 도전성 타입)함을 알 것이다. 그러므로, 본 명세서에서 사용되는 경우, n 또는 p라는 것은 n과 p가 서로 대용될 수 있거나 p와 n이 서로 대용될 수 있음을 의미한다.
더욱이, n+와 p+는 각각 강도핑된(heavily doped) n과 p 영역을 칭하고, n++와 p++는 각각 초강도핑된(very heavily doped) n과 p 영역을 칭하며, n-와 p-는 각각 약도핑된(lightly doped) n과 p 영역을 칭하고, n--와 p--는 각각 초약도핑된(very lightly doped) n과 p 영역을 칭한다. 그러나, 그러한 상대적 도핑 경계가 제한하는 것으로 해석되어서는 안 된다.
도 1 내지 도 16은 본 발명의 양호한 실시예에 따라, 종래의 종단부를 갖는 초접합 반도체 소자를 제조하는 공정을 개괄적으로 나타내고 있다.
도 1을 참조하면, 강도핑 n+ 기판(3)과 약도핑 n- 층(5)을 포함하는 반도체 웨이퍼의 부분도를 도시하고 있다. 양호하게는, 반도체 기판은 실리콘(Si)으로 구성되는 것이 좋다. 그러나, 반도체 기판은 갈륨 아세나이드(GaAs), 게르마늄(Ge) 등의 기타 재료로 형성될 수 있다.
도 2는 산화물 층(6)이 약도핑된 n-층(5)의 표면 상에 성막 또는 침적되는 것을 도시하고 있다. 도 3을 참조하면, 제1 마스크(51)(점선으로 표시)는 도 2의 부분 형성된 반도체 위에 선택적으로 적용된다. 제1 마스크(51)는 포토레지스트 층의 침적에 의해 또는 당업자에게 잘 알려진 기타 방식으로 형성될 수 있다. 현상된 포토레지스트가 제거되고 미현상 포토레지스트는 종래 기술에서 알려져 있는 적소에 유지된다. 편의상, 마스크(51)는 반도체의 소정의 영역들에 에칭, 도핑, 코팅 등이 행해지는 것을 막는데 이용되는 재료를 칭한다.
트렌치(19)는 에칭 등의 공정에 의해 제1 마스크(51)로 덮여지지 않는 영역들에 형성된다. 에칭 공정은 화학적 에칭, 플라즈마 에칭, RIE(Reactive Ion Etch) 등일 수 있다. 도 2의 부분 형성된 반도체 소자의 에칭은 부분 형성된 반도체 소자의 종단 영역에 복수의 트렌치들(19)과 복수의 메사들(18)을 형성한다. 트렌치(19)는 에피택셜 층(5)의 제1 주 표면에서부터 기판(강도핑 영역)(3)을 향하여 깊이 B1로 나타낸 제1 깊이 위치까지 연장되나, 반드시 기판(강도핑 영역)(3)까지 내내 연장될 필요는 없다. 메사(18)에 인접한 트렌치들(19) 각각의 폭(A1)은 다른 트렌치(19)에 비해 대략 동일하다. 부분 형성된 반도체 소자는 종단 영역 내에 활성 영역을 포함한다. 활성 영역은 초접합 소자가 구축되는 영역이다. 종단 영역은 활성 소자가 위치하지 않은 영역이며, 전체 반도체 웨이퍼 또는 칩 상의 활성 소자들의 셀들 사이에 분리부(isolation)를 제공한다. 이에, 활성 영역은 반도체 소자들이 형성될 영역이며, 종단 영역은 활성 소자들의 셀들 사이에 분리부를 제공하는 영역이다. 제1 트렌치 형성 공정 후에, 제1 마스크(51)는 종래에 알려진 기술을 이용하여 제거된다.
도 4는 종단 영역에서 이전에 에칭된 트렌치(19; 도 3)를 종래에 잘 알려진 방식으로 산화물(16)로 충전하는 것을 도시하고 있다. 선택 사항으로서, 실리콘 질화물(SixNy) 등의, 박막의 유전체 층이 산화물(16) 위에 침적될 수 있다. 충분한 냉각 기간 후에, 부분 형성된 반도체 소자가 평탄화된다. 화학 기계적 연마(CMP : Chemical Mechanical Polishing) 등의 기타 적절한 평탄화 기술을 이용하여 평탄화를 수행할 수 있다.
도 5를 참조하면, 제2 마스크(52)(점선으로 도시)가 도 4의 부분 형성된 반도체 소자 위에 선택적으로 적용된다. 트렌치(9, 17)는 제2 마스크(52)가 덮지 않은 부분에 에칭 등의 공정에 의해 형성된다. 에칭 공정은 화학적 에칭, 플라즈마 에칭, RIE 등일 수 있다. 제2 마스크 적용 및 에칭 단계는 종단 영역의 남아있는 에피택셜 재료를 제거하여 이전의 충전 단계에서 생성된 산화물 컬럼들(8) 사이에 트렌치들(17)를 형성하고, 그 구조의 활성 영역에 트렌치(9)와 메사(11)를 형성한다. n-층(5)은 에칭된 트렌치(9, 17)의 바닥부가 n+ 기판(3)과 n- 층(5) 사이의 계면에 닿거나 접근하도록 에칭된다. 트렌치(17)는 제1 주 표면에서부터 기판(3)을 향하여 깊이 B2로 나타내는 제2 깊이 위치까지 연장되지만, 반드시 기판(3)까지 내내 연장될 필요는 없다. 산화물 컬럼들(8)에 인접한 각 트렌치(17)의 폭(A2)은 다른 트렌치(17)에 비해 대략 동일하다.
메사(11)는 "소자 메사(device mesas)라고 칭해지는데, 메사(11)가 둘러싸는 종단 영역이 아니라 활성 영역 내에 있기 때문이다. 소자 메사(11)는 공정에 의해 제조된 각 트랜지스터 또는 활성 소자마다의 전압 지속층을 형성하는데 이용될 것이다. 트렌치(9)는 에피택셜 층(5)의 제1 주 표면에서부터 기판(3)을 향하여 깊이 B3로 나타내는 제3 깊이 위치까지 연장되지만, 반드시 기판(3)까지 내내 연장될 필요는 없다. 소자 메사(11)에 인접한 각 트렌치(9)의 폭(A3)은 다른 트렌치(9)에 비해 대략 동일하다. 명확하게 도시하지는 않지만, 트렌치(9)는 트렌치 충전 공정을 용이하게 하기 위하여 그 상단부가 바닥부보다 1%-10%만큼 폭이 더 큰 것이 좋다. 이에, 메사(11)는 에피택셜 층(5)의 제1 주 표면에 대해 미리 정해진 기울기가 유지되는 측벽 표면들을 갖는다. 제2 트렌치 형성 공정 후에, 종래에 알려진 기술들을 이용하여 제2 마스크(52)가 제거된다.
반도체 기판 및/또는 반도체 층 및/또는 트렌치(9, 17)의 표면은 필요하다면 다음 중 하나 이상의 공정 단계를 이용하여 매끈해질 수 있다.
(i) 트렌치 표면으로부터 박막의 실리콘 층[통상 100-1000 옹스트롱(Å)]을 제거하는데 등방성 플라즈마 에칭을 이용할 수 있다.
(ii) 희생적인 실리콘 이산화물 층을 트렌치의 표면 상에 성막시킨 다음, 완 충처리된(buffered) 산화물 에칭 또는 묽은 플루오르화 수소(HF) 산 에칭 등의 에칭을 이용하여 제거할 수 있다.
이들 기술 중 하나 또는 모두를 이용하면 잔여 응력 및 원하지 않는 오염물을 제거하면서 코너부가 둥글게 된 매끄러운 트렌치 표면들을 생성할 수 있다. 그러나, 수직 측벽 및 사각의 코너부를 갖는 것이 바람직한 경우에는 등방성 에칭 공정 대신에 이방성 에칭 공정을 이용한다. 등방성 에칭과 대조적으로 이방성 에칭은 일반적으로 에칭되는 재료에 있어서 상이한 방향으로의 상이한 에칭율을 의미한다.
도 6에 도시하는 바와 같이, 도 5에 도시한 제2 마스크 적용 및 에칭 단계에 의해 각각 형성된, 활성 및 종단 영역의 양 영역에서의 트렌치(9, 17)는, 활성 영역에 산화물 컬럼들(14)을 형성하고 종단 영역에 비교적 두껍고 광폭의 산화물 영역(12)을 형성하기 위하여 산화물 재료로 충전된다(예컨대, 도 11의 평면도 참조). 산화물 영역(12)의 전체 폭은 약 20-60 마이크로미터 또는 미크론(㎛) 정도이다. 임의의 뒤틀림(warping) 문제를 줄이거나 없애기 위해 산화물 위에 실리콘 질화물 등의 박막의 유전체 층(10)이 침적된다.
그런 다음, 도 6의 부분 형성된 반도체의 표면은 평탄화되고, 그 결과의 부분 형성된 반도체 소자 구조가 도 7에 도시된다. 도 8은 전술한 바와 유사한 공정으로 활성 영역의 트렌치(9)에 침적된 산화물(14)을 마스크 적용 및 에칭 단계에서 제거한 후의 그 결과에 따른 부분 형성된 반도체 소자이다.
도 9는 미리 정해진 제1 각도 Φ(즉, 미리 정해진 제1 주입 각도 Φ)에서의 도 8의 구조에의 이온 주입을 나타내고 있다. 미리 정해진 제1 주입 각도 Φ는 트 렌치(9)의 폭(A3)과 깊이(B3)에 의해 결정되며[즉, A3/B3 = tan(주입 각도 Φ)], 통상 수직으로부터 약 1°내지 12°이다. 각 트렌치(9)의 바닥부에는 주입되지 않도록 각도 Φ에서 주입이 행해진다. 둘러싸는 영역에서 주입 확산이 일어나지 않도록 트렌치(9)의 바닥부의 주입은 회피된다. 도우즈 범위가 약 1E13 내지 1E14 cm-2(즉, 약 1×1013 내지 1×1014 cm-2)인 약 30-200 KeV(Kilo-electron-Volt)의 에너지 레벨에서 주입이 행해진다. 그 결과, 제1 도전성 타입의 도펀트가 미리 정해진 제1 주입 각도 Φ로, 하나의 트렌치(9)의 측벽 표면을 향하여, 복수의 트렌치(9)의 인접 쌍에서의 복수의 트렌치(9)와 복수의 소자 메사(11)의 미리 선택된 부분의 적어도 하나의 미리 정해진 소자 메사(11)에 주입되어, 강도핑 영역(3)의 도핑 농도보다 낮은 도핑 농도를 갖는 제1 도전성 타입의 제1 도핑 영역을 하나의 트렌치(9)의 측벽 표면에 형성한다. 이 단계는 활성 영역에서 소자 메사(11)의 깊이 방향을 따라 p-n 접합을 형성하는 공정을 개시한다.
도 10은 미리 정해진 제2 각도 Φ'(즉, 미리 정해진 제2 주입 각도 Φ')에서의 도 9의 구조에의 이온 주입을 나타내고 있다. 미리 정해진 제2 주입 각도 Φ'도 트렌치(9)의 폭(A3)과 깊이(B3)에 의해 결정되며[즉, -(A3/B3) = tan(주입 각도 Φ')], 통상 수직으로부터 약 -2°내지 -12°이다. 각 트렌치(9)의 바닥부는 주입되지 않도록 각도 Φ'에서 주입이 행해진다. 주목해야 할 점은, 미리 정해진 제1 주입 각도 Φ와 미리 정해진 제2 주입 각도 Φ'는 같은 값이거나 다른 값일 수 있 다는 것이다. 주변 영역으로의 주입 확산이 일어나지 않도록 트렌치(9)의 바닥부의 주입은 회피된다. 도우즈 범위가 약 1E13 내지 1E14 cm-2인 약 30-200 KeV의 에너지 레벨에서 주입이 행해진다. 그 결과, 제1 도전성 타입의 도펀트가 주입된 측벽에 대향하는 측벽 표면에서 제2 도전성 타입의 제2 도핑 영역을 제공하기 위하여, 제2 도전성 타입의 도펀트는 미리 정해진 제2 주입 각도 Φ'로, 제1 도전성 타입의 도펀트가 주입된 측벽과 대향하는 적어도 하나의 소자 메사(11)의 측벽 표면을 향하여, 복수의 트렌치(9)와 복수의 소자 메사(11)의 미리 선택된 영역의 적어도 하나의 소자 메사(11)에 주입되어, 복수의 트렌치(9)의 적어도 하나의 깊이 방향을 따라 위치한 제1 및 제2 도핑 영역의 p-n 접합을 형성하고 활성 영역의 무주입 외부 측벽을 제공한다. 이 주입은 활성 영역에서 소자 메사(11)의 깊이 방향을 따라 p-n 접합을 형성하는 공정을 완성한다.
도핑은 이온 주입, 고체 확산(solid diffusion), 액체 확산, 스핀온 침적(spin-of deposit), 플라즈마 도핑, 기상(vapor phase) 도핑, 레이저 도핑, 또는 기타의 것 가운데 하나에 의해 수행된다. 붕소(B)로 도핑하면 p 타입 영역이 더 많아지고, 인(P)으로 도핑하면 n 타입의 영역이 더 많아지며, 비소(Ar)로 도핑하면 n 타입 영역이 더 많아진다. 기판의 재료에 따라 그리고 도핑의 원하는 강도에 따라 안티몬(Sb), 비스무스(Bi), 알루미늄(Al), 인듐(In), 갈륨(Ga) 등의 기타 도펀트를 이용할 수 있다. 양호하게는 도핑이 이온 주입으로 행해지는 것이 좋다.
주입에 이어서, 소자 메사(11)가 p-n 컬럼들(13)로 변환되도록 최대 12시간 동안 최대 섭씨 1200°에서의 단계가 수행될 수 있다. 물론, 주입된 도펀트로 충분히 수행할 수 있도록 온도 및 시간이 선택될 수 있다. 그러나, 전술한 바와 같이 이온 주입을 수행하는데 이용되는 에너지 레벨은 본 발명에서 벗어나는 일 없이 도펀트로 충분히 수행하기에 족하도록 높은 것이 좋다.
도 11은 활성 영역의 n-p 컬럼들(13)과 종단 영역의 광폭의 산화물 영역(12)을 분리하는 트렌치(9)를 나타내는 공정에 의해 생성된 부분 형성된 반도체 소자의 평면도이다. 도 11은 부분 형성된 반도체 소자의 다수의 가능한 평면도들 중 하나이다. 도 11은 다각형의 셀 레이아웃 대신에 스트립 디자인[즉, 로우 및 컬럼으로 된 n-p 컬럼들(13)]를 나타내지만, 실시예들이 반드시 다각형 셀 구조를 배제할 필요는 없다. 본 발명에서 이탈하는 일없이 컬럼들(13)과 트렌치(9)의 다른 많은 기하학적 구성도 구상된다. 컬럼들(13)은 n-p에 제한되지 않고, 본 발명에서 벗어나는 일없이 n-p-n, p-n-p, n-pp-n, p-nn-p 등일 수 있다.
트렌치(9)를 실리콘 이산화물로 충전하는 데에 임의의 산화물 공정이 이용될 수 있다(도 12). 그리고 n-p 컬럼들(13)은 실리콘 이산화물(12)로 둘러 싸인다. 그러나, 트렌치(9)를 충전하면 소자들이 뒤틀려질 수 있음을 발견되고 있다. 뒤틀림 문제는 실리콘 질화물(예컨대, SixNy) 등의 박막의 유전체 층을 산화물 위에 침적함으로써 줄이거나 없앨 수 있다. 도 12는 활성 영역의 트렌치(9)를 산화물(21)로 충전하고, 실리콘 질화물 등의 박막의 유전체 층(192)을 산화물(21) 위에 침적하며, 부분 형성된 반도체 소자의 표면을 평탄화한 후의 도 10의 부분 형성된 반도체 소 자를 도시하고 있다.
도 13 내지 도 16은 전술한 바와 같이 생성된 구조 상에 초접합 소자를 형성하는 공정을 도시하고 있다. 도 13은 p+ 도핑 영역(22)이 주입된 것을 나타내고 있다. p+ 도핑 영역(22)에 형성된 n+ 도핑 영역(20)이 도 14에 도시되어 있다. n+ 영역(20)은 초접합 소자의 소스 영역으로서 기능할 것이다. 도 15는 게이트 유전체(24)가 침적되고 게이트 도전체(26)가 그 게이트 유전체(24) 상에 침적되는 것을 도시하고 있다. 도 16은 게이트 유전체(26)가 또 다른 산화물 층(24)으로 덮여지는 것을 도시하고 있다. 이에, 도 16은 종래에 잘 알려진 방법들을 이용하여, 초접합 소자가 도 12의 부분 형성된 반도체 소자 상에 형성되는 것을 도시하고 있다. 이제 초접합 소자는 접촉부 및 패시베이션 층을 추가하여 완성될 것이다.
열 성막, 저압(LP : Low Pressure) 화학적 기상 증착(CVD), 플라즈마 강화 화학적 기상 증착(PECVD : Plasma Enhanced Chemical Vapor Deposition), 기압 화학적 기상 증착(APCVD : Atmospheric Pressure Chemical Vapor Deposition), 스펀온 글래스(SOG; Spun-On-Glass), 글래스 프릿(frit), 침적, 직접 도포, 및 이들의 조합 중 하나를 이용하여 제1 또는 제2 주 표면 중 하나에 패시베이션 재료(passivation material)를 도포할 수 있다. 패시베이션 재료는 산화물, 질화물, 글래스 및 도핑/무도핑 폴리실리콘 중 하나일 수 있다.
이 구조 상에 구축된 또는 형성된 소자의 성능에 있어서, 종래의 반도체-트랜지스터 소자와 비교해서 애발란치 항복 전압(Vb)이 개선된다. 활성 영역 상에서의 종래의 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 소자의 제조는 잘 알려진 단계들을 이용해서 행해질 수 있다. 추가 단계들은 제2 도전성 타입의 활성 영역을 선택적으로 주입한 다음 제1 도전성 타입의 영역을 선택적으로 주입하여 소자를 완성한다. 또한, 전(前)면 상의 영역과의 접촉부 및 후면과의 접촉부가 형성되고, 패시베이션 층이 침적 및 패터닝되어 소자 제조 순서가 완성된다.
도 17 내지 도 19에 도시하는 다른 실시예에서는, 비교적 광폭의 트렌치(30)가 종단 영역에 형성된다. 비교적 광폭의 트렌치(30)의 폭은 대략 20-60㎛이다. 도 18은 도 9와 도 10에 대해 전술한 바와 같이, 이온 주입이 진행될 수 있음을 도시하고 있다. 트렌치(30)에 완전히 산화물이 재충전되어 도 19에 도시하는 바와 같은 광폭의 산화물 영역(12)이 형성된다. 광폭의 산화물 영역(12)은 폭이 대략 20-60㎛이다.
도 5에서 시작하는 또 다른 실시예에서는 트렌치(9, 17)만이 제1 주 표면에 형성되어 각각 메사(11, 8)를 형성한다. 종단 영역의 메사(8)는 폭이 약 1.0 내지 1.5 마이크로미터(㎛)이고, 활성 영역의 메사(11)는 폭이 약 4.0 내지 5.0㎛이다. 이 방법은, 활성 영역의 메사(11) 측벽에 도펀트를 주입하기 전에, 복수의 트렌치(9, 17)와 복수의 메사(8, 11; 도 5)의 노출면 상에 얇은 산화물 층을 형성하는 단계를 더 포함한다. 산화에 의해 실질적으로 종단 영역에서 각각 약 1.0 내지 1.5㎛의 메사(8)가 실질적으로 없애질 때까지 복수의 트렌치(9, 17)가 산화된다. 종단 영역에 남아있는 트렌치들(17)이 산화 공정에 의해 충전됨에 따라, 활성 영역에 인접한 종단 영역에 광폭의 산화물 영역(12)이 형성되고, 활성 영역의 남아있는 트렌 치(9)가 충전된다. 광폭의 산화물 영역(12)은 폭이 대략 20-60㎛이다. 마지막으로, 부분 형성된 반도체 소자의 표면이 평탄화되고 그 위에 초접합 소자가 형성된다.
도 20 내지 도 22에 도시하는 또 다른 실시예에 있어서, 실리콘-온-절연체(SOI) 또는 간단히 두꺼운 산화물 웨이퍼(40)가 기판(3)에 본딩된다. 어닐링/본딩(annealing/bonding) 공정은 수분 동안 또는 수시간 동안 어닐링로(annealing furnace)에서 기판(3)과 웨이퍼(40)를 가열하는 단계를 포함할 수 있다. 예컨대, 적층형 기판(3)과 웨이퍼(4)를 수분에서 수시간 동안 800-1200℃의 어닐링로에 둠에 따라 재료들이 충분히 본딩될 수 있다. 어닐링 공정은 비활성 주변 분위기, 예컨대 질소 가스에서 또는 산화성 주변 분위기, 예컨대 순수 산소, 산소/질소 혼합물, 증기 등에서 행해질 수 있다. "습식" 어닐링 시에, 즉 증기 분위기인 경우, 통상 800℃ 이상에서 산소 및 수소 혼합물을 이용하여 증기를 생성한다. 두꺼운 산화물 웨이퍼(40), 예컨대 SOI 웨이퍼인 경우 두꺼운 산화물(12) 상의 임의의 실리콘 부분이 CMP 등의 공정에 의해 제거된다. 두꺼운 산화물 웨이퍼(40)의 일부는 활성 영역을 생성하기 위해 전술한 기술을 이용하여 에칭되어 없어진다. 도 21에 도시하는 바와 같이, 두꺼운 에피택셜 층(5)이 기판(3)과 남아있는 산화물 웨이퍼(40) 상에 성막된다. 도 22는 부분 형성된 반도체 소자가 평탄화되어, n-p 컬럼들(13) 또는 전술한 바와 같은 것들을 형성하기 위해 에칭, 주입 및 재충전될 수 있는, 종단 영역에서의 광폭의 산화물 영역(12)과 활성 영역에서의 에피택셜 영역(5)을 남기는 것을 나타내고 있다.
종단 영역에 비교적 광폭의 산화물 영역(12)을 제공함으로써, 활성 영역에 형성된 고전압 소자들의 역전압 차단 기능이 강화된다.
전술한 내용으로부터, 본 발명은 소자의 역 전압 차단 기능의 강화를 위해 산화물 영역을 갖는 고전압 반도체 소자에 관한 것임을 알 수 있다. 당업자에게는 분명한 바와 같이, 그것의 넓은 발명의 원리부터 벗어나는 일없이 전술한 실시예들에 변화가 있을 수 있음은 물론이다. 이에, 본 발명이 개시된 특정 실시예들에 한정되는 것이 아니라, 그 기술 사상 내에서의 변형을 포함하는 것으로 이해되어야 한다.

Claims (20)

  1. 활성 영역과 그 활성 영역을 둘러싸는 종단 영역(termination region)을 갖는 반도체 소자를 제조하는 방법에 있어서,
    서로 대향하는 제1 및 제2 주 표면을 갖는 반도체 기판을 제공하는 단계로서, 상기 반도체 기판은 상기 제2 주 표면에서의 제1 도전성 타입의 강도핑(heavily doped) 영역과, 상기 제1 주 표면에서의 제1 도전성 타입의 약도핑(lightly doped) 영역을 갖는 것인 반도체 기판 제공 단계와;
    상기 종단 영역에 복수의 제1 트렌치(trench)들과 복수의 제1 메사(mesa)들을 형성하는 단계로서, 상기 복수의 제1 트렌치들의 각 트렌치는 상기 제1 주 표면에서부터 강도핑 영역을 향하여 제1 깊이 위치까지 연장되는 것인 상기 복수의 제1 트렌치 및 복수의 제1 메사 형성 단계와;
    상기 활성 영역 외측에 있으면서 상기 활성 영역에 인접한 상기 종단 영역의 상기 복수의 제1 트렌치들을 유전체 재료로 충전하는 단계와;
    상기 종단 영역에 복수의 제2 트렌치들을 형성하는 단계로서, 상기 복수의 제2 트렌치들의 각 트렌치는 상기 제1 주 표면에서부터 강도핑 영역을 향하여 제2 깊이 위치까지 연장되는 것인 상기 복수의 제2 트렌치 형성 단계와;
    상기 복수의 제2 트렌치들을 유전체 재료로 형성하는 단계
    를 포함하는, 활성 영역과 그 활성 영역을 둘러싸는 종단 영역을 갖는 반도체 소자를 제조하는 방법.
  2. 제1항에 있어서,
    상기 활성 영역에 제1 도전성 타입 및 제2 도전성 타입의 컬럼들을 생성하는 단계를 더 포함하고,
    상기 제2 도전성 타입은 상기 제1 도전성 타입과 정반대이며, 상기 컬럼들은 상기 제1 주 표면에서부터 강도핑 영역을 향하여 제3 깊이 위치까지 연장되는 것인, 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 제1 주 표면에 가장 가까운 컬럼의 적어도 일부에 상기 제1 도전성의 도펀트를 주입하는 단계를 더 포함하는, 반도체 소자 제조 방법.
  4. 제1항에 있어서, 상기 복수의 제1 및 제2 트렌치들에 의해 형성된 영역의 폭은 대략 20-60 마이크로미터인 것인, 반도체 소자 제조 방법.
  5. 제1항에 있어서, 상기 유전체 재료는 산화물인 것인, 반도체 소자 제조 방법.
  6. 청구항 제1항에 기재한 방법에 의해 형성된 반도체 소자.
  7. 활성 영역과 그 활성 영역을 둘러싸는 종단 영역을 갖는 반도체 소자를 제조하는 방법에 있어서,
    서로 대향하는 제1 및 제2 주 표면을 갖는 반도체 기판을 제공하는 단계로서, 상기 반도체 기판은 상기 제2 주 표면에서의 제1 도전성 타입의 강도핑 영역과, 상기 제1 주 표면에서의 제1 도전성 타입의 약도핑 영역을 갖는 것인 반도체 기판 제공 단계와;
    상기 종단 영역에 트렌치를 형성하는 단계로서, 상기 트렌치는 상기 제1 주 표면에서부터 강도핑 영역을 향하여 제1 깊이 위치까지 연장되고, 상기 트렌치의 폭은 20 마이크로미터보다 큰 것인 상기 트렌치 형성 단계와;
    상기 종단 영역의 트렌치를 산화물 재료로 충전하는 단계
    를 포함하는, 활성 영역과 그 활성 영역을 둘러싸는 종단 영역을 갖는 반도체 소자를 제조하는 방법.
  8. 제7항에 있어서,
    상기 종단 영역에 트렌치를 형성하는 단계 전에, 상기 활성 영역에 제1 도전성 타입 및 제2 도전성 타입의 컬럼들을 형성하는 단계를 더 포함하고,
    상기 제2 도전성 타입은 상기 제1 도전성 타입과 정반대이며, 상기 컬럼들은 상기 제1 주 표면에서부터 강도핑 영역을 향하여 제3 깊이 위치까지 연장되는 것인, 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상기 제1 주 표면에 가장 가까운 컬럼의 적어도 일부에 상기 제1 도전성의 도펀트를 주입하는 단계를 더 포함하는, 반도체 소자 제조 방법.
  10. 청구항 제7항에 기재된 방법에 의해 형성된 반도체 소자.
  11. 활성 영역과 그 활성 영역을 둘러싸는 종단 영역을 갖는 반도체 소자를 제조하는 방법에 있어서,
    서로 대향하는 제1 및 제2 주 표면을 갖는 반도체 기판을 제공하는 단계로서, 상기 반도체 기판은 상기 제2 주 표면에서의 제1 도전성 타입의 강도핑 영역과, 상기 제1 주 표면에서의 제1 도전성 타입의 약도핑 영역을 갖는 것인 반도체 기판 제공 단계와;
    상기 종단 영역에 복수의 트렌치들과 복수의 메사들을 형성하는 단계로서, 상기 복수의 트렌치들의 각 트렌치는 제1 주 표면에서부터 강도핑 영역을 향하여 제1 깊이 위치까지 연장되는 것인 상기 복수의 트렌치 및 복수의 메사 형성 단계와;
    상기 복수의 메사들이 산화물 재료로 충분히 변환될 때까지 상기 종단 영역의 상기 복수의 메사들을 산화시키는 단계와;
    상기 종단 영역의 복수의 트렌치들을 산화물로 충전하는 단계
    를 포함하는, 활성 영역과 그 활성 영역을 둘러싸는 종단 영역을 갖는 반도 체 소자를 제조하는 방법.
  12. 제11항에 있어서,
    상기 활성 영역에 제1 도전성 타입 및 제2 도전성 타입의 컬럼들을 형성하는 단계를 더 포함하고,
    상기 제2 도전성 타입은 상기 제1 도전성 타입과 정반대이며, 상기 컬럼들은 상기 제1 주 표면에서부터 강도핑 영역을 향하여 제3 깊이 위치까지 연장되는 것인, 반도체 소자 제조 방법.
  13. 제12항에 있어서,
    상기 제1 주 표면에 가장 가까운 컬럼의 적어도 일부에 제1 도전성의 도펀트를 주입하는 단계를 더 포함하는, 반도체 소자 제조 방법.
  14. 제11항에 있어서, 변환된 상기 복수의 메사들과 충전된 상기 복수의 트렌치들에 의해 형성된 영역의 폭은 대략 20-60 마이크로미터인 것인, 반도체 소자 제조 방법.
  15. 제11항에 있어서,
    상기 활성 영역 상에 초접합 소자(superjunction device)를 형성하는 단계를 더 포함하는, 반도체 소자 제조 방법.
  16. 청구항 제11항에 기재한 방법에 의해 형성된 반도체 소자.
  17. 활성 영역과 그 활성 영역을 둘러싸는 종단 영역을 갖는 반도체 소자를 제조하는 방법에 있어서,
    서로 대향하는 제1 및 제2 주 표면을 갖는 반도체 기판을 제공하는 단계로서, 상기 반도체 기판은 상기 제2 주 표면에 제1 도전성 타입의 강도핑 영역을 갖는 것인 반도체 기판 제공 단계와;
    서로 대향하는 제1 및 제2 주 표면을 갖는 산화물 기판을 제공하는 단계와;
    상기 산화물 기판의 제2 주 표면을 상기 반도체 기판의 제1 주 표면에 본딩/어닐링(bonding/annealing)하는 단계와;
    상기 활성 영역에 가장 가까운 상기 산화물 기판에 트렌치를 형성하는 단계로서, 상기 트렌치는 상기 산화물 기판의 제1 주 표면에서부터 상기 반도체 기판의 제1 주 표면까지 연장되는 것인 상기 트렌치 형성 단계와;
    상기 트렌치를 에피택셜 층으로 충전하는 단계
    를 포함하는, 활성 영역과 그 활성 영역을 둘러싸는 종단 영역을 갖는 반도체 소자를 제조하는 방법.
  18. 제17항에 있어서,
    상기 활성 영역에 가장 가까운 폴리실리콘에 제1 도전성 타입 및 제2 도전성 타입의 컬럼들을 형성하는 단계를 더 포함하고,
    상기 제2 도전성 타입은 상기 제1 도전성 타입과 정반대인 것인, 반도체 소자 제조 방법.
  19. 제18항에 있어서,
    상기 제1 주 표면에 가장 가까운 컬럼의 적어도 일부에 제1 도전성의 도펀트를 주입하는 단계를 더 포함하고,
    상기 컬럼의 주입된 부분은 게이트 영역을 형성하는 것인, 반도체 소자 제조 방법.
  20. 청구항 제17항에 기재한 방법에 의해 형성된 반도체 소자.
KR1020077017428A 2004-12-27 2005-12-27 종단 영역을 갖는 반도체 소자 및 그 제조 방법 KR20070116219A (ko)

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