JP2012165012A - 高電圧超接合端子の製造方法 - Google Patents

高電圧超接合端子の製造方法 Download PDF

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Abstract

【課題】ディバイスの逆電圧阻止能力を向上させるための酸化物領域を有する高電圧半導体ディバイスの製造方法を提供する。
【解決手段】相互に対向する半導体材料の第１主表面と第２主表面とを備えた半導体基板を提供する。半導体基板は、第１導電形の強くドープされた領域を第２主表面に有する。相互に対向する酸化物材料の第１主表面と第２主表面とを有する酸化物基板を提供する。酸化物基板の第２主表面を半導体基板の第１主表面に接着あるいは焼きなましする。作動領域に近接する酸化物基板に溝を形成し、この溝が酸化物基板の第１主表面から半導体基板の第１主表面まで延びている。溝をエピタキシャル層で充填する。
【選択図】図１

Description

本発明は、端子領域を有する半導体ディバイスの製造方法、特に、ディバイスの逆電圧阻止能力を向上するための絶縁性領域を有する半導体ディバイスの製造方法に関する。
米国特許第５,２１６,２７５号に開示されているように、キシンビ チェン博士(Dr.Xingbi Chen)による超接合ディバイスの発明以来、彼の発明の超接合効果を拡大及び改良する多くの試みがなされた。米国特許第６,４１０,９５８号および米国特許第６,３００,１７１号ならびに米国特許第６,３０７,２４６号はそのような努力の例であり、これらを言及することによりそれらの内容を本願に組み込むこととする。
米国特許第６,４１０,９５８号(Usui, et al)は縁部端子構造と半導体構成要素としてのドリフト領域に関する。１つの導電形の半導体本体は、他の導電形の複数個の領域が２つ以上の相互に異なる面に埋め込まれているエッジ領域を有する。半導体構成要素の作動領域の下方に、その下にある基板を用いてドリフト領域が結合されている。
米国特許第６,３０７,２４６号(Nitta, et al.)は高電圧維持縁部構造体を有する電力半導体構成要素を開示する。この構造体内では、多数の平行に結合した個別の構成要素がセル通路の多数のセルに配置されている。エッジ領域では、半導体構成要素は、遮光源ゾーン領域を備えたセルを有する。この遮光源ゾーン領域では電力半導体構成要素の整流中、不均一に大きい逆流電流密度によって寄生バイポーラートランジスタの電源が入るのを抑制する。更に、遮光源ゾーン領域を有する縁部構造体は、Nitta, et al.で論じられている科学技術条件で非常に簡単に製造できる。Nitta, et alはパラメータの効果を明確にし、ｏｎ状態で導電し、ｏｆｆ状態では、導電しない平行ｐｎ層からなるドリフト層を有する超接合半導体ディバイスの大量生産を可能にしている。ｎ形のドリフト領域での作動不純物の総量は、ｐ形の区分領域の作動不純物の総量の１００％から１５０％の範囲内である。加えて、ｎ形ドリフト領域とｐ形区分領域とのいずれか１方の幅は、他方の領域の９４％から１０６％の範囲内である。
米国特許第６,３００,１７１号(Frisina)は、高電圧半導体ディバイスの縁部構造体の製造方法を開示する。この方法は、第１導電形の第１半導体層を形成する第１工程と、この第１半導体層の頂面上に第１マスクを形成する第２工程と、このマスクの１部を除去して、マスクに１つ以上の開口部を形成する第３工程と、この１つ以上のマスクの開口部を介して、第１半導体層に第２導電形のドーパントを導入する第４工程と、第１マスクを完全に除去し、第１半導体層上に、第１導電形の第２半導体層を形成する第５工程と、第１半導体層に打込んだドーパントを拡散させて、第１および第２の半導体層に第２導電形のドープされた領域を形成する第６工程とを含む。第２工程から第６工程までを１回以上繰り返し、多数の第１導電形の積層された半導体層と、第２導電形の２列以上のドープ領域を含む最終縁部構造体を形成する。上記の列は、上記の多数の積層された半導体層に挿入され、その後マスクの開口部を介して打込まれたドープ領域を積層することにより形成され、高電圧半導体ディバイスに近い列は、それより遠い列よりも深い。
米国特許第５,２１６,２７５号 米国特許第６,４１０,９５８号 米国特許第６,３００,１７１号 米国特許第６,３０７,２４６号
ディバイスの逆電圧阻止能力を向上させるための酸化物領域を有する高電圧半導体ディバイスの製造方法を提供することが望ましい。
本発明は、半導体ディバイスと、半導体ディバイスの製造方法からなる。この半導体ディバイスは作動領域と端子領域とを有する。半導体ディバイスの製造方法は、相互に対向する半導体材料の第１主表面と第２主表面とを有する半導体基板を提供することを含む。この半導体基板は第２主表面に第１導電形の強くドープされた領域を有する。相互に対向する酸化物材料の第１主表面と第２主表面とを有する酸化物基板も設けられている。酸化物基板の第２主表面は、半導体基板の第１主表面に接着あるいは焼きなましされている。１つの溝が作動領域に近接して酸化物基板に形成されている。この溝は酸化物基板の第１主表面から半導体基板の第１主表面に延びていて、エピタキシャル層が充填されている。
エピタキシャル層が当てがわれた半導体基板の部分断面図である。 酸化物層を沈着させた後の図１の部分的に形成された半導体ディバイスの部分断面図である。 マスクを当てがい、エッチング工程を行なった後の図２の部分的に形成された半導体ディバイスの部分断面図である。 酸化物沈着で図３でエッチングされた溝を埋めその結果生じた面を平坦化した後の図３の部分的に形成された半導体ディバイスの部分断面図である。 第２マスクを当てがい、エッチング工程を行なった後の図４の部分的に形成された半導体ディバイスの部分断面図である。 図５でエッチングされた溝に酸化物層を充填させた後の図５の部分的に形成された半導体ディバイスの部分断面図である。 表面を平坦化した後の図６の部分的に形成された半導体ディバイスの部分断面図である。 マスクを当て、作動領域にある溝をエッチングした後の図７の部分的に形成された半導体ディバイスの部分断面図である。 作動領域において、第１の角度から溝の側壁にイオンを打ち込み、メサの深さ方向に沿いｐ−ｎ結合の形成の開始を示す図８の部分的に形成された半導体ディバイスの部分断面図である。 図９の打ち込みとは反対の溝の側壁へのイオン打ち込みを行い、メサの深さ方向に沿いｐ−ｎ結合の形成の完了を示す図９の部分的に形成された半導体ディバイスの部分断面図である。 メサと、溝と、広い酸化物領域とを示す図１０の部分的に形成された半導体ディバイスの部分断面図である。 イオンを打ち込んだ溝を酸化物で埋め、表面の反りを減少あるいは阻止するため窒化ケイ素のような絶縁材料の薄層を沈着させ、その表面を平坦化させた後の図１０の部分的に形成された半導体ディバイスの部分断面図である。 ｐ＋イオンでドープした領域をｐ−ｎ結合の表面に打ち込んだ図１２の部分的に形成された半導体ディバイスの部分断面図である。 ｎ＋イオンでドープし領域をｐ＋イオンでドープした領域に打ち込んだ図１３の部分的に形成された半導体ディバイスの部分断面図である。 絶縁性ゲートおよびゲート伝導体がその上に沈着された後の図１４の部分的に形成された半導体ディバイスの部分断面図である。 酸化物沈着によりゲート伝導体をカバーし、超接合半導体ディバイスの形成を完了した後の図１５の部分的に形成された半導体ディバイスの部分断面図である。 マスクを当てがい、エッチング工程を完了した後の図２の部分的に形成された半導体ディバイスの部分断面図である。 イオン打ち込み中の図２の部分的に形成された半導体ディバイスの部分断面図である。 溝を再充填した後の図１８の部分的に形成された半導体ディバイスの部分断面図である。 酸化物ウエハが半導体基板に接着され、その酸化物ウエハをエッチングした後の部分断面図である。 エピタキシャル成長およびその他の再充填後の図１８の部分的に形成された半導体ディバイスの部分断面図である。 平坦化後の図２１の部分的に形成された半導体ディバイスの部分断面図である。
上記の概要並びに以下の本発明の好ましい実施例の詳細な説明は添付図面と共に読めばより良く理解される。本発明を例示するために、図中には、現在好ましい実施例が示されているが、本発明は図示されている正確な装置および器具に限定されるものではない。
或る種の言葉が便宜上以下の説明に使用されているが、これらは限定的なものではない。右、左、下方および上方の言葉は言及している図面に対する方向を示す。内方および外方の言葉は記載されている物体およびその指摘されている部分の幾何学的中心に向かうあるいは遠のく方向を言う。これらの言葉には上記の言葉、その派生語および同様の重要性を持った言葉を含む。加えて、特許請求の範囲および明細書の対応個所に用いられている“a”および“an”の言葉は“少なくとも１つ(あるいは１つ以上)”を意味する。
ここで使用されているように、導電形とは記載されている実施例に限定される。然し、当業者であればｐ形導電形はｎ形導電形(即ち、第１あるいは第２導電形)と交換できる、それでもディバイスは正しく機能することを知っている。よって、ここで使用している場合、ｎあるいはｐと言っているのは、また、ｎとｐあるいはｐとｎのいずれかがその代わりをできることを意味する。
更に、ｎ＋およびｐ＋とは夫々強くドープされたｎおよびｐ領域のことを言い、ｎ＋＋およびｐ＋＋とはそれぞれ非常に強くドープされたｎおよびｐ領域のことを言い、ｎ−およびｐ−とはそれぞれ弱くドープされたｎおよびｐ領域のことを言い、ｎ−−およびｐ−とはそれぞれ非常に弱くドープされたｎおよびｐ領域のことを言う。然し、そのような相対的ドープの用語は限定的なものではない。
図１から図１６は、全体的に、本発明の好ましい実施例による、従来の端子を備えた超接合半導体ディバイスの製造方法を示す。
図１に関しては、強くドープされたｎ＋基板３と軽くドープされたｎ−層５とを含む半導体ウエハの部分図が示されている。この半導体基板はケイ素(Ｓｉ)からなるのが好ましいが、その他の材料例えば、ガリウムヒ化物(ＧａＡｓ)、ゲルマニウム(Ｇｅ)等から形成してもよい。
図２は、酸化物層６が軽くドープされたｎ−層５上に成長しているあるいは沈着されているのを示す。図３に関し、第１マスク５１(仮想線で図示)が図２の部分的に形成された半導体ディバイスの上側に選択的に当てがわれている。この第１マスク５１はフォトレジスト層の沈着あるいは当業者に知られているどれかその他の方法で形成してもよい。発達したフォトレジストは除去され、未発達のフォトレジストが当業界で知られているようにその場所に残る。簡略のため、マスク５１とは半導体のある領域がエッチングされ、ドープされ被覆等されるのを防ぐために用いられる材料のことを言う。
溝１９はエッチング等の処理で第１マスク５１によりカバーされていない領域に形成される。エッチング処理には化学エッチング、プラズマ・エッチング、反応性イオンエッチング(ＲＩＥ)等でよい。図２の部分的に形成された半導体ディバイスのエッチングにより、複数個のメサ１８と複数個の溝１９とが、部分的に形成された半導体ディバイスの端子領域に形成される。溝１９はエピタキシャル層５から基板(強くドープされた領域)３に向け深さＢ１により示されている第１深さ位置まで延びているが、必ずしも基板(強くドープされた領域)３までの全ての道のりに亘って延びる必要はない。メサ１８に隣接する溝１９の各々の幅Ａ１はその他の溝１９に対してもほぼ同じである。部分的に形成された半導体ディバイスは端子領域を備えた作動領域を含む。作動領域とは超接合ディバイスが構成される領域である。端子領域とは作動ディバイスが位置しない領域であって、全半導体ウエハあるいはチップ上の作動ディバイスのセル同士を隔離する。よって、作動領域とは半導体ディバイスが形成される領域であって、端子領域は作動ディバイスのセル同士を隔離する領域である。第１の溝形成工程の後、当業界で既知の技術を用いて第１マスク５１が取除かれる。
図４は、端子領域に、前にエッチングで形成された溝１９(図３)に当業界で周知の方法で酸化物１６を充填しているのを示す。任意で、窒化ケイ素(ＳｉｘＮｙ)のような誘電体の薄層を酸化物１６上に沈着させてもよい。十分な冷却期間後、部分的に形成された半導体ディバイスが平坦化される。この平坦化は化学機械研磨(ＣＭＰ)あるいはいずれかのその他の適切な平坦化技術を用いてなされる。
図５に関し、第２のマスク５２(仮想線で図示)が図４の部分的に形成された半導体ディバイス上に選択的に当てがわれる。溝９、１７がエッチング等の処理で第２マスクでカバーされていない領域に形成されている。エッチング処理は化学エッチング、プラズマ・エッチング、ＲＩＥ等でよい。第２のマスクを当てがいエッチング処理により端子領域に残っているエピタキシャル材料を除去し、前回の充填工程で生じた酸化物柱状体８同士の間に溝１７を形成し、構造体の作動領域に溝９とメサ１１とを形成する。ｎ−層５がエッチングされて、エッチングで形成された溝９、１７の底部がｎ＋基板３とｎ−層５との間のインターフェイス(境界面)に接触あるいは接近している。溝１７は第１主表面から基板３に向け、深さＢ２で示されている第２深さ位置まで延びているが、必ずしも基板３までの全ての道のりに亘って延びる必要はない。酸化物柱状体８に隣接する溝１７の各々の幅Ａ２はその他の溝に対してもほぼ同じである。
メサ１１は、これを取り巻く端子領域に対向して、作動領域にあるので、「ディバイス・メサ」と言う。このディバイス・メサ１１は各トランジスタあるいはこの方法で製造される作動ディバイス・セル用の電圧保持層を形成するために使用される。溝９はエピタキシャル層５の第１主表面から基板３に向け、深さＢ３で示されている第３深さ位置まで延びているが、必ずしも基板３までの全ての道のりに亘って延びる必要はない。ディバイス・メサ１１に隣接する溝９の各々の幅Ａ３はその他の溝９に対してもほぼ同じである。明確には示されていないが、溝の充填工程を容易にするため、溝９の頂部は、その底部に比べて１％から１０％広いのが好ましい。よって、メサ１１の両側壁面はエピタキシャル層５の第１主表面に対して所定の傾斜を保っている。第２の溝形成処理後、第２のマスク５２が当業界で既知の技術を用いて除去される。
半導体基板の表面および／または半導体層および／または溝９、１７は必要であれば、以下の工程の１つあるいはそれ以上を用いて平滑にしてもよい。
(i) 溝の表面から(特に、１００−１０００Å)のシリコン薄層を除去するため等方性プラズマ・エッチングを用いてもよい。
(ii) 棄て二酸化ケイ素層を溝の表面に成長させ、緩衝酸化物エッチングあるいは希釈フッ化水素酸エッチング等のエッチングを用いて除去してもよい。
これらの技術のいずれかあるいは両方を用いることにより残留ストレスおよび望ましくない汚染物を除去しながら丸い角を備えた滑らかな溝表面を作成できる。然し、垂直の両側壁と四角い角を有することが望ましい場合は、異方性エッチングを等方性エッチングの代わりに用いる。異方性エッチングは、一般に、等方性エッチングとは反対に、エッチングをする材料において異なる方向での異なるエッチング率を意味する。
図６に示されているように、図５に示されている第２のマスクの当てがいとエッチング処理とにより、作動領域および端子領域の両領域にそれぞれ形成された溝９、１７には酸化物材料が充填され作動領域には酸化物柱状体１４がそして端子領域には比較的厚くて広い酸化物領域１２(例えば、図１１に示す平面図参照)を形成する。酸化物領域12の全体の幅は約２０〜６０μｍである。窒化ケイ素のような絶縁物の薄層１０が酸化物上に沈着せられて反りの問題を減少あるいは解消する。
図６の部分的に形成された半導体ディバイスの表面は、次いで、平坦化され、その結果生じる部分的に形成された半導体ディバイスが図７に示されている。図８は、上記と同様の方法により作動領域で溝９に沈着された酸化物１４を、マスクを当てがいエッチングをして除去した後生じる部分的に形成された半導体ディバイスである。
図９は、第１所定角度Φ(即ち、第１所定打ち込み角度Φ)から図８の構造体へのイオン打ち込みを示す。第１所定打ち込み角度Φは、溝９の幅Ａ３と深さＢ３とから決定され(即ち、Ａ３／Ｂ３＝打ち込み角度Φの正接)、典型的には垂直から約２度から１２度である。各溝９の底部にはイオンが打ち込まれないように、イオン打ち込みは角度Φでなされる。周囲への打ち込みの拡散が起きないように、溝９の底部へのイオン打ち込みは避ける。イオン打ち込みは線量範囲１Ｅ１３から１Ｅ１４cm−２(即ち、約１×１０１３から１×１０1４cm−２)で、エネルギー・レベル、約３０−２００キロ電子ボルト(ＫｅＶ)。従って、第１導電形のドーパンとが、隣接する対の複数個の溝にある上記の複数個のディバイス・メサ11と複数個の溝９の所定領域の少なくとも１つのディバイス・メサ１１に、１つの溝９の１つの側壁に第１所定打ち込み角度Φで打ち込まれて、その１つの溝９の側壁面に、強くドープされた領域３より低いドープ濃度を有する第１導電形の第１ドープ領域を形成する。この工程から、作動領域のディバイス・メサ１１の深さ方向に沿ってｐ−ｎ結合形成方法が開始する。
図１０は、第２所定角度Φ´(即ち、第２所定打ち込み角度Φ´)から図９の構造体へのイオン打ち込みを示す。第２所定打ち込み角度Φ´も、溝９の幅Ａ３と深さＢ３から決定され(即ち、−(Ａ３／Ｂ３)＝打ち込み角度Φ´の正接)、典型的には垂直から約−２度から−１２度である。各溝９の底部にはイオンが打ち込まれないように、イオン打ち込みは角度Φ´でなされる。第１所定打ち込み角度Φと第２所定打ち込み角度Φ´とはほぼ同じ強度でも異なっていても良い。周囲への打ち込みの拡散が起きないように、溝９の底部へのイオン打ち込みは避ける。イオン打ち込みは線量範囲１Ｅ１３から１Ｅ１４cm−２でエネルギー・レベル、約３０−２００ＫｅＶで行なわれる。従って、第２導電形のドーパントが、上記の複数個のディバイス・メサ１１と複数個の溝9の所定領域の少なくとも１つのディバイス・メサ１１に、第１導電形のドーパントを打ち込んだ側壁とは反対の少なくとも１つのディバイス・メサ１１の側壁面に第２所定打ち込み角度Φ´で打ち込まれて、上記の複数個の溝９の少なくとも１つの深さ方向に沿って位置する第１ドープ領域および第２ドープ領域のｐ−ｎ結合を形成し、イオンを打ち込んでいない作動領域の外側側壁を提供する。このイオン打ち込みで、作動領域のディバイス・メサ１１の深さ方向に沿ってのｐｎ結合形成方法が終了する。
ドーピングは、イオン打ち込み、固体拡散、液体拡散、スピン・オン(spin-on)沈着、プラズマ・ドーピング、蒸気相ドーピング、レーザ・ドーピング等の１つにより為される。ホウ素(Ｂ)によるドーピングでは、ｐ形領域がより多くでき、リン(Ｐ)によるドーピングでは、ｎ形領域がより多くでき、ヒ素(Ａs)によるドーピングでは、ｎ形領域がより多くできる。アンチモン(Ｓｂ)、ビスマス(Ｂｉ)、アルミニウム(Ａｌ)、インジウム(Ｉｎ)、ガリウム(Ｇａ)等のその他のドーパントを基板の材料およびドーピングの所望の強度により用いても良い。ドーピングはイオン打ち込みによるのが好ましい。
イオン打ち込みに続いて、１２００℃までの温度で駆動(drive in)工程が１２時間までなされ、ディバイス・メサ１１がｐ−ｎ柱状体13に変換される。尚、温度と時間は十分に打ち込まれたドーパントが駆動されるように選択される。然し、上記の、イオン打ち込みを為すのに使用されたエネルギー・レベルはドーパントを十分に駆動するのに足るものであり、本発明から逸脱するものではない。
図１１はこの方法によって生じた部分的に形成された半導体ディバイスの平面図であり、溝９が作動領域と、端子領域にある広い酸化物領域とにあるｎ−ｐ柱状体を分離しているのを示す。図１１は、部分的に形成された半導体ディバイスの多くの可能な平面図の１つを示す。図１１は多角形セル・レイアウトに代え縞模様(即ち、列状のｎ−ｐ柱状体)を示すが、本実施例は必ずしも多角形セル構造体を排除するものではない。多くの柱状体１３と溝９とのその他の幾何学的配置も本発明から逸脱することなく考えられる。柱状体１３はｎ−ｐに限定されるものではなく、本発明を逸脱することなく、ｎ−ｐ−ｎ、ｐ−ｎ−ｐ、ｎ−ｐｐ−ｎ、ｐ−ｎｎ−ｐ等でもよい。
どの酸化方法でも溝９を二酸化ケイ素で充填するようにしている(図１２)。ｎ−ｐ柱状体１３は二酸化ケイ素２１で囲まれている。然し、溝９を充填するとディバイスを反らすことが分かった。この反る問題は酸化物上に窒化ケイ素(例えば、ＳｉｘＮｙ)のような薄い絶縁体層を沈着させることにより軽減あるいは解消できる。図１２は、作動領域の溝９が酸化物２１で充填され、窒化ケイ素のような薄い絶縁体層１９２が酸化物２１の上に沈着され、部分的に形成された半導体ディバイスの表面が平坦化された後の図１０の部分的形成された半導体ディバイスを示す。
図１３から図１６は上記で生じた構造体上に超接合ディバイスを形成する方法を示す。図１３はｐ＋イオンがドープされた領域22が打ち込まれているのを示す。ｐ＋イオンでドープされた領域２２に形成されたｎ＋イオンでドープされた領域２０が図１４に示されている。そのｎ＋領域２０は超接合ディバイスのソース(源)領域の役割を為す。図１５は絶縁ゲート２４が沈着され、この絶縁ゲート２４にゲート導電体２６が沈着されているのを示す。図１６はゲート導電体２６がもう１つの酸化物層２４で被覆されているのを示す。図１６は、周知の方法を用いて、図１２の部分的に形成された半導体ディバイスに形成された超接合ディバイスを示す。この超接合ディバイスは接触と不動態層を加えることにより今や完成準備状態にある。
不動態化材料は、熱成長、減圧(ＬＰ)化学蒸着(ＣＶＤ)、プラズマ増強化学蒸着(ＰＥＣＶＤ)、常気圧化学蒸着(ＡＰＣＶＤ）、スパン・オン・ガラス(ＳＯＧ)、ガラス・フリット沈着、直接塗布およびこれらの組み合わせのうちの１つを用いて第１あるいは第２主表面に塗布してもよい。不動態化材料は、酸化物、窒化物、ガラス、およびドープされたあるいはドープされないポリシリコンの１つでもよい。
この構造体の上に建造あるいは形成されたディバイスの性能は、従来の半導体トランジスタ・ディバイスに比べて雪崩降伏電圧(Ｖｂ)特性を向上した。ついで、従来の金属酸化物半導体電界効果トランジスタ(ＭＯＳＦＥＴ)が作動領域に、周知の工程を用いて形成される。選択的に第２導電形の作動領域を打ち込みし、その後選択的に第１導電形の領域を打ちこんで、追加の工程によりディバイスを完成する。前面および後面への接触もなされ、不動態化層が沈着され、パターン化されてディバイス形成手順が終了する。
図１７から図１９に示されている別の実施例では、比較的広い溝３０が端子領域に形成されている。この比較的広い溝30の幅はほぼ２０−６０μｍである。図１８は、図９及び図１０について上記したようにイオン打ち込みが進められているのを示す。ついで、溝３０は酸化物で再充填されて図１９に示されているように広い酸化物領域１２を形成する。この広い酸化物領域１２の幅はほぼ２０−６０μｍである。
図５に始まる更に別の実施例では、溝９及び１７のみが第１主表面に形成されてそれぞれメサ１１および８を形成する。端子領域にあるこのメサ８は約１.０から１.５μｍの幅を有し、作動領域のメサ１１は約４.０から５.０μｍの幅を有する。この方法は、更に、作動領域のメサ１１の両側壁にドーパントを打ち込む前に複数個の溝９、１７およびメサ８、１１(図５)の露出面に浅い層の酸化物を形成することを含む。複数個の溝９及び１７は、端子領域の約１.０から１.５μｍのメサ８の各々が酸化により実質的に消費されるまで酸化される。端子領域に残っている溝１７は酸化工程により充填されて作動領域に隣接する端子領域に広い酸化物領域１２を作成し、作動領域にある残りの溝９を充填する。この広い酸化物領域１２の幅はほぼ２０−６０μｍである。最後に、部分的に形成された半導体ディバイスの表面は平坦化され超接合がその上に形成される。
図２０−図２２に示されている更に別の実施例では、絶縁体上のケイ素(ＳＯＩ)あるいは単に厚い酸化物ウエハ４０が基板３に接着されている。焼きなましあるいは接着工程には焼きなまし炉で数分あるいは数時間基板３とウエハ４０とを加熱することを含む。例えば、積層された基板３とウエハ４０とは８００℃から１２００℃の焼きなまし炉に数分から数時間置かれて材料を十分に接着させる。焼きなまし工程は不活性雰囲気、例えば、窒素ガス、酸化雰囲気、例えば、純酸素、酸素・窒素混合物、蒸気等中で行なわれる。湿式焼きなまし中、例えば、蒸気が雰囲気であれば、この蒸気は典型的には８００℃より高温で酸素と水素との混合物を用いて発生される。厚い酸化物ウエハ４０、例えば、ＳＯＩウエハの場合では、その厚い酸化物１２の上方のシリコン部分はＣＭＰのような方法により除去される。厚い酸化物ウエハ４０の一部分は作動領域を形成するための上記の技術を用いてエッチングにより取除かれる。図２１に示されているように、厚いエピタキシャル層５が基板３と残りの酸化物のウエハ４０の上に成長している。図２２は、部分的に形成された半導体ディバイスが平坦化されて、端子領域には広い酸化物領域１２を作動領域にはエピタキシャル層５を残し、これらはエッチングされ、イオンを打ち込まれ、再充填されて、上記のようにｎ−ｐ柱状体１３を形成しているのを示す。
端子領域の比較的広い酸化物領域１２を提供することにより、逆電圧防止が作動領域で形成された高電圧ディバイスでは向上されている。
上記より、本発明は、ディバイスの逆電圧阻止能力を向上するため酸化物領域を有する高電圧半導体ディバイスに関することが分かる。本発明の広い発明的概念を逸脱することなく上記の実施例には変更が可能であることは当業者には認識できることである。よって、この発明は開示された特定の実施例に限定されず、その精神の範囲内での変形例もカバーするものと理解される。

Claims (4)

  1. 作動領域と、この作動領域を取り囲む端子領域とを有する半導体ディバイスの製造方法であって、この方法は、
    相互に対向する半導体材料の第１主表面と第２主表面とを備えた半導体基板を提供し、前記半導体基板は、第１導電形の強くドープされた領域を第２主表面に有し、
    相互に対向する酸化物材料の第１主表面と第２主表面とを有する酸化物基板を提供し、
    前記酸化物基板の前記第２主表面を前記半導体基板の前記第１主表面に接着あるいは焼きなましし、
    前記作動領域に近接する前記酸化物基板に溝を形成し、前記溝が前記酸化物基板の前記第１主表面から前記半導体基板の前記第１主表面まで延び、
    前記溝をエピタキシャル層で充填することからなるもの。
  2. 請求項１に記載した方法であって、更に、
    第１導電形の柱状体と第２導電形の柱状体を前記作動領域に近接する前記エピタキシャル層に形成することからなり、前記第２導電形のものが前記第１導電形のものと対向しているもの。
  3. 請求項１に記載した方法であって、更に、
    前記エピタキシャル層の前記第１主表面に近接する前記柱状体の少なくとも一部分を第１導電形のドーパントで打ち込むことからなり、前記柱状体の、ドーパントを打ち込んだ部分がゲート領域を形成するもの。
  4. 請求項１に記載した方法により形成された半導体ディバイス。
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