CN116741821A - Igbt器件结构及对应的制作方法 - Google Patents

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Abstract

本发明提供一种IGBT器件结构,其包括集电极金属层、N型缓冲层以及N型外延层。N型外延层的顶部设置有源区、终端保护区以及截止保护区;N型外延层的有源区从下到上依次设置有P型注入区、绝缘氧化层以及发射极金属;N型外延层的终端保护区从下到上依次设置有P型场限环、绝缘氧化层以及场板结构;N型外延层的截止保护区从下到上依次设置有N型截止环、绝缘氧化层以及截止保护区金属;P型场限环的两侧设置有用于防止P型场限环扩散的沟槽栅结构;本发明还提供一种IGBT器件结构的制作方法。

Description

IGBT器件结构及对应的制作方法
技术领域
本发明涉及半导体器件领域,特别涉及一种IGBT器件结构及对应的制作方法。
背景技术
绝缘栅双极型晶体管 IGBT(Insulated Gate Bipolar Transistor)打破了传统金属-氧化物-半导体场效应晶体管 MOSFET 固有的“硅极限”,使得单位面积芯片可以得到更低的导通压降,缩小了芯片整体面积。在同样耐压要求的晶体管下,IGBT终端P型场限环面积不会因为有源区面积缩小而降低,反而在整体芯片中占比愈发升高,合理有效地降低IGBT终端环宽度变得尤为重要。
现有的终端保护结构包括传统的注入场限环结构、场限环加场板复合结构、纯场板结构、结终端延伸结构、横向变掺杂结构、阻性场板结构等。其中场限环结构因其工艺简单,使用范围最广。前述场限环结构即为在述 IGBT 器件的终端保护区包含多个互不接触,并且依照指定距离相邻排布的P 型场限环 。这些场限环制作方式一般为相对高能量注入和高温推进的方式完成。
这些场限环一般都需要一定的深度,为了达到该深度要求,采用的推进温度都比较大。
在高温炉管作业环境下,晶圆面内受热均匀性会带来一定程度的面内分布结深和横向扩散差异。尤其是横向扩散差异会带来BV(Breakdown Voltage,击穿电压)片内分布不良。
为了达到更好的片内BV分布效果,需要设计更大冗余量的P型场限环结构,即需要花费更多的面积给P型场限环,降低了芯片的有效导通面积占比,降低了芯片的成本空间。
故需要提供一种IGBT器件结构及对应的制作方法来解决上述技术问题。
发明内容
本发明提供一种通过设置沟槽栅结构实现较好的片内BV分布效果的IGBT器件结构及对应的制作方法,以有效解决现有的IGBT器件结构由于掺杂横向扩散导致的BV片内分布不良的技术问题。
本发明实施例提供一种IGBT器件结构,其包括:
集电极金属层,
N型缓冲层,设置在所述集电极金属层上;
N型外延层,设置在所述N型缓冲层上;所述N型外延层的顶部设置有源区、终端保护区以及截止保护区;
所述N型外延层的有源区从下到上依次设置有P型注入区、绝缘氧化层以及发射极金属,发射极金属通过设置在所述绝缘氧化层上的接触孔与所述P型注入区连接;
所述N型外延层的终端保护区从下到上依次设置有P型场限环、绝缘氧化层以及场板结构,所述场板结构通过设置在所述绝缘氧化层上的接触孔与所述P型场限环连接;
所述N型外延层的截止保护区从下到上依次设置有N型截止环、绝缘氧化层以及截止保护区金属,所述截止保护区金属通过设置在所述绝缘氧化层上的接触孔与所述N型截止环连接;
其中所述P型场限环的两侧分别设置有用于防止P型场限环扩散的沟槽栅结构。
在本发明所述的IGBT器件结构中,所述P型注入区中设置有填充有多晶硅的元胞沟槽结构。
在本发明所述的IGBT器件结构中,所述沟槽栅结构的宽度与所述元胞沟槽结构的宽度相同,所述沟槽栅结构的深度与所述元胞沟槽结构的深度相同。
本发明还提供一种上述任一IGBT器件结构的制作方法,其包括:
提供一N型衬底,其中所述N型衬底包括有源区、终端保护区以及截止保护区;
对所述N型衬底的截止保护区进行N型掺杂注入,以形成N型截止环;
在所述N型衬底的有源区和终端保护区形成多个沟槽结构;
使用掩膜光刻工艺露出所述N型衬底的终端保护区的P型场限环区域;
对所述N型衬底的P型场限环区域进行P型离子注入,随后以第一预设温度进行推进以形成P型场限环;
在对所述P型场限环区域形成掩膜,并通过光刻工艺露出所述N型衬底的有源区;
对所述N型衬底的有源区进行P型离子注入,随后以第二预设温度进行推进以形成P型注入区;
去除所述N型衬底的表面掩膜,露出所述沟槽结构;并对所述沟槽结构进行多晶硅填充,以形成元胞沟槽和沟槽栅结构;
在所述N型衬底的有源区上形成N型注入区,随后在所述N型衬底形成绝缘氧化层;
对所述N型衬底的绝缘氧化层刻蚀出接触孔,并在所述接触孔中注入P型离子;
在所述N型衬底的沉积金属层,以形成发射极金属、场板结构以及截止保护区金属;
在所述N型衬底的底面形成N型缓冲层以及集电极金属层。
在本发明所述的IGBT器件结构的制作方法中,所述使用掩膜光刻工艺露出所述N型衬底的终端保护区的P型场限环区域的步骤包括:
使用HDP氧化层对终端保护区中的沟槽结构进行填充;
使用CMP对所述HDP氧化层进行抛光;
在所述抛光后的HDP氧化层沉积SIN层;
使用掩膜光刻工艺对所述SIN层进行刻蚀,露出P型场限环区域;其中P型场限环区域的刻蚀窗口与沟槽结构的外侧对齐;
使用湿法腐蚀去除所述刻蚀窗口处的HDP氧化层。
在本发明所述的IGBT器件结构的制作方法中,所述对所述N型衬底的P型场限环区域进行P型离子注入,随后以第一预设温度进行推进以形成P型场限环的步骤包括:
以预设角度对所述N型衬底的P型场限环区域进行P型离子注入;其中所述预设角度与垂直方向的夹角为5-15度;
以第一预设温度进行推进0.5-2.5小时,以形成P型场限环,所述第一预设温度为1100度至1200度。
在本发明所述的IGBT器件结构的制作方法中,所述P型场限环的单侧水平推进距离小于1微米。
在本发明所述的IGBT器件结构的制作方法中,所述对所述N型衬底的有源区进行P型离子注入,随后进行高温推进以形成P型注入区的步骤包括:
对所述N型衬底的有源区进行P型离子注入,在以第二预设温度进行推进20-60分钟,以形成P型注入区,所述第二预设温度为900度-950度。
在本发明所述的IGBT器件结构的制作方法中,所述在所述N型衬底的有源区上形成N型注入区,随后在所述N型衬底形成绝缘氧化层的步骤包括:
以垂直方向对所述N型衬底的有源区注入磷或砷,以形成N型注入区,随后在所述N型衬底形成绝缘氧化层。
在本发明所述的IGBT器件结构的制作方法中,所述对所述N型衬底的绝缘氧化层刻蚀出接触孔,并在所述接触孔中注入P型离子的步骤包括:
对所述N型衬底的绝缘氧化层刻蚀出接触孔,并以垂直角度对在所述接触孔中注入硼或氟化硼;
在800度-1050度的温度下退火20-120秒。
本发明相较于现有技术,其有益效果为:本发明提供一种IGBT器件结构及对应的制作方法,其通过在P型场限环的两侧设置沟槽栅结构,有效的降低了掺杂离子的横向扩散,使得IGBT器件结构具有更好的片内BV分布效果;有效解决的现有的IGBT器件结构由于掺杂横向扩散导致的BV片内分布不良的技术问题。
附图说明
图1为本发明的IGBT器件结构的实施例的结构示意图。
图2为本发明的IGBT器件结构的制作方法的实施例的流程图。
图3A-图3N为本发明的IGBT器件结构的制作流程示意图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
在图中,结构相似的单元是以相同标号表示。
请参照图1,图1为本发明的IGBT器件结构的实施例的结构示意图。本实施例的IGBT器件结构10包括集电极金属层11、N型缓冲层12以及N型外延层13。其中N型缓冲层12设置在集电极金属层11上,N型外延层13设置在N型缓冲层12上,N型缓冲层12的顶部设置有源区、终端保护区以及截止保护区。
N型外延层13的有源区从下到上依次设置有P型注入区131、绝缘氧化层132以及发射极金属133,发射极金属133通过设置在绝缘氧化层132上的接触孔与P型注入区131连接。
N型外延层13的终端保护区从下到上依次设置有P型场限环134、绝缘氧化层132以及场板结构135,场板结构135通过设置在绝缘氧化层132上的接触孔与P型场限环134连接。
N型外延层13的截止保护区从下到上依次设置有N型截止环136、绝缘氧化层132以及截止保护区金属137,截止保护区金属137通过设置在绝缘氧化层132上的接触孔与N型截止环136连接。
本实施例的P型场限环134的两侧分别设置有用于防止P型场限环134中P型离子扩散的沟槽栅结构1341。P型注入区131中设置有填充有多晶硅的元胞沟槽结构1311。沟槽栅结构1341的宽度与元胞沟槽结构1311的宽度相同,沟槽栅结构1341的深度与元胞沟槽结构1311的深度相同,因此可在同一工艺流程中同时制作沟槽栅结构1341与元胞沟槽结构1311。由于沟槽栅结构1341位于P型场限环134的两侧,因此在对P型场限环区域进行P型离子注入时,沟槽栅结构1341可有效的防止P型离子的横向扩散;使得P型场限环134具有较高的结深扩散时,其对应的横向扩散并不高,进而限制了P型场限环134的横向面积,使得对应的IGBT器件结构10具有更好的片内BV分布效果。
下面对本发明的IGBT器件结构的制作方法进行描述,请参照图2,图2为本发明的IGBT器件结构的制作方法的实施例的流程图。本实施例的IGBT器件结构的制作方法包括步骤:
步骤S201,提供一N型衬底,其中N型衬底包括有源区、终端保护区以及截止保护区;
步骤S202,对N型衬底的截止保护区进行N型掺杂注入,以形成N型截止环;
步骤S203,在N型衬底的有源区和终端保护区形成多个沟槽结构;
步骤S204,使用掩膜光刻工艺露出N型衬底的终端保护区的P型场限环区域;
步骤S205,对N型衬底的P型场限环区域进行P型离子注入,随后以第一预设温度进行推进以形成P型场限环;
步骤S206,在对P型场限环区域形成掩膜,并通过光刻工艺露出N型衬底的有源区;
步骤S207,对N型衬底的有源区进行P型离子注入,随后以第二预设温度进行推进以形成P型注入区;
步骤S208,去除N型衬底的表面掩膜,露出沟槽结构;并对沟槽结构进行多晶硅填充,以形成元胞沟槽和沟槽栅结构;
步骤S209,在N型衬底的有源区上形成N型注入区,随后在N型衬底形成绝缘氧化层;
步骤S210,对N型衬底的绝缘氧化层刻蚀出接触孔,并在接触孔中注入P型离子;
步骤S211,在N型衬底的沉积金属层,以形成发射极金属、场板结构以及截止保护区金属;
步骤S212,在N型衬底的底面形成N型缓冲层以及集电极金属层。
下面详细说明本实施例的IGBT器件结构的制作流程。
在步骤S201中,提供一N型衬底(N型外延层13),该N型衬底包括设置发射极金属133的有源区,设置场板结构135的终端保护区以及设置截止保护区金属137的截止保护区。
在步骤S202中,使用掩膜光刻工艺对N型衬底的截止保护区进行N型掺杂注入,以形成N型截止环136,如图3A所示。其中截止保护区的N型掺杂浓度为1*10^13atoms/cm^2至1*10^16atoms/cm^2。
在步骤S203中,同样使用掩膜光刻工艺,在N型衬底的有源区和终端保护区刻蚀出多个宽度和深度相同沟槽结构,以便后续形成终端保护区的沟槽栅结构1341和有源区元胞沟槽结构1311,如图3B所示。
在步骤S204中,使用掩膜光刻工艺露出N型衬底的终端保护区的P型场限环区域。该步骤具体包括:
步骤S2041,使用HDP(High Density Plasma,高密度等离子体)氧化层对终端保护区中的沟槽结构进行填充。
步骤S2042,使用CMP(Chemical Mechanical Planarization化学机械抛光)对HDP氧化层进行抛光,以去除N型衬底表面的HDP氧化层(保留沟槽结构中的HDP氧化层);如图3C所示。随后在N型衬底表面的沉积厚度约为500埃的HDP氧化层201,以便在N型衬底表面形成厚度较薄的HDP氧化层201,以较好的消除上下层之间的应力。
步骤S2043,在厚度较薄的HDP氧化层上沉积SIN层202;如图3D所示。
步骤S2044,使用掩膜光刻工艺对SIN层202进行刻蚀,露出P型场限环区域;其中P型场限环区域的刻蚀窗口与终端保护区的沟槽结构的外侧对齐;如图3E所示。
步骤S2045,使用湿法腐蚀去除刻窗口处的HDP氧化层201;如图3F所示。
在步骤S205中,对N型衬底的P型场限环区域进行P型离子注入,随后以第一预设温度进行推进以形成P型场限环134。本实施例中第一预设温度为1100度至1200度,该步骤具体包括:
以与垂直方向X的夹角5-15度的注入角度对N型衬底的P型场限环区域进行P型离子注入;这里注入角度优选为与垂直方向X的夹角为7度;如图3G所示。
随后在1100度至1200度(第一预设温度)的高温推进离子0.5-2.5小时,以形成P型场限环134;如图3H所示。其中P型场限环134的P型掺杂浓度为1*10^13 atoms/cm^2至1*10^15atoms/cm^2。
由于沟槽栅结构1341的存在,P型离子注入操作的注入方向可以与垂直方向形成一定倾角,这样形成的P型场限环134即可形成较深的垂直方向推进距离,同时向水平方向推进距离较小,P型场限环134的单侧水平推进距离小于1微米。
且具有水平倾角的P型离子注入,P型场限环区域的P型离子浓度会更加均匀,不会出现P型场限环区域的P型离子浓度分布不均的现象。
在步骤S206中,在P型场限环区域形成掩膜,并通过光刻工艺露出N型衬底的有源区。
在步骤S207中,对N型衬底的有源区进行P型离子注入,随后在900-950度(第二预设温度)的高温下推进20-60分钟,以形成P型注入区131,如图3I所示。其中P型注入区131的P型掺杂浓度为1*10^12 atoms/cm^2至1*10^14 atoms/cm^2。
在步骤S208中,去除N型衬底的表面掩膜,露出沟槽结构;并对沟槽结构进行多晶硅填充,以形成填充好的元胞沟槽结构1311和沟槽栅结构1341;如图3J所示。
在步骤S209中,以垂直方向X对N型衬底的有源区注入磷离子或砷离子(N型离子),以形成N型注入区138,其中N型注入区138的N型掺杂浓度为1*10^13 atoms/cm^2至1*10^16atoms/cm^2。随后在N型衬底形成绝缘氧化层132;如图3K所示。
在步骤S210中,对N型衬底的绝缘氧化层刻蚀出接触孔,并以垂直角度在接触孔中注入硼离子或氟化硼离子(P型离子),注入的P型离子的P型掺杂浓度为1*10^14 atoms/cm^2至1*10^16 atoms/cm^2;并在800度-1050度的温度下退火20-120秒;如图3L所示。该注入的P型离子可以更好的将P型注入区131与N型外延层13形成短接,防止寄生三极管误开启。
在步骤S211中,在N型衬底的沉积金属层,以形成发射极金属133、场板结构135以及截止保护区金属137;如图3M所示。
在步骤S212中,在N型衬底的底面形成N型缓冲层12以及集电极金属层11;如图3N所示。
这样即完成了本实施例的IGBT器件结构的制作流程。
本发明提供一种IGBT器件结构及对应的制作方法,其通过在P型场限环的两侧设置沟槽栅结构,有效的降低了掺杂离子的横向扩散,使得IGBT器件结构具有更好的片内BV分布效果;有效解决的现有的IGBT器件结构由于掺杂横向扩散导致的BV片内分布不良的技术问题。
综上所述,虽然本发明已以优选实施例揭露如上,但上述优选实施例并非用以限制本发明,本领域的普通技术人员,在不脱离本发明的精神和范围内,均可作各种更动与润饰,因此本发明的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种IGBT器件结构,其特征在于,包括:
集电极金属层,
N型缓冲层,设置在所述集电极金属层上;
N型外延层,设置在所述N型缓冲层上;所述N型外延层的顶部设置有源区、终端保护区以及截止保护区;
所述N型外延层的有源区从下到上依次设置有P型注入区、绝缘氧化层以及发射极金属,发射极金属通过设置在所述绝缘氧化层上的接触孔与所述P型注入区连接;
所述N型外延层的终端保护区从下到上依次设置有P型场限环、绝缘氧化层以及场板结构,所述场板结构通过设置在所述绝缘氧化层上的接触孔与所述P型场限环连接;
所述N型外延层的截止保护区从下到上依次设置有N型截止环、绝缘氧化层以及截止保护区金属,所述截止保护区金属通过设置在所述绝缘氧化层上的接触孔与所述N型截止环连接;
其中所述P型场限环的两侧分别设置有用于防止P型场限环扩散的沟槽栅结构。
2.根据权利要求1所述的IGBT器件结构,其特征在于,所述P型注入区中设置有填充有多晶硅的元胞沟槽结构。
3.根据权利要求2所述的IGBT器件结构,其特征在于,所述沟槽栅结构的宽度与所述元胞沟槽结构的宽度相同,所述沟槽栅结构的深度与所述元胞沟槽结构的深度相同。
4.一种权利要求1-3中任一所述的IGBT器件结构的制作方法,其特征在于,包括:
提供一N型衬底,其中所述N型衬底包括有源区、终端保护区以及截止保护区;
对所述N型衬底的截止保护区进行N型掺杂注入,以形成N型截止环;
在所述N型衬底的有源区和终端保护区形成多个沟槽结构;
使用掩膜光刻工艺露出所述N型衬底的终端保护区的P型场限环区域;
对所述N型衬底的P型场限环区域进行P型离子注入,随后以第一预设温度进行推进以形成P型场限环;
在对所述P型场限环区域形成掩膜,并通过光刻工艺露出所述N型衬底的有源区;
对所述N型衬底的有源区进行P型离子注入,随后以第二预设温度进行推进以形成P型注入区;
去除所述N型衬底的表面掩膜,露出所述沟槽结构;并对所述沟槽结构进行多晶硅填充,以形成元胞沟槽和沟槽栅结构;
在所述N型衬底的有源区上形成N型注入区,随后在所述N型衬底形成绝缘氧化层;
对所述N型衬底的绝缘氧化层刻蚀出接触孔,并在所述接触孔中注入P型离子;
在所述N型衬底的沉积金属层,以形成发射极金属、场板结构以及截止保护区金属;
在所述N型衬底的底面形成N型缓冲层以及集电极金属层。
5.根据权利要求4所述的IGBT器件结构的制作方法,其特征在于,所述使用掩膜光刻工艺露出所述N型衬底的终端保护区的P型场限环区域的步骤包括:
使用HDP氧化层对终端保护区中的沟槽结构进行填充;
使用CMP对所述HDP氧化层进行抛光;
在所述抛光后的HDP氧化层沉积SIN层;
使用掩膜光刻工艺对所述SIN层进行刻蚀,露出P型场限环区域;其中P型场限环区域的刻蚀窗口与沟槽结构的外侧对齐;
使用湿法腐蚀去除所述刻蚀窗口处的HDP氧化层。
6.根据权利要求5所述的IGBT器件结构的制作方法,其特征在于,所述对所述N型衬底的P型场限环区域进行P型离子注入,随后以第一预设温度进行推进以形成P型场限环的步骤包括:
以预设角度对所述N型衬底的P型场限环区域进行P型离子注入;其中所述预设角度与垂直方向的夹角为5-15度;
以第一预设温度进行推进0.5-2.5小时,以形成P型场限环,所述第一预设温度为1100度至1200度。
7.根据权利要求6所述的IGBT器件结构的制作方法,其特征在于,所述P型场限环的单侧水平推进距离小于1微米。
8.根据权利要求4所述的IGBT器件结构的制作方法,其特征在于,所述对所述N型衬底的有源区进行P型离子注入,随后进行高温推进以形成P型注入区的步骤包括:
对所述N型衬底的有源区进行P型离子注入,在以第二预设温度进行推进20-60分钟,以形成P型注入区,所述第二预设温度为900度-950度。
9.根据权利要求4所述的IGBT器件结构的制作方法,其特征在于,所述在所述N型衬底的有源区上形成N型注入区,随后在所述N型衬底形成绝缘氧化层的步骤包括:
以垂直方向对所述N型衬底的有源区注入磷或砷,以形成N型注入区,随后在所述N型衬底形成绝缘氧化层。
10.根据权利要求4所述的IGBT器件结构的制作方法,其特征在于,所述对所述N型衬底的绝缘氧化层刻蚀出接触孔,并在所述接触孔中注入P型离子的步骤包括:
对所述N型衬底的绝缘氧化层刻蚀出接触孔,并以垂直角度对在所述接触孔中注入硼或氟化硼;
在800度-1050度的温度下退火20-120秒。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102832234A (zh) * 2012-09-10 2012-12-19 张家港凯思半导体有限公司 一种沟槽型半导体功率器件及其制造方法和终端保护结构
CN104064564A (zh) * 2014-06-19 2014-09-24 华越微电子有限公司 一种基于沟槽介质隔离的双极集成电路芯片及其生产工艺
US9590033B1 (en) * 2015-11-20 2017-03-07 Ixys Corporation Trench separation diffusion for high voltage device
CN106653824A (zh) * 2016-10-19 2017-05-10 珠海格力电器股份有限公司 一种沟槽型金属氧化物半导体功率器件及其制作方法
US20190067500A1 (en) * 2017-08-28 2019-02-28 Quantum Nanophotonics LLC Quantum NPS Photodetector
CN113193036A (zh) * 2021-03-24 2021-07-30 深圳深爱半导体股份有限公司 晶体管终端结构及其制备方法
CN113451137A (zh) * 2021-06-29 2021-09-28 深圳铨力半导体有限公司 晶体管制造方法、设备、计算机可读存储介质与程序产品
CN115602714A (zh) * 2022-11-07 2023-01-13 南瑞联研半导体有限责任公司(Cn) 一种沟槽型igbt终端及其制造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102832234A (zh) * 2012-09-10 2012-12-19 张家港凯思半导体有限公司 一种沟槽型半导体功率器件及其制造方法和终端保护结构
CN104064564A (zh) * 2014-06-19 2014-09-24 华越微电子有限公司 一种基于沟槽介质隔离的双极集成电路芯片及其生产工艺
US9590033B1 (en) * 2015-11-20 2017-03-07 Ixys Corporation Trench separation diffusion for high voltage device
CN106653824A (zh) * 2016-10-19 2017-05-10 珠海格力电器股份有限公司 一种沟槽型金属氧化物半导体功率器件及其制作方法
US20190067500A1 (en) * 2017-08-28 2019-02-28 Quantum Nanophotonics LLC Quantum NPS Photodetector
CN113193036A (zh) * 2021-03-24 2021-07-30 深圳深爱半导体股份有限公司 晶体管终端结构及其制备方法
CN113451137A (zh) * 2021-06-29 2021-09-28 深圳铨力半导体有限公司 晶体管制造方法、设备、计算机可读存储介质与程序产品
CN115602714A (zh) * 2022-11-07 2023-01-13 南瑞联研半导体有限责任公司(Cn) 一种沟槽型igbt终端及其制造方法

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