CN111129134A - Igbt芯片及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 27
- 239000002184 metal Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 230000003647 oxidation Effects 0.000 claims abstract description 6
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 6
- 238000009413 insulation Methods 0.000 claims abstract 2
- 238000000034 method Methods 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000011049 filling Methods 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 9
- 238000005452 bending Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 47
- 239000012535 impurity Substances 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000002513 implantation Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000001704 evaporation Methods 0.000 description 6
- 230000008020 evaporation Effects 0.000 description 6
- 239000005368 silicate glass Substances 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 239000005360 phosphosilicate glass Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000011241 protective layer Substances 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- -1 silicon dioxide Chemical compound 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- 241001391944 Commicarpus scandens Species 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000000053 physical method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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Abstract
本公开涉及一种IGBT芯片及其制造方法。IGBT芯片包括依次层叠的背面金属层(1)、第二导电类型的截止层(2)、第一导电类型的衬底(3)、有源区、发射极金属层(10)，有源区包括栅极沟槽(5)、发射极沟槽(6)、沟槽氧化层(4)、第一导电类型区(8)、第二导电类型区(7)、绝缘层(9)、以及第二导电类型附加区(11)，其中，第二导电类型附加区(11)将与栅极沟槽(5)相邻的沟槽的底部包围，或者将与栅极沟槽(5)相邻的沟槽全部包围。这样，当该IGBT芯片制成的功率器件承受反偏时，栅极沟槽旁的附加区能够通过耗尽扩展，将栅极沟槽包围在耗尽区中，尤其减小了栅极沟槽底部弯曲处的电场集中度，减小了功率器件失效的风险，提高了鲁棒性。
Description
技术领域
本公开涉及半导体技术领域，具体地，涉及一种IGBT芯片及其制造方法。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)是由双极型三极管(Bipolar Junction Transistor，BJT)和绝缘栅型场效应管(Metal-Oxide-Semiconductor，MOS)组成的复合全控型电压驱动式功率半导体器件，兼有金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET)的高输入阻抗和电力晶体管(Giant Transistor，GTR)的低导通压降两方面的优点。
IGBT包括沟槽栅IGBT和平面栅IGBT。沟槽栅IGBT相比于平面栅IGBT具有更小的导通压降以及更强的抗闩锁能力，其消除了JFET区，无JFET效应，减小了器件导通时压降，同时沟道由横向变为纵向，元胞所占面积减小，单位面积电流密度大幅提高，其正向电流能力比平面结构IGBT高出50％以上，而且其开关性能也要好于平面栅IGBT。
然而，在沟槽栅IGBT中，沟槽的刻蚀导致了刻蚀边缘会引入大量缺陷，再叠加刻蚀后存在曲面，使得沟槽区电场集中，易于击穿，这就使得沟槽技术功率器件的鲁棒性不如平面技术的功率器件。
发明内容
本公开的目的是提供一种简单实用的IGBT芯片及其制造方法。
为了实现上述目的，本公开提供一种IGBT芯片，所述IGBT芯片包括依次层叠的背面金属层、第二导电类型的截止层、第一导电类型的衬底、有源区、发射极金属层，所述有源区包括栅极沟槽、发射极沟槽、沟槽氧化层、第一导电类型区、第二导电类型区、绝缘层、以及第二导电类型附加区。
其中，所述第二导电类型附加区将与所述栅极沟槽相邻的沟槽的底部包围，或者将与所述栅极沟槽相邻的沟槽全部包围。
可选地，所述第二导电类型附加区所包围的沟槽为深沟槽，所述栅极沟槽为浅沟槽。
可选地，所述第二导电类型附加区所包围的沟槽和所述栅极沟槽的深度相同。
可选地，所述第二导电类型区为轻掺杂，掺杂浓度为1013～1016cm-3，所述第一导电类型区为重掺杂，掺杂浓度为1015～1018cm-3。
可选地，所述第二导电类型附加区为轻掺杂，掺杂浓度为1013～1016cm-3。
本公开提供一种IGBT芯片的制造方法。所述方法包括：
在第一导电类型的衬底上形成栅极沟槽和发射极沟槽；
在与所述栅极沟槽相邻的沟槽周围形成第二导电类型附加区，以使所述第二导电类型附加区将与所述栅极沟槽相邻的沟槽的底部包围，或将与所述栅极沟槽相邻的沟槽全部包围；
在所述栅极沟槽和发射极沟槽内形成沟槽氧化层；
在所述栅极沟槽和发射极沟槽内填充多晶硅；
刻蚀表面的多晶硅，直至留下所述栅极沟槽和所述发射极沟槽中的多晶硅；
形成第二导电类型区和第一导电类型区；
在所述栅极沟槽上覆盖绝缘层，并形成发射极金属层；
将当前的IGBT芯片翻转，对所述第一导电类型衬底进行减薄后，在所述第一导电类型衬底上形成第二导电类型的截止层；
在所述截止层上形成背面金属层。
可选地，所述第二导电类型附加区所包围的沟槽为深沟槽，所述栅极沟槽为浅沟槽。
可选地，所述第二导电类型附加区所包围的沟槽和所述栅极沟槽的深度相同。
可选地，所述第二导电类型区为轻掺杂，掺杂浓度为1013～1016cm-3，所述第一导电类型区为重掺杂，掺杂浓度为1015～1018cm-3。
可选地，所述第二导电类型附加区为轻掺杂，掺杂浓度为1013～1016cm-3。
通过上述技术方案，在常用IGBT芯片结构的基础上，增加了一种导电类型的附加区，该附加区将与栅极沟槽相邻的沟槽的底部包围，或将与栅极沟槽相邻的沟槽全部包围。这样，当该IGBT芯片制成的功率器件承受反偏时，栅极沟槽旁的附加区能够通过耗尽扩展，将栅极沟槽包围在耗尽区中，相当于给栅极沟槽加上了一个保护层，尤其减小了栅极沟槽底部弯曲处的电场集中度，减小了功率器件失效的风险，提高了鲁棒性。
本公开的其他特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1是一示例性实施例提供的IGBT芯片的结构示意图；
图2是另一示例性实施例提供的IGBT芯片的结构示意图；
图3是又一示例性实施例提供的IGBT芯片的结构示意图；
图4a-图4i是图1所示的IGBT芯片的制造过程的示意图。
附图标记说明
1背面金属层 2截止层 3衬底
4沟槽氧化层 5栅极沟槽 6发射极沟槽
7第二导电类型区 8第一导电类型区 9绝缘层
10发射极金属层 11第二导电类型附加区
具体实施方式
以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。
图1是一示例性实施例提供的IGBT芯片的结构示意图。如图1所示，该IGBT芯片包括依次层叠的背面金属层1、第二导电类型的截止层2、第一导电类型的衬底3、有源区、发射极金属层10，有源区包括栅极沟槽5、发射极沟槽6、沟槽氧化层4、第一导电类型区8、第二导电类型区7、绝缘层9、以及第二导电类型附加区11。其中，第二导电类型附加区11将与栅极沟槽5相邻的沟槽的底部包围。在图1的实施例中，与栅极沟槽5相邻的沟槽包括两个发射极沟槽6。每个发射极沟槽6都对应有一个第二导电类型附加区11。
其中，第二导电类型区7为轻掺杂，掺杂浓度为1013～1016cm-3，掺杂杂质可以为硼，实现方法可以为通过有选择注入、驱入扩散等方法。该掺杂浓度是线性分布或者类高斯分布。
第一导电类型区8为重掺杂，掺杂浓度为1015～1018cm-3。掺杂杂质可为磷或砷等，实现方法可以为通过有选择注入，驱入扩散等方法。该掺杂浓度是线性分布或者类高斯分布。
第二导电类型附加区11为轻掺杂，掺杂浓度为1013～1016cm-3，能量60～200kev，掺杂杂质为硼。实现方法可以为：利用光罩版，在沟槽底部注入杂质。该掺杂浓度是线性分布的，或者类高斯分布。第二导电类型附加区11的设置使得在器件承受反偏电压时耗尽区连接起来，起到保护栅极沟槽区5的作用。该作用可以通过调整沟槽的间距和在沟槽底部注入杂质的剂量、能量和角度来实现。
发射极金属层10可以利用蒸镀，溅射等方法形成，金属成分可以是AlSiCu。
第二导电类型的截止层2可以为轻掺杂，其掺杂杂质可以是硼，掺杂浓度1013～1016cm-3，该掺杂浓度是线性分布的，或者类高斯分布。
背面金属层1可通过蒸发，溅射等方法实现，金属成分可为AlTiNiAg。
上述的沟槽可以为矩形槽、梯形槽、U形槽或者异形槽，图1中的沟槽为U形槽，其结构可利用氧化层对硅蚀刻的屏蔽及特定硅蚀刻液对硅的蚀刻或干法刻蚀硅来实现。沟槽氧化层4可以通过氧化或淀积方法实现，栅极沟槽5和发射极沟槽6中填充有多晶硅，多晶硅与沟槽的形状相适应。
第二导电类型附加区11所包围的沟槽(发射极沟槽6)和栅极沟槽5的深度相同。沟槽深度为2.5μm至5.5μm，相邻沟槽的间距为1μm至10μm。该实施例中，栅极沟槽5和发射极沟槽6数量的比例为1：1，在其他实施例中，栅极沟槽5和发射极沟槽6数量的比例也可以是其他比例。
绝缘层9在第一导电类型外延层上表面覆盖填充有多晶硅的栅极沟槽5，绝缘层9一方面用于防止外部杂质进入栅极沟槽5，影响阈值电压，另外一方面使栅极沟槽5与发射极金属层10隔离，防止短路影响电气特性。隔离层9的材料可以为硅氧化物，如二氧化硅，也可以是PSG(磷硅盐酸玻璃)、USG(未掺杂的硅玻璃)、BPSG(掺杂硼磷的硅玻璃)。
第一导电类型可以为N型，也可以为P型。当第一导电类型为N型时，第二导电类型为P型。当第一导电类型为P型时，第二导电类型为N型。
通过上述技术方案，在常用IGBT芯片结构的基础上，增加了一种导电类型的附加区，该附加区将与栅极沟槽相邻的沟槽的底部包围，或将与栅极沟槽相邻的沟槽全部包围。这样，当该IGBT芯片制成的功率器件承受反偏时，栅极沟槽旁的附加区能够通过耗尽扩展，将栅极沟槽包围在耗尽区中，相当于给栅极沟槽加上了一个保护层，尤其减小了栅极沟槽底部弯曲处的电场集中度，减小了功率器件失效的风险，提高了鲁棒性。
图2是另一示例性实施例提供的IGBT芯片的结构示意图。与图1不同的是，在图2所示的实施例中，第二导电类型附加区11将与栅极沟槽5相邻的沟槽全部包围。二者的区别在于注入第二导电类型杂质形成第二导电类型附加区11时，图2中的注入窗口的开口宽度较大，使得与栅极沟槽相邻的沟槽被第二导电类型杂质全面包围。图1中的注入窗口的开口宽度的开口宽度较小，使得第二导电类型杂质仅包围沟槽的底部。在功能上，在功率器件承受反偏电压时，耗尽区能全面包围栅极沟槽5区域，从而减小沟槽区电场集中程度，提高器件的鲁棒性。
在图1和图2的实施例中，第二导电类型附加区11所包围的沟槽和栅极沟槽5的深度相同。
图3是又一示例性实施例提供的IGBT芯片的结构示意图。在图3的实施例中，第二导电类型附加区11将与栅极沟槽5相邻的沟槽的底部包围。第二导电类型附加区11所包围的沟槽为深沟槽，栅极沟槽5为浅沟槽。短沟槽深度为1μm至3μm，深沟槽深度为2μm至6μm。图3的实施例中，在挖沟槽的步骤中，可以刻蚀出不同深度的沟槽。这样，在功率器件承受反偏电压时，深沟槽底部的第二导电类型能使耗尽区更进一步地远离栅极沟槽区5，从而减小沟槽区电场的集中程度，提高器件的鲁棒性。
另外，在又一实施例中，还可以是第二导电类型附加区11将与栅极沟槽5相邻的沟槽全部包围，并且第二导电类型附加区11所包围的沟槽为深沟槽，栅极沟槽5为浅沟槽。这样，在功率器件承受反偏电压时，深沟槽底部的第二导电类型能使耗尽区更进一步地远离栅极沟槽区5，从而减小沟槽区电场的集中程度，提高器件的鲁棒性。
本公开还提供一种IGBT芯片的制造方法。图4a-图4i是图1所示的IGBT芯片的制造过程的示意图。所述方法可以包括以下步骤。
(1)在第一导电类型的衬底3上通过湿法或干法等工艺形成栅极沟槽5和发射极沟槽6，如图4a所示；
(2)通过注入，扩散，驱入等工艺，在与栅极沟槽5相邻的沟槽周围形成第二导电类型附加区11，以使第二导电类型附加区11将与栅极沟槽5相邻的沟槽的底部包围，如图4b所示；
(3)在栅极沟槽5和发射极沟槽6内形成沟槽氧化层4，例如，通过热氧化或淀积等方式形成SiO2，如图4c所示；
(4)在栅极沟槽5和发射极沟槽6内填充多晶硅，如图4d所示；
(5)通过化学或物理等方法刻蚀表面的多晶硅，直至留下栅极沟槽5和发射极沟槽6中的多晶硅，如图4e所示；
(6)通过选择性注入、驱入等方形成第二导电类型区7和第一导电类型区8，如图4f所示；
(7)通过淀积，刻蚀等工艺在栅极沟槽5上覆盖绝缘层9，并通过蒸发或溅射等方式形成发射极金属层10，如图4g所示，绝缘层9的类型可以为SiO2、PSG(掺杂磷的硅玻璃)、BPSG(掺杂硼磷的硅玻璃)、SiN(氮化硅)等，金属类型包括Al、AlSi、AlSiCu等；
(8)将当前的IGBT芯片翻转，通过化学腐蚀后物理研磨等方式对第一导电类型衬底3进行减薄后，在第一导电类型衬底3上注入第二导电类型杂质形成第二导电类型的截止层2，如图4h所示；
(9)通过蒸镀、溅射等方式在截止层2上形成背面金属层1，如图4i所示。
通过上述技术方案，在常用IGBT芯片结构的基础上，增加了一种导电类型的附加区，该附加区将与栅极沟槽相邻的沟槽的底部包围，或将与栅极沟槽相邻的沟槽全部包围。这样，当该IGBT芯片制成的功率器件承受反偏时，栅极沟槽旁的附加区能够通过耗尽扩展，将栅极沟槽包围在耗尽区中，相当于给栅极沟槽加上了一个保护层，尤其减小了栅极沟槽底部弯曲处的电场集中度，减小了功率器件失效的风险，提高了鲁棒性。
在图2的实施例中的IGBT芯片的制作过程中，与上述方法不同的是在步骤(2)中，是第二导电类型附加区11将与栅极沟槽5相邻的沟槽全部包围。
其中，第二导电类型区7为轻掺杂，掺杂浓度为1013～1016cm-3，掺杂杂质可以为硼，实现方法可以为通过有选择注入、驱入扩散等方法。该掺杂浓度是线性分布或者类高斯分布。
第一导电类型区8为重掺杂，掺杂浓度为1015～1018cm-3。掺杂杂质可为磷或砷等，实现方法可以为通过有选择注入，驱入扩散等方法。该掺杂浓度是线性分布或者类高斯分布。
第二导电类型附加区11为轻掺杂，掺杂浓度为1013～1016cm-3，能量60～200kev，掺杂杂质为硼。实现方法可以为：利用光罩版，在沟槽底部注入杂质。该掺杂浓度是线性分布的，或者类高斯分布。第二导电类型附加区11的设置使得在器件承受反偏电压时耗尽区连接起来，起到保护栅极沟槽区5的作用。该作用可以通过调整沟槽的间距和在沟槽底部注入杂质的剂量、能量和角度来实现。
发射极金属层10可以利用蒸镀，溅射等方法形成，金属成分可以是AlSiCu。
第二导电类型的截止层2可以为轻掺杂，其掺杂杂质可以是硼，掺杂浓度1013～1016cm-3，该掺杂浓度是线性分布的，或者类高斯分布。
背面金属层1可通过蒸发，溅射等方法实现，金属成分可为AlTiNiAg。
上述的沟槽可以为矩形槽、梯形槽、U形槽或者异形槽，其结构可利用氧化层对硅蚀刻的屏蔽及特定硅蚀刻液对硅的蚀刻或干法刻蚀硅来实现。沟槽氧化层4可以通过氧化或淀积方法实现，栅极沟槽5和发射极沟槽6中填充有多晶硅，多晶硅与沟槽的形状相适应。
第二导电类型附加区11所包围的沟槽(发射极沟槽6)和栅极沟槽5的深度相同。沟槽深度为2.5μm至5.5μm，相邻沟槽的间距为1μm至10μm。该实施例中，栅极沟槽5和发射极沟槽6数量的比例为1：1，在其他实施例中，栅极沟槽5和发射极沟槽6数量的比例也可以是其他比例。
绝缘层9在第一导电类型外延层上表面覆盖填充有多晶硅的栅极沟槽5，绝缘层9一方面用于防止外部杂质进入栅极沟槽5，影响阈值电压，另外一方面使栅极沟槽5与发射极金属层10隔离，防止短路影响电气特性。隔离层9的材料可以为硅氧化物，如二氧化硅，也可以是PSG(磷硅盐酸玻璃)、USG(未掺杂的硅玻璃)、BPSG(掺杂硼磷的硅玻璃)。
第一导电类型可以为N型，也可以为P型。当第一导电类型为N型时，第二导电类型为P型。当第一导电类型为P型时，第二导电类型为N型。
通过上述技术方案，在常用IGBT芯片结构的基础上，增加了一种导电类型的附加区，该附加区将与栅极沟槽相邻的沟槽的底部包围，或将与栅极沟槽相邻的沟槽全部包围。这样，当该IGBT芯片制成的功率器件承受反偏时，栅极沟槽旁的附加区能够通过耗尽扩展，将栅极沟槽包围在耗尽区中，相当于给栅极沟槽加上了一个保护层，尤其减小了栅极沟槽底部弯曲处的电场集中度，减小了功率器件失效的风险，提高了鲁棒性。
以上结合附图详细描述了本公开的优选实施方式，但是，本公开并不限于上述实施方式中的具体细节，在本公开的技术构思范围内，可以对本公开的技术方案进行多种简单变型，这些简单变型均属于本公开的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本公开对各种可能的组合方式不再另行说明。
此外，本公开的各种不同的实施方式之间也可以进行任意组合，只要其不违背本公开的思想，其同样应当视为本公开所公开的内容。
Claims (10)
1.一种IGBT芯片，其特征在于，所述IGBT芯片包括依次层叠的背面金属层(1)、第二导电类型的截止层(2)、第一导电类型的衬底(3)、有源区、发射极金属层(10)，所述有源区包括栅极沟槽(5)、发射极沟槽(6)、沟槽氧化层(4)、第一导电类型区(8)、第二导电类型区(7)、绝缘层(9)、以及第二导电类型附加区(11)，
其中，所述第二导电类型附加区(11)将与所述栅极沟槽(5)相邻的沟槽的底部包围，或者将与所述栅极沟槽(5)相邻的沟槽全部包围。
2.根据权利要求1所述的IGBT芯片，其特征在于，所述第二导电类型附加区(11)所包围的沟槽为深沟槽，所述栅极沟槽(5)为浅沟槽。
3.根据权利要求1所述的IGBT芯片，其特征在于，所述第二导电类型附加区(11)所包围的沟槽和所述栅极沟槽(5)的深度相同。
4.根据权利要求1所述的IGBT芯片，其特征在于，所述第二导电类型区(7)为轻掺杂，掺杂浓度为1013～1016cm-3，所述第一导电类型区(8)为重掺杂，掺杂浓度为1015～1018cm-3。
5.根据权利要求1-4中任一权利要求所述的IGBT芯片，其特征在于，所述第二导电类型附加区(11)为轻掺杂，掺杂浓度为1013～1016cm-3。
6.一种IGBT芯片的制造方法，其特征在于，所述方法包括：
在第一导电类型的衬底(3)上形成栅极沟槽(5)和发射极沟槽(6)；
在与所述栅极沟槽(5)相邻的沟槽周围形成第二导电类型附加区(11)，以使所述第二导电类型附加区(11)将与所述栅极沟槽(5)相邻的沟槽的底部包围，或将与所述栅极沟槽(5)相邻的沟槽全部包围；
在所述栅极沟槽(5)和发射极沟槽(6)内形成沟槽氧化层(4)；
在所述栅极沟槽(5)和发射极沟槽(6)内填充多晶硅；
刻蚀表面的多晶硅，直至留下所述栅极沟槽(5)和所述发射极沟槽(6)中的多晶硅；
形成第二导电类型区(7)和第一导电类型区(8)；
在所述栅极沟槽(5)上覆盖绝缘层(9)，并形成发射极金属层(10)；
将当前的IGBT芯片翻转，对所述第一导电类型衬底(3)进行减薄后，在所述第一导电类型衬底(3)上形成第二导电类型的截止层(2)；
在所述截止层(2)上形成背面金属层(1)。
7.根据权利要求6所述的方法，其特征在于，所述第二导电类型附加区(11)所包围的沟槽为深沟槽，所述栅极沟槽(5)为浅沟槽。
8.根据权利要求6所述的方法，其特征在于，所述第二导电类型附加区(11)所包围的沟槽和所述栅极沟槽(5)的深度相同。
9.根据权利要求6所述的方法，其特征在于，所述第二导电类型区为轻掺杂，掺杂浓度为1013～1016cm-3，所述第一导电类型区(8)为重掺杂，掺杂浓度为1015～1018cm-3。
10.根据权利要求6-9中任一权利要求所述的方法，其特征在于，所述第二导电类型附加区(11)为轻掺杂，掺杂浓度为1013～1016cm-3。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201811291406.4A CN111129134B (zh) | 2018-10-31 | 2018-10-31 | Igbt芯片及其制造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN201811291406.4A CN111129134B (zh) | 2018-10-31 | 2018-10-31 | Igbt芯片及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111129134A true CN111129134A (zh) | 2020-05-08 |
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| Application Number | Title | Priority Date | Filing Date |
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| CN201811291406.4A Active CN111129134B (zh) | 2018-10-31 | 2018-10-31 | Igbt芯片及其制造方法 |
Country Status (1)
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| CN (1) | CN111129134B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN114551589A (zh) * | 2022-04-26 | 2022-05-27 | 安建科技(深圳)有限公司 | 一种功率半导体器件及其制备方法 |
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