JP2018067650A - スイッチング素子 - Google Patents

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Abstract

【課題】 素子領域の外周縁近傍でゲート絶縁層に印加される電界を緩和する。
【解決手段】 スイッチング素子であって、上面に複数のゲートトレンチが設けられている半導体基板と、ゲートトレンチの底面を覆う底部絶縁層と、ゲートトレンチの側面を覆うゲート絶縁層と、ゲートトレンチの内部に配置されている複数のゲート電極を有する。素子領域の中央部内のゲート絶縁層が、第１誘電率を有するとともに第１の厚みを有し、素子領域の外周部内のゲート絶縁層の少なくとも一部が、第１誘電率よりも大きい第２誘電率を有するとともに第１の厚みよりも厚い第２の厚みを有する。半導体基板が、ゲート絶縁層に接する第１導電型の第１領域と、第１領域の下側でゲート絶縁層に接する第２導電型のボディ領域と、ボディ領域の下側でゲート絶縁層に接する第１導電型の第２領域を有する。
【選択図】図１

Description

本明細書に開示の技術は、スイッチング素子に関する。
特許文献１に開示のスイッチング素子は、上面に複数のゲートトレンチが設けられている半導体基板を有している。ゲートトレンチの底面は、底部絶縁層によって覆われている。ゲートトレンチの側面は、ゲート絶縁層によって覆われている。ゲートトレンチ内に配置されているゲート電極は、底部絶縁層とゲート絶縁層によって半導体基板から絶縁されている。半導体基板は、ソース領域、ボディ領域、ドリフト領域等を備えている。ソース領域、ボディ領域及びドリフト領域は、ゲート絶縁層に接している。ゲート電極に所定の電位を印加すると、ボディ領域にチャネルが形成され、ソース領域とドリフト領域の間が電気的に接続される。
特開２００６−２４５３５８号公報
特許文献１のスイッチング素子では、半導体基板の上面に複数のゲートトレンチが設けられている。以下では、半導体基板の上面の複数のゲートトレンチが設けられている領域を、素子領域という場合がある。特許文献１の構造では、素子領域の外周縁近傍でゲート絶縁層に高い電界が印加され易い。このため、素子領域の外周縁近傍でゲート絶縁層に印加される電界によって、スイッチング素子の耐圧が制限されるという問題がある。
本明細書が開示するスイッチング素子は、上面に複数のゲートトレンチが設けられている半導体基板と、前記複数のゲートトレンチの底面を覆う底部絶縁層と、前記複数のゲートトレンチの側面を覆うゲート絶縁層と、前記複数のゲートトレンチの内部に配置されているとともに前記底部絶縁層と前記ゲート絶縁層によって前記半導体基板から絶縁されている複数のゲート電極を有している。前記上面において前記複数のゲートトレンチが設けられている素子領域が、その外周縁に位置する外周部と、前記外周部に囲まれた中央部を有している。前記中央部内の前記ゲート絶縁層が、第１誘電率を有するとともに第１の厚みを有している。前記外周部内の前記ゲート絶縁層の少なくとも一部が、前記第１誘電率よりも大きい第２誘電率を有するとともに前記第１の厚みよりも厚い第２の厚みを有している。前記半導体基板が、前記中央部と前記外周部において前記複数のゲートトレンチの内部の前記ゲート絶縁層に接する第１導電型の第１領域と、前記中央部と前記外周部において前記第１領域の下側で前記複数のゲートトレンチの内部の前記ゲート絶縁層に接する第２導電型のボディ領域と、前記中央部と前記外周部において前記ボディ領域の下側で前記複数のゲートトレンチの内部の前記ゲート絶縁層に接する第１導電型の第２領域を有している。
なお、上記の「複数のゲートトレンチ」は、互いから分離されていてもよい。または、２以上のゲートトレンチが他のゲートトレンチを介して互いに繋がっていてもよい。上記の「底部絶縁層」は、ゲートトレンチ毎に分離されていてもよい。また、複数のゲートトレンチが互いに繋がっている場合には、「底部絶縁層」が複数のゲートトレンチの間で繋がっていてもよい。上記の「ゲート絶縁層」は、ゲートトレンチ毎に分離されていてもよい。また、複数のゲートトレンチが互いに繋がっている場合には、「ゲート絶縁層」が複数のゲートトレンチの間で繋がっていてもよい。上記の「複数のゲート電極」は、互いから分離されていてもよい。また、複数のゲートトレンチが互いに繋がっている場合には、「複数のゲート電極」が複数のゲートトレンチの間で互いに繋がっていてもよい。また、上記の「第１領域」のゲート絶縁層に接する各部は、互いから分離されていてもよいし、互いに繋がっていてもよい。また、上記の「ボディ領域」のゲート絶縁層に接する各部は、互いから分離されていてもよいし、互いに繋がっていてもよい。
上記のスイッチング素子では、素子領域の外周部内のゲート絶縁層の少なくとも一部の厚み（第２の厚み）が、素子領域の中央部内のゲート絶縁層の厚み（第１の厚み）よりも厚い。このため、素子領域の外周部（より詳細には、その少なくとも一部）において、ゲート絶縁層に印加される電界が緩和される。このため、スイッチング素子の耐圧を向上させることができる。また、一般に、ゲート絶縁層の厚みを厚くすると、チャネルが形成され難くなるので、スイッチング素子のゲート閾値（スイッチング素子をオンするために必要な最小のゲート電極の電位）が高くなるとともにスイッチング素子のオン抵抗（スイッチング素子がオンしているときの電流経路の抵抗）が高くなる。しかしながら、上記のスイッチング素子では、素子領域の外周部内のゲート絶縁層の前記少なくとも一部（すなわち、ゲート絶縁層の厚みが厚い部分）の誘電率（第２誘電率）が、素子領域の中央部内のゲート絶縁層の誘電率（第１誘電率）よりも大きい。このため、素子領域の外周部におけるゲート閾値及びオン抵抗を、素子領域の中央部のゲート閾値及びオン抵抗に近い値とすることができる。以上に説明したように、このスイッチング素子の構造によれば、素子領域の外周部における閾値及びオン抵抗の上昇を抑制しながら、素子領域の外周部内のゲート絶縁層に印加される電界を緩和することができる。
ＭＯＳＦＥＴ１０の平面図。 図１のＩＩ−ＩＩ線におけるＭＯＳＦＥＴ１０の断面図。 図１のＩＩＩ−ＩＩＩ線におけるＭＯＳＦＥＴ１０の断面図。 底部絶縁層が厚いＭＯＳＦＥＴの断面図。 底部領域を有するＭＯＳＦＥＴの断面図。 素子領域の外周部の一部でゲート絶縁層が厚い構成の一例を示す平面図。 素子領域の外周部の一部でゲート絶縁層が厚い構成の一例を示す平面図。 格子状のトレンチを有するＭＯＳＦＥＴの一例を示す平面図。 ゲート絶縁層の厚みが徐々に変化している構成の一例を示す平面図。
図１〜３は、実施形態のＭＯＳＦＥＴ１０（metal oxide semiconductor field effect transistor）を示している。図２、３に示すように、ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１及び後述する図６〜９では、図の見易さのため、半導体基板１２の上面１２ａ上の電極、絶縁層の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。
半導体基板１２は、ＳｉＣにより構成されている。図１に示すように、半導体基板１２の上面１２ａには、複数のゲートトレンチ２２ａ及び２２ｂが設けられている。以下では、ゲートトレンチ２２ａとゲートトレンチ２２ｂをまとめて、ゲートトレンチ２２という場合がある。各ゲートトレンチ２２は、ｙ方向に直線状に伸びている。複数のゲートトレンチ２２は、ｘ方向に間隔を開けて配列されている。以下では、上面１２ａに複数のゲートトレンチ２２が設けられている領域を素子領域５０という。また、素子領域５０の外周縁に面する範囲を外周部５０ｂといい、素子領域５０の中央を含む外周部５０ｂに囲まれた範囲を中央部５０ａという。複数のゲートトレンチ２２は、ｘ方向において最も外周側に配置されている２つのゲートトレンチ２２ｂと、２つのゲートトレンチ２２ｂに挟まれた範囲に配置されている複数のゲートトレンチ２２ａを有している。２つのゲートトレンチ２２ｂの全体が、外周部５０ｂ内に配置されている。各ゲートトレンチ２２ａの両端部（長手方向の両端部）は外周部５０ｂ内に配置されており、各ゲートトレンチ２２ａのその他の部分は中央部５０ａ内に配置されている。図２、３に示すように、各ゲートトレンチ２２の内部に、底部絶縁層２４、ゲート絶縁層２５及びゲート電極２６が配置されている。
底部絶縁層２４は、ゲートトレンチ２２の底面を覆っている。
ゲート絶縁層２５は、ゲートトレンチ２２の側面を覆っている。ゲート絶縁層２５は、底部絶縁層２４と繋がっている。
ゲート電極２６は、底部絶縁層２４上に配置されている。ゲート電極２６は、ゲート絶縁層２５と底部絶縁層２４によって半導体基板１２から絶縁されている。ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。
図１〜３に示すように、外周部５０ｂ内では、中央部５０ａ内よりも、ゲート絶縁層２５及び底部絶縁層２４が厚い。中央部５０ａ内では、ゲート絶縁層２５及び底部絶縁層２４が、厚みｄ１を有する。外周部５０ｂ内では、ゲート絶縁層２５及び底部絶縁層２４が、厚みｄ２を有する。厚みｄ２は、厚みｄ１よりも厚い。より詳細には、最も外周側に配置されている２つのゲートトレンチ２２ｂ（全体が外周部５０ｂ内に配置されているゲートトレンチ２２ｂ）内では、ゲート絶縁層２５及び底部絶縁層２４の全体が厚みｄ２を有している。ゲートトレンチ２２ａ内では、その長手方向（ｙ方向）の両端部においてゲート絶縁層２５及び底部絶縁層２４が厚みｄ２を有しており、両端部以外の部分でゲート絶縁層２５及び底部絶縁層２４が厚みｄ１を有している。
また、ゲート絶縁層２５及び底部絶縁層２４は、厚みｄ１を有する部分と厚みｄ２を有する部分とで異なる材料により構成されている。厚みｄ１を有する部分（すなわち、中央部５０ａ内のゲート絶縁層２５及び底部絶縁層２４）は、誘電率ε１を有する絶縁体（本実施形態では、酸化シリコン（以下、ＳｉＯ２という））によって構成されている。厚みｄ２を有する部分（すなわち、外周部５０ｂ内のゲート絶縁層２５及び底部絶縁層２４）は、誘電率ε２を有する絶縁体（本実施形態では、酸化シリコンに窒素原子を添加した絶縁体（以下、ＳｉＯＮという））によって構成されている。誘電率ε２は、誘電率ε１よりも大きい。すなわち、外周部５０ｂ内では、中央部５０ａ内よりも、ゲート絶縁層２５及び底部絶縁層２４の誘電率が大きい。
図２、３に示すように、半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。
図１〜３に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５が設けられている。
各ソース領域３０は、ｎ型領域である。図１〜３に示すように、各ソース領域３０は、半導体基板１２の上面１２ａに露出しており、上部電極７０にオーミック接触している。また、各ソース領域３０は、対応するゲートトレンチ２２の側面において、ゲート絶縁層２５に接している。各ソース領域３０は、対応するゲートトレンチ２２の上端部において、ゲート絶縁層２５に接している。
ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた各範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、低濃度領域３２ｂと複数の高濃度領域３２ａを有している。各高濃度領域３２ａは、低濃度領域３２ｂよりも高いｐ型不純物濃度を有している。各高濃度領域３２ａは、対応する２つのソース領域３０に挟まれた範囲に配置されている。各高濃度領域３２ａは、上部電極７０にオーミック接触している。低濃度領域３２ｂは、各高濃度領域３２ａと各ソース領域３０の下側に配置されている。低濃度領域３２ｂは、各ゲートトレンチ２２の側面において、各ゲート絶縁層２５に接している。低濃度領域３２ｂは、各ソース領域３０の下側で、各ゲート絶縁層２５に接している。図１に示すように、低濃度領域３２ｂは、素子領域５０の外側まで広がっている。ゲートトレンチ２２に挟まれた範囲内に位置するボディ領域３２の各部は、素子領域５０の外側で互いに繋がっている。ボディ領域３２の下端（すなわち、低濃度領域３２ｂの下端）は、ゲート電極２６の下端よりも上側に配置されている。
ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によって各ソース領域３０から分離されている。ドリフト領域３４は、各ゲートトレンチ２２の側面において、各ゲート絶縁層２５及び各底部絶縁層２４に接している。ドリフト領域３４は、ボディ領域３２の下側で、各ゲート絶縁層２５及び各底部絶縁層２４に接している。
ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。
図２、３に示すように、ゲート電極２６と低濃度領域３２ｂは、ゲート絶縁層２５を介して対向している。したがって、ゲート電極２６と低濃度領域３２ｂの間に、静電容量が存在する。ゲート電極２６と低濃度領域３２ｂとが対向する部分の単位面積あたりの静電容量（以下、単位容量という）は、ゲート絶縁層２５の厚みに反比例し、ゲート絶縁層２５の誘電率に比例する。単位容量が大きいほど、ゲート電極２６の電位を上昇させるときに、低濃度領域３２ｂにチャネルが形成され易い。したがって、単位容量が大きいほど、ゲート閾値（チャネルを形成するために必要な最小のゲート電位）が低くなる。また、単位容量が大きいほど、オン抵抗（ＭＯＳＦＥＴ１０がオンしているときの電流経路の抵抗）が小さくなる。上述したように、本実施形態では、ゲート絶縁層２５の厚みｄ１を有する部分（厚みが薄い部分）が誘電率ε１（小さい誘電率）を有しており、ゲート絶縁層２５の厚みｄ２を有する部分（厚みが厚い部分）が誘電率ε２（大きい誘電率）を有している。このため、厚みｄ１を有する部分と厚みｄ２を有する部分とで、単位容量の差が小さい。特に、本実施形態では、比ｄ１／ε１が比ｄ２／ε２と略等しくなるように厚みｄ１、ｄ２及び誘電率ε１、ε２が設定されている。このため、厚みｄ１を有する部分と厚みｄ２を有する部分とで、単位容量が略等しい。したがって、厚みｄ１を有する部分と厚みｄ２を有する部分とで、ＭＯＳＦＥＴのゲート閾値及びオン抵抗が略等しい。
次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０をオンさせる場合には、ゲート電極２６の電位を上昇させる。ゲート電極２６の電位がゲート閾値を超えると、ゲート絶縁層２５に隣接する範囲の低濃度領域３２ｂにチャネルが形成され、ＭＯＳＦＥＴ１０に電流が流れ始める。上述したように、本実施形態のＭＯＳＦＥＴ１０では、中央部５０ａ内と外周部５０ｂ内とでゲート電極２６と低濃度領域３２ｂの間の単位容量が略等しく、その結果、中央部５０ａ内と外周部５０ｂ内とでゲート閾値が略等しい。このため、ゲート電極２６の電位を上昇させるときに、中央部５０ａと外周部５０ｂとに略同時にチャネルが形成され、中央部５０ａと外周部５０ｂに略同時に電流が流れ始める。仮に中央部５０ａと外周部５０ｂとでチャネルが形成されるタイミングが大きく異なると、一時的に中央部５０ａと外周部５０ｂのいずれかに偏って電流が流れ、局所的に負荷が高くなる。これに対し、本実施形態のＭＯＳＦＥＴ１０では、チャネルが形成されるタイミングのずれに基づく電流の偏りを抑制することができる。
また、上述したように、本実施形態のＭＯＳＦＥＴ１０では、中央部５０ａ内と外周部５０ｂ内とで単位容量が略等しく、その結果、中央部５０ａ内と外周部５０ｂ内とでオン抵抗が略等しい。したがって、中央部５０ａと外周部５０ｂとが共にオンしている状態において、中央部５０ａと外周部５０ｂに略均等に電流が流れる。仮に中央部５０ａと外周部５０ｂとでオン抵抗が大きく異なると、中央部５０ａと外周部５０ｂのいずれかに偏って電流が流れ、局所的に負荷が高くなる。これに対し、本実施形態のＭＯＳＦＥＴ１０では、オン抵抗の差に基づく電流の偏りを抑制することができる。
その後、ゲート電極２６の電位をゲート閾値未満まで低下させると、チャネルが消失し、電流が停止する。すなわち、ＭＯＳＦＥＴ１０がオフする。このとき、本実施形態のＭＯＳＦＥＴ１０では、中央部５０ａ内と外周部５０ｂ内とでゲート閾値が略等しいので、中央部５０ａ内と外周部５０ｂ内とで略同時にチャネルが消失する。このため、本実施形態のＭＯＳＦＥＴ１０では、チャネルが消失するタイミングのずれに基づく電流の偏りを抑制することができる。
ＭＯＳＦＥＴ１０がオフすると、ボディ領域３２からドリフト領域３４に空乏層が伸びる。ドリフト領域３４が空乏化すると、ドリフト領域３４、底部絶縁層２４及びゲート絶縁層２５に跨って電界が発生する。このとき、ゲート電極２６の下端近傍の底部絶縁層２４及びゲート絶縁層２５に電界が集中する。特に、外周部５０ｂ内では中央部５０ａ内よりも電界の集中の度合いが強くなる。つまり、外周部５０ｂ内のゲート電極２６の下端近傍の底部絶縁層２４及びゲート絶縁層２５に高い電界が最も生じやすい。これに対し、本実施形態のＭＯＳＦＥＴ１０では、外周部５０ｂ内のゲート絶縁層２５及び底部絶縁層２４が、厚い厚みｄ２を有するとともに大きい誘電率ε２を有している。ゲート絶縁層２５及び底部絶縁層２４内では、絶縁層の厚みが厚いほど電界が緩和され、絶縁層の誘電率が大きいほど電界が緩和される。このため、ＭＯＳＦＥＴ１０では、外周部５０ｂ内のゲート絶縁層２５及び底部絶縁層２４に高い電界が生じることが抑制される。したがって、ＭＯＳＦＥＴ１０は高い耐圧を有する。
また、上述した実施形態では、外周部５０ｂ内のゲート絶縁層２５がＳｉＯＮにより構成されている。ＳｉＯＮはＳｉＯ２よりも高い線膨張係数を有するので、ＳｉＯＮの近傍で半導体基板１２中に熱応力が生じやすい。上述した実施形態のようにＳｉＯＮをゲート絶縁層２５の一部にのみ用いることで、ＳｉＯＮによる半導体基板１２への熱応力の影響を抑制することができる。なお、ＳｉＯＮに代えて、誘電率が高い絶縁体として、Ａｌ２Ｏ３やＡｌＯＮを用いてもよい。
次に、ＭＯＳＦＥＴ１０のゲート構造の形成方法について説明する。外周部５０ｂ内のゲート絶縁層２５をＳｉＯＮにより構成する場合には、以下の方法を用いることができる。まず、複数のゲートトレンチ２２を形成する。次に、全てのゲートトレンチ２２の内面全体に、ＳｉＯ２（底部絶縁層２４とゲート絶縁層２５の材料）を成膜する。次に、ゲートトレンチ２２の内部全体にポリシリコン（ゲート電極２６の材料）を充填する。次に、外周部５０ｂ内のポリシリコンを除去して、外周部５０ｂ内のＳｉＯ２を露出させる。次に、外周部５０ｂ内のゲートトレンチ２２内（すなわち、ＳｉＯ２の表面）に、ＳｉＯ２をさらに成膜する。次に、外周部５０ｂ内のＳｉＯ２に、窒素をイオン注入する。これによって、外周部５０ｂ内にＳｉＯＮが形成される。次に、外周部５０ｂ内のゲートトレンチ２２の内部にポリシリコン（ゲート電極２６の材料）を充填する。その後、ＣＭＰ（Chemical Mechanical Polishing）によって半導体基板１２の上面を平坦化することで、図１〜３に示すゲート構造（すなわち、底部絶縁層２４、ゲート絶縁層２５及びゲート電極２６）が完成する。
なお、図４に示すように、底部絶縁層２４の厚みをゲート絶縁層２５よりも遥かに厚くしてもよい。底部絶縁層２４の厚みはゲート閾値やオン抵抗にほとんど影響しないので、底部絶縁層２４の厚みを厚くしても問題はない。図４に示すように底部絶縁層２４を厚くする場合には、中央部５０ａ内と外周部５０ｂ内とで底部絶縁層２４の厚みを略等しくしてもよいし、中央部５０ａ内と外周部５０ｂ内とで底部絶縁層２４の誘電率を等しくしてもよい。また、図５に示すように、各底部絶縁層２４（より詳細には、ゲートトレンチ２２の底面）に接するように、ｐ型の底部領域３６を設けてもよい。各底部領域３６の周囲は、ドリフト領域３４に囲まれている。ドリフト領域３４によって、各底部領域３６は互いから分離されている。各底部領域３６は、ドリフト領域３４によってボディ領域３２から分離されていてもよいし、図示しない位置で各底部領域３６がボディ領域３２に接続されていてもよい。図５の構成によれば、ＭＯＳＦＥＴがオフするときに各底部領域３６からドリフト領域３４に空乏層が伸びる。各底部領域３６から伸びる空乏層によって、ゲート絶縁層２５に印加される電界を緩和することができる。これによって、ＭＯＳＦＥＴの耐圧をさらに向上させることができる。
また、上述した実施形態では、外周部５０ｂ内のゲート絶縁層２５全体が厚みｄ２及び誘電率ε２を有していた。しかしながら、図６、７に示すように、外周部５０ｂ内の一部でのみ、ゲート絶縁層２５が厚みｄ２及び誘電率ε２を有していてもよい。図６では、各ゲートトレンチ２２ａ内の全体でゲート絶縁層２５が厚みｄ１及び誘電率ε１を有する一方で、最も外周側の２つのゲートトレンチ２２ｂ内の全体でゲート絶縁層２５が厚みｄ２及び誘電率ε２を有している。この構成によれば、素子領域５０のｘ方向の端部において、ゲート絶縁層２５への電界集中を抑制することができる。図７では、ゲートトレンチ２２ａ及び２２ｂのそれぞれの長手方向（ｙ方向）の両端部でゲート絶縁層２５が厚みｄ２及び誘電率ε２を有する一方で、ゲートトレンチ２２ａ及び２２ｂのそれぞれの長手方向の両端部以外の部分でゲート絶縁層２５が厚みｄ１及び誘電率ε１を有している。この構成によれば、素子領域５０のｙ方向の端部において、ゲート絶縁層２５への電界集中を抑制することができる。
また、上述した実施形態では、ゲートトレンチ２２のそれぞれが、ｙ方向に沿って直線状に伸びていた。すなわち、ゲートトレンチ２２のそれぞれの全体が、ｙ方向に直線状に伸びる直線部により構成されていた。しかしながら、図８に示すように、ｙ方向に直線状に伸びるゲートトレンチ２２ｙが、ｘ方向に直線状に伸びるゲートトレンチ２２ｘによって互いに接続されていてもよい。この構成では、ゲートトレンチ２２ｘ内のゲート絶縁層２５がゲートトレンチ２２ｙ内のゲート絶縁層２５と繋がっており、ゲートトレンチ２２ｘ内の底部絶縁層２４がゲートトレンチ２２ｙ内の底部絶縁層２４と繋がっており、ゲートトレンチ２２ｘ内のゲート電極２６がゲートトレンチ２２ｙ内のゲート電極２６と繋がっている構成を採用することができる。また、図示していないが、ゲートトレンチ２２ｘ及び２２ｙによって囲まれた矩形の半導体領域内に、ソース領域とボディ領域を形成することができる。この構成でも、外周部５０ｂ内で中央部５０ａ内よりもゲート絶縁層２５を厚くするとともにゲート絶縁層２５の誘電率を大きくすることで、上述した実施形態と同様の効果を得ることができる。
また、上述した実施形態では、ソース領域３０がゲートトレンチ２２毎に設けられていた。しかしながら、１つのソース領域３０が、複数のゲートトレンチ２２においてゲート絶縁層２５に接していてもよい。
また、上述した実施形態では、１つのボディ領域３２が複数のゲートトレンチ２２においてゲート絶縁層２５に接していた。しかしながら、ボディ領域３２が、複数に分割されていてもよい。例えば、図８に示す格子状のゲートトレンチを備える構成では、ゲートトレンチ２２ｘ及び２２ｙに囲まれた各半導体領域内にボディ領域３２を設けることができる。この場合、ゲートトレンチ２２ｘ及び２２ｙに囲まれた半導体領域毎に、ボディ領域３２が分離されていてもよい。
また、図９に示すように、素子領域５０が、中央部５０ａと、外周部５０ｂと、これらの間の中間部５０ｃを有しており、中央部５０ａ、中間部５０ｃ及び外周部５０ｂ毎にゲート絶縁層２５の厚みと誘電率が異なっていてもよい。この場合、中央部５０ａ、中間部５０ｃ及び外周部５０ｂのそれぞれのゲート絶縁層２５の厚みを厚みｄ１、ｄｃ、ｄ２とし、中央部５０ａ、中間部５０ｃ及び外周部５０ｂのそれぞれのゲート絶縁層２５の誘電率をε１、εｃ、ε２としたときに、ｄ１＜ｄｃ＜ｄ２及びε１＜εｃ＜ε２の関係が満たされていてもよい。すなわち、中央部５０ａ（厚みｄ１を有する部分）から外周部５０ｂ（厚みｄ２を有する部分）に向かうにしたがって、ゲート絶縁層２５の厚みが徐々に厚くなり、ゲート絶縁層２５の誘電率が徐々に大きくなっていてもよい。この構成によれば、素子領域５０内において、電界集中をより抑制することができると共に、各領域の特性（ゲート閾値、オン抵抗等）をより均一化することができる。また、図９では、ゲート絶縁層２５の厚みと誘電率が三段階で変化しているが、ゲート絶縁層２５の厚みと誘電率を四段階以上で変化させてもよい。
また、上述した実施形態では、ｎチャネル型のＭＯＳＦＥＴについて説明したが、ｐチャネル型のＭＯＳＦＥＴに本明細書に開示の技術を適用してもよい。実施形態のＭＯＳＦＥＴ１０の各領域のｎ型とｐ型を反転させることで、ｐチャネル型のＭＯＳＦＥＴを得ることができる。また、ＩＧＢＴ（Insulated Gate Bipolar Transistor）に本明細書に開示の技術を適用してもよい。実施形態のＭＯＳＦＥＴ１０のドレイン領域３５の代わりにｐ型のコレクタ領域を設けることで、ＩＧＢＴを得ることができる。また、上述した実施形態では、半導体基板１２がＳｉＣにより構成されていたが、半導体基板１２が他の半導体材料（例えば、他の化合物半導体材料、または、Ｓｉ等）により構成されていてもよい。
上述した実施形態の構成要素と、請求項の構成要素との関係について説明する。実施形態の複数のソース領域３０は、請求項の第１領域の一例である。実施形態のドリフト領域３４は、請求項の第２領域の一例である。実施形態のゲートトレンチ２２ａ、２２ｂ、２２ｘは、請求項の直線部の一例である。実施形態のゲートトレンチ２２ｂは、最も端に位置する２つの直線部の一例である。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例のスイッチング素子においては、複数のゲートトレンチが、一方向に直線状に伸びる複数の直線部を有していてもよい。前記複数の直線部が、前記一方向に直交する方向に間隔を開けて配置されていてもよい。
上述した複数の直線部を有するスイッチング素子においては、前記複数の直線部のうちの最も端に位置する２つの直線部の内部のゲート絶縁層が、その２つの直線部の内部の全体で、第２誘電率を有するとともに第２の厚みを有していてもよい。
この構造によれば、最も端に位置する２つの直線部における電界集中を抑制することができる。
上述した複数の直線部を有するスイッチング素子においては、前記複数の直線部の長手方向の端部に位置するゲート絶縁層が、第２誘電率を有するとともに第２の厚みを有していてもよい。
この構成によれば、複数の直線部のそれぞれの長手方向の端部における電界集中を抑制することができる。
本明細書が開示する一例のスイッチング素子においては、ゲート絶縁層の厚みが、第１の厚みを有する部分から第２の厚みを有する部分に向かうにしたがって徐々に厚くなり、ゲート絶縁層の誘電率が、第１の厚みを有する部分から第２の厚みを有する部分に向かうにしたがって徐々に大きくなっていてもよい。
この構成によれば、素子領域内において特性をより均一化することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０ ：ＭＯＳＦＥＴ
１２ ：半導体基板
２２ ：トレンチ
２４ ：底部絶縁層
２５ ：ゲート絶縁層
２６ ：ゲート電極
２８ ：層間絶縁膜
３０ ：ソース領域
３２ ：ボディ領域
３２ａ ：高濃度領域
３２ｂ ：低濃度領域
３４ ：ドリフト領域
３５ ：ドレイン領域
５０ ：素子領域
５０ａ ：中央部
５０ｂ ：外周部
７０ ：上部電極
７２ ：下部電極

Claims (5)

  1. スイッチング素子であって、
    上面に複数のゲートトレンチが設けられている半導体基板と、
    前記複数のゲートトレンチの底面を覆う底部絶縁層と、
    前記複数のゲートトレンチの側面を覆うゲート絶縁層と、
    前記複数のゲートトレンチの内部に配置されており、前記底部絶縁層と前記ゲート絶縁層によって前記半導体基板から絶縁されている複数のゲート電極、
    を有し、
    前記上面において前記複数のゲートトレンチが設けられている素子領域が、その外周縁に位置する外周部と、前記外周部に囲まれた中央部を有し、
    前記中央部内の前記ゲート絶縁層が、第１誘電率を有するとともに第１の厚みを有し、
    前記外周部内の前記ゲート絶縁層の少なくとも一部が、前記第１誘電率よりも大きい第２誘電率を有するとともに前記第１の厚みよりも厚い第２の厚みを有し、
    前記半導体基板が、
    前記中央部と前記外周部において、前記複数のゲートトレンチの内部の前記ゲート絶縁層に接する第１導電型の第１領域と、
    前記中央部と前記外周部において、前記第１領域の下側で前記複数のゲートトレンチの内部の前記ゲート絶縁層に接する第２導電型のボディ領域と、
    前記中央部と前記外周部において、前記ボディ領域の下側で前記複数のゲートトレンチの内部の前記ゲート絶縁層に接する第１導電型の第２領域、
    を有する、
    スイッチング素子。
  2. 前記複数のゲートトレンチが、一方向に直線状に伸びる複数の直線部を有し、
    前記複数の直線部が、前記一方向に直交する方向に間隔を開けて配置されている、
    請求項１のスイッチング素子。
  3. 前記複数の直線部のうちの最も端に位置する２つの直線部の内部の前記ゲート絶縁層が、その２つの直線部の内部の全体で、前記第２誘電率を有するとともに前記第２の厚みを有する請求項２のスイッチング素子。
  4. 前記複数の直線部の長手方向の端部に位置する前記ゲート絶縁層が、前記第２誘電率を有するとともに前記第２の厚みを有する請求項２または３のスイッチング素子。
  5. 前記ゲート絶縁層の厚みが、前記第１の厚みを有する部分から前記第２の厚みを有する部分に向かうにしたがって徐々に厚くなり、
    前記ゲート絶縁層の誘電率が、前記第１の厚みを有する部分から前記第２の厚みを有する部分に向かうにしたがって徐々に大きくなる、
    請求項１〜４のいずれか一項のスイッチング素子。
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