WO2013027361A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate
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    • H01L29/1066—Gate region of field-effect devices with PN junction gate

Definitions

  • the present disclosure relates to a silicon carbide (hereinafter referred to as SiC) semiconductor device and a method of manufacturing a SiC semiconductor device.
  • SiC silicon carbide
  • Patent Documents 1 and 2 disclose a SiC semiconductor device provided with a junction field effect transistor (JFET) having a trench structure.
  • FIG. 5A is a diagram showing a planar pattern of a conventional SiC semiconductor device
  • FIG. 5B is a cross-sectional view of the conventional SiC semiconductor device along VB-VB of FIG. 5A.
  • FIG. 5C is a cross-sectional view of the conventional SiC semiconductor device taken along the VC-VC of FIG.
  • an n ⁇ type drift layer J2, a p + type first gate region J3, and an n + type source region J4 are formed on an n + type SiC substrate J1.
  • a trench J5 penetrating them is formed, and an n ⁇ type channel layer J6 and ap + type second gate region J7 are formed in the trench J5.
  • the source electrode electrically connected to the n + type source region J4 and the n + A drain current is passed between the drain electrode electrically connected to the type SiC substrate J1.
  • Japanese Unexamined Patent Publication No. 2005-328014 (corresponding to US2005 / 0233539A) Japanese Unexamined Patent Publication No. 2003-69041
  • FIG. 6 is a diagram showing the relationship between gate voltage and drain current characteristics in a conventional SiC semiconductor device. As shown in FIG. 6, when the gate voltage approaches the vicinity of the threshold value for operating the JFET, it can be confirmed that the drain current has been generated before the threshold value is exceeded. Due to the drain current generated in the vicinity of such a threshold value, there is a problem that the JFET cannot have an ideal characteristic, that is, an ideal characteristic that the drain current starts flowing only when the gate voltage reaches the threshold value.
  • the present inventors have conducted intensive studies and found that the tip of the trench J5 It has been found that the above-mentioned difficulty occurs due to the influence of the formed JFET structure. That is, when the trench J5 is formed in a strip shape, the long side of the trench J5 is basically used to form a JFET, but since the n + type source region J4 is formed by epitaxial growth, the substrate is formed. The n + type source region J4 is formed as a whole, and a JFET is also formed at the tip of the trench J5.
  • the JFET structure in which the threshold value of the JFET structure formed at the tip portion of the trench J5 is formed at the long side of the trench J5 It is considered that the above-mentioned difficulty occurs due to a value different from the threshold value.
  • the JFET structure is not formed at the tip of the trench J5, it can be said that the above-mentioned difficulty can be prevented.
  • the structure in which the JFET structure is not formed at the tip of the trench J5 can be realized by preventing the n + type source region J4 from being formed at the tip of the trench J5.
  • the SiC semiconductor device including the JFET configured as described above, even if the n ⁇ -type channel layer J6 formed at the tip of the trench J5 is thicker than the portion located on the long side of the trench J5.
  • the JFET structure can be prevented from being formed at the tip of the trench J5. For this reason, as in the case of the conventional structure in which the JFET structure is formed at the tip of the trench J5, the threshold of the JFET structure at the tip is shifted from the threshold of the JFET structure at the long side of the trench J5. Not affected. Therefore, it is possible to provide a SiC semiconductor device having a structure capable of suppressing an excessive drain current generated when the gate voltage approaches the threshold.
  • Such a structure can be realized, for example, by removing the n + type source region J4 by forming a recess deeper than the thickness of the n + type source region J4 at the tip of the trench J5.
  • FIGS. 7A to 7D are perspective cross-sectional views showing a manufacturing process of a conventional SiC semiconductor device.
  • a p + -type first gate region J3 and an n + -type source region J4 are sequentially formed on the n ⁇ -type drift layer J2, and then a trench J5 penetrating them is formed.
  • the n ⁇ type channel layer J6 and the p + type second gate region J7 are formed in the trench J5.
  • a recess J8 deeper than the thickness of the n + -type source region J4 is formed at the tip of the trench J5, and a recess J9 for forming an outer peripheral pressure-resistant portion is formed.
  • FIG. 7A a recess J8 deeper than the thickness of the n + -type source region J4 is formed at the tip of the trench J5, and a recess J9 for forming an outer peripheral pressure-resistant portion is formed.
  • a p-type reduced surface field (RESURF) layer J10 and a p-type layer for contact (not shown) are formed from the side surface to the bottom surface of the recess J9 by ion implantation of p-type impurities. After that, for example, activation annealing at about 1600 ° C. is performed in an Ar atmosphere.
  • RESURF reduced surface field
  • an n + type layer J11 is formed at the corner portion of the recess J8, and the n + type layer J11 and the p + type first gate region are formed. It was confirmed that a high-concentration junction with J3 or the second gate region J7 was formed. For this reason, the drain potential is exposed on the first gate region J3, the gate-drain breakdown voltage is lowered, and a high concentration junction leak (gate leak or drain leak) occurs.
  • the activation annealing process is performed slightly using a SiC growth atmosphere in order to prevent the occurrence of step bunching or the like. For this reason, in order to suppress the growth of SiC on the substrate surface, the activation annealing treatment is performed under the condition that the growth rate is slow. However, since the growth rate is slow, the atmosphere is naturally in the atmosphere. It is considered that a small amount of nitrogen (N) present is easily taken into the grown SiC and appears as an n + type layer J11.
  • an n + type layer J12 is also formed at the corner portion of the recess J9 for forming the p type RESURF layer J10.
  • the n + -type layer J12 forms a PN junction between the p-type RESURF layer J10 and the n + -type layer J12, which causes a problem that the drain breakdown voltage is lowered.
  • the present disclosure provides a first object of suppressing the occurrence of high-concentration junction leakage in a structure in which a recess is formed so that a JFET structure is not formed at the tip of a trench provided with a gate region.
  • a second object is to suppress a decrease in drain breakdown voltage when forming a recess for forming a RESURF layer.
  • a silicon carbide semiconductor device includes a JFET, the JFET including a first conductivity type substrate, a drift layer, a first gate region, a semiconductor substrate having a source region, a trench, and a channel. A layer, a second gate region, a first recess, and a second conductivity type layer.
  • the first conductivity type substrate is made of silicon carbide.
  • the drift layer has a first conductivity type and is formed on the first conductivity type substrate by epitaxial growth.
  • the first gate region has a second conductivity type and is formed on the drift layer by epitaxial growth.
  • the source region has a first conductivity type and is formed on the first gate region by epitaxial growth or ion implantation.
  • the trench has a strip shape that penetrates the source region and the first gate region to reach the drift layer and has one direction as a longitudinal direction.
  • the channel layer has a first conductivity type and is formed on the inner wall of the trench by epitaxial growth.
  • the second gate region has a second conductivity type and is formed on the channel layer.
  • the first recess is provided at the tip of the trench.
  • the first recess is formed deeper than the thickness of the source region, whereby the source region is removed at the tip of the trench.
  • the second conductivity type layer covers a corner portion serving as a boundary between a bottom surface and a side surface of the first recess.
  • the second conductivity type layer and the first gate region or the second gate region have the same conductivity type, and a high-concentration junction cannot be formed between them. Therefore, it is possible to prevent the drain potential from appearing on the first gate region and lowering the gate-drain breakdown voltage, and to prevent the occurrence of high-concentration junction leak (gate leak or drain leak). it can.
  • the silicon carbide semiconductor device includes a first conductivity type substrate, a drift layer, an anode region, a recess, a RESURF layer, and a second conductivity type layer.
  • the first conductivity type substrate is made of silicon carbide.
  • the drift layer has a first conductivity type and is formed on the first conductivity type substrate by epitaxial growth.
  • the anode region has a second conductivity type and is formed on the drift layer by epitaxial growth.
  • the recess is provided in an outer peripheral region surrounding the anode region, and reaches the drift layer deeper than the anode region.
  • the RESURF layer has a second conductivity type, and is formed on the drift layer so as to extend from the side surface to the bottom surface of the recess.
  • the second conductivity type layer covers a corner portion that becomes a boundary between the bottom surface and the side surface of the recess.
  • the second conductivity type layer and the RESURF layer have the same conductivity type, and no PN junction is formed between them. For this reason, it is possible to prevent the drain breakdown voltage from being lowered.
  • a first conductivity type substrate made of silicon carbide, and a drift of the first conductivity type formed by epitaxial growth on the first conductivity type substrate.
  • a first conductivity-type first gate region formed on the drift layer by epitaxial growth; and a first conductivity-type source region formed by epitaxial growth or ion implantation on the first gate region.
  • a substrate is prepared.
  • a strip-shaped trench having a longitudinal direction in one direction is formed through the source region and the first gate region to reach the drift layer.
  • a first conductivity type channel layer is formed on the inner wall of the trench by epitaxial growth, and a second conductivity type second gate region is formed on the channel layer.
  • the channel layer and the second gate region are planarized until the source region is exposed. After the planarization, selective etching is performed to remove the source region, the channel layer, and the second gate region at the front end of the trench, and a deeper depth than the thickness of the source region at the front end of the trench. One recess is formed. After the formation of the first recess, activation annealing at 1300 ° C. or higher is performed in a mixed gas atmosphere in which an inert gas is mixed with a gas containing an element serving as the second conductivity type dopant. A second conductivity type layer is formed so as to cover a corner portion serving as a boundary portion with the side surface.
  • a silicon carbide semiconductor device capable of preventing the occurrence of high-concentration junction leakage can be manufactured.
  • FIG. 1A is a diagram illustrating a planar pattern of the SiC semiconductor device according to the first embodiment of the present disclosure
  • FIG. 1B is a SiC semiconductor taken along line IB-IB in FIG.
  • FIG. 1C is a cross-sectional view of the device
  • FIG. 1C is a cross-sectional view of the SiC semiconductor device taken along line IC-IC in FIG. 1A
  • FIG. 1D is a cross-sectional view of FIG. It is sectional drawing of the SiC semiconductor device along ID-ID.
  • FIG. 1A is a diagram illustrating a planar pattern of the SiC semiconductor device according to the first embodiment of the present disclosure
  • FIG. 1B is a SiC semiconductor taken along line IB-IB in FIG.
  • FIG. 1C is a cross-sectional view of the device
  • FIG. 1C is a cross-sectional view of the SiC semiconductor device taken along line IC-IC in FIG. 1A
  • FIG. 1D is a cross-sectional view of
  • FIG. 2A is a diagram showing the relationship between the gate voltage and the drain current in the conventional semiconductor device
  • FIG. 2B is the diagram showing the relationship between the gate voltage and the drain current in the SiC semiconductor device according to the first embodiment.
  • FIG. 3 (a) to 3 (f) are cross-sectional views showing manufacturing steps of the SiC semiconductor device shown in FIG. 4 (a) to 4 (d) are perspective sectional views showing manufacturing steps of the SiC semiconductor device following FIG.
  • FIG. 5A is a diagram showing a planar pattern of a conventional SiC semiconductor device
  • FIG. 5B is a cross-sectional view of the conventional SiC semiconductor device taken along line VB-VB in FIG. FIG.
  • FIG. 5C is a cross-sectional view of the conventional SiC semiconductor device taken along the line VC-VC in FIG.
  • FIG. 6 is a diagram showing the relationship between gate voltage and drain current in a conventional SiC semiconductor device.
  • 7 (a) to 7 (d) are perspective sectional views showing a manufacturing process of a conventional SiC semiconductor device.
  • the SiC semiconductor device shown in FIGS. 1A to 1D is configured using an n + -type SiC substrate 1.
  • the n + -type SiC substrate 1 for example, can be used off-substrate, n + -type SiC is independent of layout and off direction of the cell of the JFET is formed on the substrate 1 off the cell layout of the JFET There is no need to match the direction.
  • the basic structure of the JFET is the structure shown in FIG. Specifically, a trench 6 is formed in a semiconductor substrate 5 in which an n ⁇ type drift layer 2, a p + type first gate region 3, and an n + type source region 4 are sequentially formed on an n + type SiC substrate 1.
  • An n ⁇ type channel layer 7 is formed from the inner wall of the trench 6 to the surface of the semiconductor substrate 5.
  • a p + -type second gate region 8 is formed on the surface of the n ⁇ -type channel layer 7 so as to completely fill the inside of the trench 6.
  • a gate electrode 9 is formed on the surface of the second gate region 8, and a source electrode 11 is formed thereon via an interlayer insulating film 10.
  • Source electrode 11 is electrically connected to n + type source region 4 through a contact hole formed in interlayer insulating film 10. Further, n + on the back surface of the mold SiC substrate 1 and the drain electrode 12 are formed, it is electrically connected to the n + -type SiC substrate 1 to be a drain region. With this structure, the basic structure of JFET is configured.
  • the opening shape of the trench 6 is a strip shape, and a plurality of trenches 6 having such an opening shape are arranged in parallel to be arranged in a stripe shape. Yes.
  • a recess (first recess) 13 is formed at the outer edge of the n + -type SiC substrate 1 including the periphery of the tip of the trench 6.
  • the n + type source region 4 is removed, and the n ⁇ type channel layer 7 and the second gate region 8 are removed from the tip of the trench 6. Therefore, the n + -type source region 4 is in a state where only the position adjacent to the long side of each trench 6 is left, and the JFET structure is configured only in that region.
  • the SiC semiconductor device including the JFET configured as described above, even if the n ⁇ -type channel layer 7 formed at the tip of the trench 6 is thicker than the portion located on the long side of the trench 6.
  • the JFET structure can be prevented from being formed at the tip of the trench 6. For this reason, as in the case of the conventional structure in which the JFET structure is formed at the tip of the trench 6, the threshold of the JFET structure at the tip is shifted from the threshold of the JFET structure at the portion located on the long side of the trench 6. Not affected. Therefore, it is possible to provide a SiC semiconductor device having a structure capable of suppressing an excessive drain current generated when the gate voltage approaches the threshold.
  • the long region is removed. By doing so, the distance between the channel portion having an increased film thickness and the n + -type source region 4 becomes equal to or longer than the channel length, and the drain current is completely cut even in the off state near the threshold voltage. Occurrence can be prevented.
  • a recess (second recess) 14 that reaches the n ⁇ type drift layer 2 deeper than the first gate region 3 in the outer peripheral region surrounding the cell region where the JFET cell is formed. Is formed.
  • the recess 14 is formed so as to surround the cell region, and a p-type RESURF layer 15 is formed from the side surface to the bottom surface of the recess 14.
  • the p-type RESURF layer 15 allows the equipotential lines to extend over a wide range without deviation in the outer periphery of the cell region, and the electric field concentration can be relaxed, so that the breakdown voltage can be improved.
  • a p-type guard ring layer or the like can be formed on the outer periphery of the p-type RESURF layer 15.
  • the p-type RESURF layer 15, the p-type guard ring layer, and the like can form an outer peripheral withstand voltage structure, which can improve the withstand voltage of the SiC semiconductor device.
  • the p-type layer 16 is formed at the corner of the recess 13, specifically, at the boundary between the bottom surface and the side surface of the recess 13. This p-type layer 16 is intentionally formed in an activation annealing process to be described later.
  • the film thickness of the p-type layer 16 is not particularly limited, but is at least not n-type, for example, 1 ⁇ 10 18 cm ⁇ 3 or more.
  • a p-type layer 17 is formed on the surface of the p-type RESURF layer 15 at the corner of the recess 14, specifically, at the boundary between the bottom surface and the side surface of the recess 14.
  • This p-type layer 17 is also intentionally formed in an activation annealing process to be described later.
  • the film thickness of the p-type layer 17 is not particularly limited, but is at least not n-type, for example, 1 ⁇ 10 18 cm ⁇ 3 or more.
  • FIG. 2A is a diagram showing the relationship between the gate voltage and the drain current in the conventional semiconductor device in which the n + -type source region 4 remains at the tip of the trench 6, and FIG. It is a figure which shows the relationship between the gate voltage and drain current in the SiC semiconductor device which concerns on this embodiment.
  • the drain current flows when the gate voltage approaches the threshold value as in the conventional structure.
  • the drain current can flow only when the threshold value is reached.
  • This experimental result also shows that the SiC semiconductor device has a structure that can suppress an excessive drain current that is generated when the gate voltage approaches the vicinity of the threshold value.
  • the p-type layer 16 is provided at the corner of the recess 13. Therefore, the p-type layer 16 and the p + -type first gate region 3 or the second gate region 8 have the same conductivity type so that a high-concentration junction (high-concentration PN junction) is not formed between them. it can. Therefore, it is possible to prevent the drain potential from appearing on the first gate region 3 and lowering the gate-drain breakdown voltage, and to prevent the occurrence of high-concentration junction leak (gate leak or drain leak). be able to. Further, the corner portion of the recess 13 is filled with the p-type layer 16 and becomes a round and smooth shape. Therefore, cracks can be prevented from occurring in the interlayer insulating film 10 formed on the recess 13 in the corner portion of the recess 13, and leakage between the gate and the source due to the crack can be prevented.
  • a p-type layer 17 is provided at the corner of the recess 14.
  • the p-type layer 17 and the p-type RESURF layer 15 have the same conductivity type, and a PN junction can be prevented from being formed between them. For this reason, it is possible to prevent the drain breakdown voltage from being lowered.
  • the corner portion of the concave portion 14 is filled with the p-type layer 17 and becomes a round and smooth shape. Therefore, cracks can be prevented from occurring in the interlayer insulating film 10 formed on the recess 14 at the corner of the recess 14, and the p-type RESURF layer 15 is made the anode, the n + -type SiC substrate 1 and the n ⁇ -type drift. It is possible to prevent anode-cathode leakage caused by a crack having the layer 2 as a cathode.
  • 3 (a), 3 (c), and 3 (e) are cross-sectional views corresponding to FIG. 1 (b), and FIGS. 3 (b), 3 (d), and 3 (f) are illustrated in FIG. The state during the manufacturing process of the cross section corresponding to d) is shown.
  • FIG. 4 is a perspective cross-sectional view showing the manufacturing process of the SiC semiconductor device after FIG. 3 (e) and FIG. 3 (f).
  • the n ⁇ type drift layer 2, the p + type first gate region 3, and the n + type source region are formed on the surface of the n + type SiC substrate 1.
  • the semiconductor substrate 5 is configured by epitaxially growing 4 in order.
  • a process shown in FIGS. 3C and 3D after arranging a mask (not shown) in which a region where the trench 6 is to be formed is opened, anisotropic etching such as reactive ion etching (RIE) is performed. By doing so, the trench 6 is formed. Then, the n ⁇ type channel layer 7 is formed by epitaxial growth. At this time, n - the migration type channel layer 7, the bottom and the tip portion of the trench 6, n than the side wall surface of the long side of the trench 6 - thickness type channel layer 7 is formed thickly.
  • RIE reactive ion etching
  • the mesa structure is formed by selectively etching the outer edge of the cell region, but the recesses 13 and 14 are formed in order by performing two-stage etching.
  • the n + -type source region 4 is removed by etching to a position deeper than the n + -type source region 4 at the outer edge of the cell region by anisotropic etching such as RIE, and at the same time, near the tip of the trench 6 ,
  • the n + -type source region 4, the n ⁇ -type channel layer 7 and the second gate region 8 are partially removed to form a recess 13.
  • the region where the recess 13 is to be formed that is, the outer edge of the cell region and the portion to be partially removed from the n + -type source region 4, the n ⁇ -type channel layer 7 and the second gate region 8 are opened.
  • the recess 13 is formed by performing anisotropic etching.
  • anisotropic etching such as RIE is performed again to reach a position deeper than the p + type first gate region 3 in the recess 13 at the outer edge of the cell region.
  • the recess 14 is formed by removing the first gate region 3 by selective etching. Specifically, by arranging a mask having an opening in a region where the recess 14 is to be formed (outside edge of the cell region where the p-type RESURF layer 15 is disposed), anisotropic etching is performed. A recess 14 is formed.
  • a mask in which a region where a p-type RESURF layer 15 or a p-type guard ring layer (not shown) is to be formed is opened, and p-type impurities are ion-implanted from above.
  • a p-type RESURF layer 15 and the like are formed.
  • activation annealing is performed at 1300 ° C. or higher, for example, 1600 ° C., in a gas atmosphere containing an element serving as a p-type dopant, for example, a mixed gas atmosphere of an inert gas such as Ar and trimethylaluminum (TMA) or B 2 H 6.
  • TMA trimethylaluminum
  • the p-type layer 16 is formed in the corner portion that becomes the boundary portion between the bottom surface and the side surface of the recess 13, and the p-type layer 17 is formed in the corner portion that serves as the boundary portion between the bottom surface and the side surface of the recess 14. Is formed.
  • the p-type impurity concentration of the p-type layers 16 and 17 is set to be 1 ⁇ 10 18 cm ⁇ 3 or more by adjusting the amount of the gas containing the element that becomes the p-type dopant contained in the atmospheric gas. Yes.
  • the p-type impurity concentration of the p-type layers 16 and 17 is set to 1 ⁇ 10 18 cm ⁇ 3 or more. For example, even if the p-type impurity is compensated by the n-type impurity, the p-type layers 16 and 17 can be prevented from being at least n-type.
  • TMA or B 2 H 6 is used as a gas containing a p-type dopant used to form such p-type layers 16 and 17.
  • the p-type layers 16 and 17 can be formed with a gas generally used in such epitaxial growth of SiC, and the p-type impurity concentration contained in the p-type layers 16 and 17 can be easily controlled by adjusting the gas flow rate or the like. It becomes possible.
  • the SiC semiconductor device shown in FIGS. 1A to 1D is completed.
  • the boundary between the bottom surface and the side surface of the recess 13 is formed.
  • the p-type layer 16 is formed in the corner portion. Therefore, the p-type layer 16 and the p + -type first gate region 3 or the second gate region 8 have the same conductivity type, and a high-concentration junction can be prevented from being formed between them. Therefore, it is possible to prevent the drain potential from appearing on the first gate region 3 and lowering the gate-drain breakdown voltage, and to prevent the occurrence of high-concentration junction leak (gate leak or drain leak). Can do.
  • the p-type layer 17 is also provided in the corner portion of the recess 14, the p-type layer 16 and the p-type RESURF layer 15 have the same conductivity type, so that no PN junction is formed between them. . For this reason, it is possible to prevent the drain breakdown voltage from being lowered.
  • the n + type source region 4 is epitaxially grown.
  • the n + type source region 4 is formed by ion implantation of n type impurities into the first gate region 3. Also good.
  • the present disclosure is applied to a structure in which both the p-type layers 16 and 17 are formed has been described.
  • the present disclosure can be applied to a structure in which at least one is provided.
  • the rectangular trench 6 having one direction as the longitudinal direction has been described as an example of a rectangle.
  • the rectangular trench is not necessarily a rectangle, and the parallelogram or the center of the tip is not necessarily used.
  • a strip shape such as a sharp hexagonal shape (for example, a shape in which only two opposite sides of a regular hexagon are elongated) may be used.

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Abstract

　炭化珪素半導体装置において、トレンチ（６）は、ソース領域（４）および第１ゲート領域（３）を貫通してドリフト層（２）まで達している。前記トレンチ（６）の内壁上には、エピタキシャル成長によって第１導電型のチャネル層（７）が形成される。前記チャネル層（７）の上には第２導電型の第２ゲート領域（８）が形成される。第１凹部（１３）は前記トレンチ（６）の先端部に設けられ、前記ソース領域（４）の厚みよりも深く形成されることにより、前記トレンチ（６）の先端部においてソース領域（４）が除去される。前記第１凹部（１３）のコーナ部は第２導電型層（１６）に覆われている。

Description

炭化珪素半導体装置およびその製造方法 関連出願の相互参照
　本開示は、２０１１年８月２４日に出願された日本出願番号２０１１－１８２６０８号に基づくもので、ここにその記載内容を援用する。
　本開示は、炭化珪素（以下、ＳｉＣという）半導体装置およびＳｉＣ半導体装置の製造方法に関する。
　特許文献１、２は、トレンチ構造の接合型電界効果トランジスタ（ＪＦＥＴ）を備えたＳｉＣ半導体装置を開示している。図５（ａ）は、従来のＳｉＣ半導体装置の平面パターンを示す図であり、図５（ｂ）は、図５（ａ）のＶＢ－ＶＢに沿った従来のＳｉＣ半導体装置の断面図であり、図５（ｃ）は、図５（ａ）のＶＣ－ＶＣに沿った従来のＳｉＣ半導体装置の断面図である。
　図５（ａ）～図５（ｃ）に示されるように、ｎ+型ＳｉＣ基板Ｊ１上に、ｎ-型ドリフト層Ｊ２とｐ+型の第１ゲート領域Ｊ３およびｎ+型ソース領域Ｊ４を順に形成したのち、これらを貫通するトレンチＪ５を形成し、このトレンチＪ５内にｎ-型チャネル層Ｊ６およびｐ+型の第２ゲート領域Ｊ７が形成される。そして、図示しないが、第２ゲート領域Ｊ７に対して電気的に接続したゲート電極に印加するゲート電圧を制御することにより、ｎ+型ソース領域Ｊ４に電気的に接続されたソース電極とｎ+型ＳｉＣ基板Ｊ１に電気的に接続されたドレイン電極との間にドレイン電流を流す。
日本特開２００５－３２８０１４号公報（ＵＳ２００５／０２３３５３９Ａに対応） 日本特開２００３－６９０４１号公報
　上記従来のＳｉＣ半導体装置は、例えば、図５（ａ）に示されるように各トレンチＪ５が短冊状に構成されると共に、各トレンチＪ５が平行に並べられることでストライプ状にレイアウトされる。しかしながら、各トレンチＪ５を短冊状に配置した場合に、過剰なドレイン電流が発生することが確認された。図６は、従来のＳｉＣ半導体装置におけるゲート電圧とドレイン電流特性の関係を示す図である。図６に示されるように、ゲート電圧がＪＦＥＴを作動させる閾値近傍に近づくと、閾値を超える以前からドレイン電流が発生していることが確認できる。このような閾値近傍において発生するドレイン電流により、ＪＦＥＴを理想的な特性、つまりゲート電圧が閾値に至った時に初めてドレイン電流が流れ始めるという理想的な特性を得ることができないという難点がある。
　このような難点を解決し、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できるようにするために、本発明者らが鋭意検討を行ったところ、トレンチＪ５の先端部に形成されるＪＦＥＴ構造が影響して上記難点が発生しているということが判った。つまり、トレンチＪ５を短冊状にする場合、基本的にはトレンチＪ５の長辺を使用してＪＦＥＴを構成することになるが、ｎ+型ソース領域Ｊ４をエピタキシャル成長にて形成していることから基板全体にｎ+型ソース領域Ｊ４が形成されることになり、トレンチＪ５の先端部にもＪＦＥＴが構成されることになる。そして、トレンチＪ５の側面部と先端部とでｎ-型チャネル層Ｊ６の厚みが異なるために、トレンチＪ５の先端部に形成されるＪＦＥＴ構造の閾値がトレンチＪ５の長辺に形成されるＪＦＥＴ構造の閾値と異なった値となり、上記難点が生じると考えられる。
　したがって、トレンチＪ５の先端部においてＪＦＥＴ構造が形成されないようにすれば、上記の難点が生じないようにできると言える。このようにトレンチＪ５の先端部においてＪＦＥＴ構造が形成されない構造は、トレンチＪ５の先端部にｎ+型ソース領域Ｊ４が形成されないようすることで実現することができる。
　このように構成されるＪＦＥＴを備えるＳｉＣ半導体装置では、トレンチＪ５の先端部に形成されたｎ-型チャネル層Ｊ６がトレンチＪ５の長辺に位置する部分よりも膜厚が厚くなっていたとしても、そのトレンチＪ５の先端部においてＪＦＥＴ構造が構成されないようにできる。このため、トレンチＪ５の先端部にＪＦＥＴ構造が構成される従来構造の場合のように、その先端部のＪＦＥＴ構造の閾値がトレンチＪ５の長辺に位置する部分のＪＦＥＴ構造の閾値からずれることによる影響を受けることがない。したがって、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できる構造のＳｉＣ半導体装置とすることが可能となる。このような構造は、例えば、トレンチＪ５の先端部において、ｎ+型ソース領域Ｊ４の厚みよりも深い凹部を形成することでｎ+型ソース領域Ｊ４を除去することで実現できる。
　しかしながら、トレンチＪ５の先端部に形成した凹部のコーナ部でゲート－ドレイン間リークが発生することが確認された。この難点について、図７（ａ）～図７（ｄ）は、従来のＳｉＣ半導体装置の製造工程を示した斜視断面図である。
　まず、図７（ａ）に示すように、ｎ-型ドリフト層Ｊ２上にｐ+型の第１ゲート領域Ｊ３およびｎ+型ソース領域Ｊ４を順に形成したのち、これらを貫通するトレンチＪ５を形成し、このトレンチＪ５内にｎ-型チャネル層Ｊ６およびｐ+型の第２ゲート領域Ｊ７を形成した構造とする。続いて、図７（ｂ）に示すように、トレンチＪ５の先端においてｎ+型ソース領域Ｊ４の厚みよりも深い凹部Ｊ８を形成すると共に、外周耐圧部を構成するための凹部Ｊ９を形成する。そして、図７（ｃ）に示すように、ｐ型不純物のイオン注入によって凹部Ｊ９の側面から底面にかけてｐ型reduced surface field（ＲＥＳＵＲＦ）層Ｊ１０や図示しないがコンタクト用のｐ型層などを形成したのち、例えばＡｒ雰囲気において１６００℃程度の活性化アニール処理を行う。
　このようなアニール処理を行ったところ、図７（ｄ）に示すように、凹部Ｊ８のコーナ部においてｎ+型層Ｊ１１が形成され、このｎ+型層Ｊ１１とｐ+型の第１ゲート領域Ｊ３もしくは第２ゲート領域Ｊ７との高濃度接合が構成されることが確認された。このため、ドレイン電位が第１ゲート領域Ｊ３上に表出し、ゲート－ドレイン間耐圧が低下して、高濃度接合リーク（ゲートリークやドレインリーク）が発生するという難点が生じる。
　活性化アニール処理は、ステップバンチングの発生等を防止するために、若干ながらＳｉＣの成長雰囲気を使って行われる。このため、基板表面にＳｉＣが成長することを抑制するために、成長レートが遅くなる条件で活性化アニール処理を行うことになるが、成長レートを遅くしているために、雰囲気中に自然に存在している微量の窒素（Ｎ）が成長したＳｉＣに取り込まれ易くなって、ｎ+型層Ｊ１１となって現れると考えられる。
　また、活性化アニール処理の際に、ｐ型ＲＥＳＵＲＦ層Ｊ１０を形成するための凹部Ｊ９のコーナ部においても、ｎ+型層Ｊ１２が形成される。このｎ+型層Ｊ１２により、ｐ型ＲＥＳＵＲＦ層Ｊ１０とｎ+型層Ｊ１２とによるＰＮ接合が形成されてしまうために、ドレイン耐圧が低下するという難点も発生する。
　本開示は上記点に鑑みて、ゲート領域が備えられるトレンチの先端部においてＪＦＥＴ構造が形成されないように凹部を形成する構造において、高濃度接合リークが発生することを抑制することを第１の目的とする。また、ＲＥＳＵＲＦ層を形成するための凹部を形成する場合に、ドレイン耐圧が低下することを抑制することを第２の目的とする。
　本開示の第１態様による炭化珪素半導体装置はＪＦＥＴを備え、前記ＪＦＥＴは、第１導電型基板と、ドリフト層と、第１ゲート領域と、ソース領域とを有する半導体基板と、トレンチと、チャネル層と、第２ゲート領域と、第１凹部と、第２導電型層とを備える。前記第１導電型基板は、炭化珪素からなる。前記ドリフト層は、第１導電型を有し、前記第１導電型基板上にエピタキシャル成長によって形成される。前記第１ゲート領域は第２導電型を有し、前記ドリフト層上にエピタキシャル成長によって形成される。前記ソース領域は第１導電型を有し、前記第１ゲート領域上にエピタキシャル成長もしくはイオン注入により形成される。前記トレンチは、前記ソース領域および前記第１ゲート領域を貫通して前記ドリフト層まで達し、一方向を長手方向とした短冊状を有する。前記チャネル層は、第１導電型を有し、前記トレンチの内壁上にエピタキシャル成長によって形成される。前記第２ゲート領域は第２導電型を有し、前記チャネル層の上に形成される。前記第１凹部は、前記トレンチの先端部に設けられる。前記第１凹部は前記ソース領域の厚みよりも深く形成され、これにより前記トレンチの先端部においてソース領域が除去される。前記第２導電型層は、前記第１凹部の底面と側面との境界となるコーナ部を覆う。
　第１態様による炭化珪素半導体装置は、第２導電型層と第１ゲート領域もしくは第２ゲート領域とが同じ導電型となり、これらの間において高濃度接合が構成されないようにできる。したがって、ドレイン電位が第１ゲート領域上に表出して、ゲート－ドレイン間耐圧を低下させてしまうことを防止でき、高濃度接合リーク（ゲートリークやドレインリーク）が発生することを防止することができる。
　本開示の第２態様による炭化珪素半導体装置は、第１導電型基板と、ドリフト層と、アノード領域と、凹部と、ＲＥＳＵＲＦ層と、第２導電型層とを備える。前記第１導電型基板は炭化珪素からなる。前記ドリフト層は第１導電型を有し、前記第１導電型基板上にエピタキシャル成長によって形成される。前記アノード領域は第２導電型を有し、前記ドリフト層上にエピタキシャル成長によって形成される。前記凹部は、前記アノード領域を囲む外周領域に設けられ、前記アノード領域よりも深く前記ドリフト層に達する。前記ＲＥＳＵＲＦ層は第２導電型を有し、前記凹部の側面から底面に至るように前記ドリフト層に形成される。前記第２導電型層は、前記凹部底面と側面との境界となるコーナ部を覆う。
　第２態様による炭化珪素半導体装置は、第２導電型層とＲＥＳＵＲＦ層とが同じ導電型となり、これらの間にＰＮ接合が構成されないようにできる。このため、ドレイン耐圧が低下することを防止することができる。
　本開示の第３態様によるＪＦＥＴを備える炭化珪素半導体装置の製造方法にでは、炭化珪素からなる第１導電型基板と、前記第１導電型基板上にエピタキシャル成長によって形成された第１導電型のドリフト層と、前記ドリフト層上にエピタキシャル成長によって形成された第２導電型の第１ゲート領域と、前記第１ゲート領域上にエピタキシャル成長もしくはイオン注入により形成された第１導電型のソース領域とを有する半導体基板が用意される。そして、前記ソース領域および前記第１ゲート領域を貫通して前記ドリフト層まで達し、一方向を長手方向とした短冊状のトレンチが形成される。さらに、前記トレンチの内壁上にエピタキシャル成長によって第１導電型のチャネル層が形成され、前記チャネル層の上に第２導電型の第２ゲート領域が形成される。前記チャネル層および前記第２ゲート領域は前記ソース領域が露出するまで平坦化する。前記平坦化の後に、選択エッチングを行うことで前記トレンチの先端部の前記ソース領域と前記チャネル層および前記第２ゲート領域を除去し、前記トレンチの先端部に前記ソース領域の厚みよりも深い第１凹部が形成される。前記第１凹部の形成後に、不活性ガスに第２導電型ドーパントとなる元素を含むガスを混合した混合ガス雰囲気において１３００℃以上の活性化アニール処理を行うことで、前記第１凹部の底面と側面との境界部となるコーナ部を覆うように第２導電型層を形成する。
　このような製造方法によれば、高濃度接合リークの発生を防止することができる炭化珪素半導体装置を製造することができる。
　本開示における上記あるいは他の目的、構成、利点は、下記の図面を参照しながら、以下の詳細説明から、より明白となる。図面において、
図１（ａ）は、本開示の第１実施形態に係るＳｉＣ半導体装置の平面パターンを示す図であり、図１（ｂ）は、図１（ａ）の線ＩＢ－ＩＢに沿ったＳｉＣ半導体装置の断面図であり、図１（ｃ）は、図１（ａ）の線ＩＣ－ＩＣに沿ったＳｉＣ半導体装置の断面図であり、図１（ｄ）は、図１（ａ）の線ＩＤ－ＩＤに沿ったＳｉＣ半導体装置の断面図である。 図２（ａ）は、従来の半導体装置におけるゲート電圧とドレイン電流の関係を示す図であり、図２（ｂ）は、第１実施形態に係るＳｉＣ半導体装置におけるゲート電圧とドレイン電流の関係を示す図である。 図３（ａ）～図３（ｆ）は、図１に示すＳｉＣ半導体装置の製造工程を示す断面図である。 図４（ａ）～図４（ｄ）は、図３に続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。 図５（ａ）は、従来のＳｉＣ半導体装置の平面パターンを示す図であり、図５（ｂ）は、図５（ａ）の線ＶＢ－ＶＢに沿った従来のＳｉＣ半導体装置の断面図であり、図５（ｃ）は、図５（ａ）の線ＶＣ－ＶＣに沿った従来のＳｉＣ半導体装置の断面図である。 図６は、従来のＳｉＣ半導体装置におけるゲート電圧とドレイン電流の関係を示す図である。 図７（ａ）～図７（ｄ）は、従来のＳｉＣ半導体装置の製造工程を示した斜視断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
　（第１実施形態）
　本開示の第１実施形態について添付図面を参照して説明する。
　図１（ａ）～図１（ｄ）に示すＳｉＣ半導体装置は、ｎ+型ＳｉＣ基板１を用いて構成されている。ｎ+型ＳｉＣ基板１としては、例えばオフ基板を用いることができるが、ｎ+型ＳｉＣ基板１に形成されるＪＦＥＴのセルのレイアウトとオフ方向については無関係であり、ＪＦＥＴのセルのレイアウトをオフ方向に合わせる必要はない。
　まず、ＪＦＥＴの基本構造について説明する。ＪＦＥＴの基本構造は、図１（ｂ）に示される構造とされている。具体的には、ｎ+型ＳｉＣ基板１の上に、ｎ-型ドリフト層２、ｐ+型の第１ゲート領域３、ｎ+型ソース領域４が順に形成された半導体基板５にトレンチ６が形成されており、トレンチ６の内壁上から半導体基板５の表面上にかけて、ｎ-型チャネル層７が形成されている。このｎ-型チャネル層７の表面上には、トレンチ６の内部を完全に埋め込むようにｐ+型の第２ゲート領域８が形成されている。そして、第２ゲート領域８の表面上にはゲート電極９が形成されており、その上には層間絶縁膜１０を介してソース電極１１が形成されている。ソース電極１１は、層間絶縁膜１０に形成されたコンタクトホールを介してｎ+型ソース領域４に電気的に接続されている。さらに、ｎ+型ＳｉＣ基板１の裏面にはドレイン電極１２が形成されており、ドレイン領域となるｎ+型ＳｉＣ基板１に対して電気的に接続されている。このような構造により、ＪＦＥＴの基本構造が構成されている。
　また、図１（ａ）に示されるように、トレンチ６の開口形状は短冊状とされており、このような開口形状である複数のトレンチ６が平行に並べられることでストライプ状に配置されている。そして、図１（ｃ）、図１（ｄ）に示されるように、トレンチ６の先端部の周辺を含めてｎ+型ＳｉＣ基板１の外縁部において凹部（第１凹部）１３が形成されることでｎ+型ソース領域４が除去されたメサ構造とされていると共に、トレンチ６の先端部においてｎ-型チャネル層７および第２ゲート領域８が除去された形状とされている。このため、ｎ+型ソース領域４は、各トレンチ６の長辺に隣接する位置のみが残された状態となり、その領域のみにＪＦＥＴ構造が構成された状態となっている。
　このように構成されたＪＦＥＴを備えるＳｉＣ半導体装置では、トレンチ６の先端部に形成されたｎ-型チャネル層７がトレンチ６の長辺に位置する部分よりも膜厚が厚くなっていたとしても、そのトレンチ６の先端部においてＪＦＥＴ構造が構成されないようにできる。このため、トレンチ６の先端部にＪＦＥＴ構造が構成される従来構造の場合のように、その先端部のＪＦＥＴ構造の閾値がトレンチ６の長辺に位置する部分のＪＦＥＴ構造の閾値からずれることによる影響を受けることがない。したがって、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できる構造のＳｉＣ半導体装置とすることが可能となる。
　特に、トレンチ６の先端部において、凹部１３がｎ-型チャネル層７のうちトレンチ６の長辺部に形成される部分よりも厚くなっている領域およびその領域から第１ゲート領域３の厚さよりも長い領域が除去された形状とされるようにすると良い。このようにすることで、膜厚が増大したチャネル部とｎ+型ソース領域４の距離がチャネル長以上となり、閾値電圧付近のオフ時においても、ドレイン電流が完全にカットされ、過剰ドレイン電流の発生を防止することができる。
　さらに、本実施形態にかかるＳｉＣ半導体装置では、ＪＦＥＴのセルが形成されたセル領域を囲む外周領域に第１ゲート領域３よりも深く、ｎ-型ドリフト層２に達する凹部（第２凹部）１４が形成されている。この凹部１４は、セル領域を囲むように形成されており、この凹部１４の側面から底面にかけてｐ型ＲＥＳＵＲＦ層１５が形成されている。このｐ型ＲＥＳＵＲＦ層１５により、セル領域の外周において等電位線が偏りなく広範囲に伸びるようにでき、電界集中が緩和できるため、耐圧向上を図ることが可能となる。なお、ここでは図示していないが、ｐ型ＲＥＳＵＲＦ層１５のさらに外周にｐ型ガードリング層などを形成することもできる。これらｐ型ＲＥＳＵＲＦ層１５やｐ型ガードリング層などによって外周耐圧構造を構成することができ、ＳｉＣ半導体装置の耐圧向上を図ることが可能となる。
　また、凹部１３のコーナ部、具体的には、凹部１３の底面と側面との境界部において、ｐ型層１６が形成された構造とされている。このｐ型層１６は、後述する活性化アニール処理において意図的に形成されるようにしている。ｐ型層１６の膜厚については特に制限はないが、少なくともｎ型にはならないようにしてあり、例えば１×１０18ｃｍ-3以上となるようにしている。
　同様に、凹部１４のコーナ部、具体的には、凹部１４の底面と側面との境界部において、ｐ型ＲＥＳＵＲＦ層１５の表面にはｐ型層１７が形成された構造とされている。このｐ型層１７も、後述する活性化アニール処理において意図的に形成されるようにしている。ｐ型層１７の膜厚については特に制限はないが、少なくともｎ型にはならないようにしてあり、例えば１×１０18ｃｍ-3以上となるようにしている。
　図２（ａ）は、ｎ+型ソース領域４がトレンチ６の先端部にまで残されている従来の半導体装置におけるゲート電圧とドレイン電流の関係を示す図であり、図２（ｂ）は、本実施形態に係るＳｉＣ半導体装置におけるゲート電圧とドレイン電流の関係を示す図である。図２（ａ）、図２（ｂ）に示されるように、本実施形態の構造では、従来構造の場合のように、ゲート電圧が閾値近傍に近づいたときにドレイン電流が流れてしまうことは無く、閾値になって初めてドレイン電流が流れるようにできる。この実験結果からも、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できる構造のＳｉＣ半導体装置にできていることが判る。
　また、凹部１３のコーナ部にｐ型層１６を備えた構造としている。このため、ｐ型層１６とｐ+型の第１ゲート領域３もしくは第２ゲート領域８とが同じ導電型となり、これらの間において高濃度接合（高濃度同士のＰＮ接合）が構成されないようにできる。このため、ドレイン電位が第１ゲート領域３上に表出して、ゲート－ドレイン間耐圧を低下させてしまうことを防止でき、高濃度接合リーク（ゲートリークやドレインリーク）が発生することを防止することができる。また、凹部１３のコーナ部がｐ型層１６によって埋め込まれた状態になって丸く滑らかな形状になる。このため、凹部１３のコーナ部において、凹部１３上に形成される層間絶縁膜１０にクラックが発生することを防止でき、クラックに起因するゲート－ソース間リークを防止できる。
　さらに、凹部１４のコーナ部にもｐ型層１７を備えた構造としている。このため、ｐ型層１７とｐ型ＲＥＳＵＲＦ層１５とが同じ導電型となり、これらの間にＰＮ接合が構成されないようにできる。このため、ドレイン耐圧が低下することを防止することも可能となる。また、凹部１４のコーナ部がｐ型層１７によって埋め込まれた状態になって丸く滑らかな形状になる。このため、凹部１４のコーナ部において、凹部１４上に形成される層間絶縁膜１０にクラックが発生することを防止でき、ｐ型ＲＥＳＵＲＦ層１５をアノード、ｎ+型ＳｉＣ基板１およびｎ-型ドリフト層２をカソードとするクラックに起因するアノード－カソード間リークを防止できる。
　次に、本実施形態にかかるＳｉＣ半導体装置の製造方法について図３（ａ）～図３（ｆ）および図４（ａ）～図４（ｄ）を参照して説明する。図３（ａ）、図３（ｃ）、図３（ｅ）は図１（ｂ）に相当する断面、図３（ｂ）、図３（ｄ）、図３（ｆ）は、図１（ｄ）に相当する断面の製造工程中の様子を示している。また、図４は、図３（ｅ）、図３（ｆ）以降のＳｉＣ半導体装置の製造工程を示した斜視断面図である。
　まず、図３（ａ）、図３（ｂ）に示す工程では、ｎ+型ＳｉＣ基板１の表面上にｎ-型ドリフト層２とｐ+型の第１ゲート領域３とｎ+型ソース領域４を順にエピタキシャル成長させることで、半導体基板５を構成する。
　続いて、図３（ｃ）、図３（ｄ）に示す工程では、トレンチ６の形成予定領域が開口する図示しないマスクを配置したのち、反応性イオンエッチング（ＲＩＥ）等の異方性エッチングを行うことでトレンチ６を形成する。そして、エピタキシャル成長により、ｎ-型チャネル層７を形成する。このとき、ｎ-型チャネル層７のマイグレーションにより、トレンチ６の底部および先端部では、トレンチ６の長辺側の側壁表面よりもｎ-型チャネル層７の膜厚が厚く形成される。
　また、図３（ｅ）、図３（ｆ）に示す工程では、ｎ-型チャネル層７の表面上にｐ+型層からなる第２ゲート領域８をエピタキシャル成長させたのち、化学機械研磨（ＣＭＰ）などによってｎ+型ソース領域４が露出するまで第２ゲート領域８およびｎ-型チャネル層７を平坦化し、これらがトレンチ６の内部にのみ残るようにする。これにより、図４（ａ）に示す斜視断面構造が構成される。
　続いて、図４（ｂ）に示す工程では、セル領域の外縁部を選択エッチングすることでメサ構造を構成するが、２段階のエッチングを行うことにより、凹部１３、１４を順に形成する。
　まず、ＲＩＥ等の異方性エッチングにより、セル領域の外縁部において、ｎ+型ソース領域４よりも深い位置までエッチングしてｎ+型ソース領域４を除去すると共に、同時にトレンチ６の先端部近辺においてｎ+型ソース領域４とｎ-型チャネル層７および第２ゲート領域８を部分的に除去して凹部１３を形成する。具体的には、凹部１３の形成予定領域、つまり、セル領域の外縁部やｎ+型ソース領域４とｎ-型チャネル層７および第２ゲート領域８のうち部分的に除去する部分が開口するマスクを配置した後、異方性エッチングを行うことで凹部１３を形成する。
　続いて、先ほど使用したマスクとは異なるマスクを用いて、再びＲＩＥ等の異方性エッチングにより、セル領域の外縁部における凹部１３内において、ｐ+型の第１ゲート領域３よりも深い位置まで選択エッチングして第１ゲート領域３を除去することで凹部１４を形成する。具体的には、凹部１４の形成予定領域（セル領域の外縁部のうちｐ型ＲＥＳＵＲＦ層１５が配置される部分から外周側）が開口するマスクを配置した後、異方性エッチングを行うことで凹部１４を形成する。
　そして、エッチング時に用いたマスクを除去したのち、ｐ型ＲＥＳＵＲＦ層１５や図示しないｐ型ガードリング層の形成予定領域が開口するマスクを配置し、その上からｐ型不純物をイオン注入することにより、図４（ｃ）に示すように、ｐ型ＲＥＳＵＲＦ層１５などを形成する。この後、ｐ型ドーパントとなる元素を含むガス雰囲気、例えばＡｒなどの不活性ガスとトリメチルアルミ（ＴＭＡ）もしくはＢ2Ｈ6の混合ガス雰囲気において１３００℃以上、例えば１６００℃で活性化アニール処理を行う。これにより、ｐ型ＲＥＳＵＲＦ層１５など、各種不純物層にドーピングされた不純物が活性化される。
　また、これと同時に、凹部１３の底面と側面との境界部となるコーナ部にｐ型層１６が形成されると共に、凹部１４の底面と側面との境界部となるコーナ部にｐ型層１７が形成される。このとき、雰囲気ガスに含まれるｐ型ドーパントとなる元素を含むガスの分量を調整するなどにより、ｐ型層１６、１７のｐ型不純物濃度が１×１０18ｃｍ-3以上となるようにしている。すなわち、ｐ型ドーパントとなる元素を含むガスを導入しない場合、雰囲気中に自然に存在している微量の窒素（Ｎ）が成長したＳｉＣに取り込まれ易くなって、ｎ型不純物がドーピングされることになる。このときのｎ型不純物濃度が１×１０17～１×１０18ｃｍ-3となることから、ｐ型層１６、１７のｐ型不純物濃度が１×１０18ｃｍ-3以上となるようにすれば、ｎ型不純物によってｐ型不純物が補償されても、ｐ型層１６、１７が少なくともｎ型とならないようにできる。
　なお、このようなｐ型層１６、１７の形成に用いるｐ型ドーパントを含むガスとして、ＴＭＡもしくはＢ2Ｈ6を用いている。このようなＳｉＣのエピタキシャル成長において一般的に使用されているガスでｐ型層１６、１７を形成でき、ガス流量の調整等によって容易にｐ型層１６、１７に含まれるｐ型不純物濃度を制御することが可能となる。
　この後の工程については図示していないが、ゲート電極９の形成工程、層間絶縁膜１０の形成工程、コンタクトホール形成工程、ソース電極１１の形成工程およびドレイン電極１２の形成工程等、従来と同様の製造工程を施すことで、図１（ａ）～図１（ｄ）に示したＳｉＣ半導体装置が完成する。
　以上説明したように、本実施形態では、第２ゲート領域８が備えられるトレンチ６の先端部においてＪＦＥＴ構造が形成されないように凹部１３を形成する構造において、凹部１３の底面と側面との境界部となるコーナ部にｐ型層１６を形成するようにしている。このため、ｐ型層１６とｐ+型の第１ゲート領域３もしくは第２ゲート領域８とが同じ導電型となり、これらの間において高濃度接合が構成されないようにできる。したがって、ドレイン電位が第１ゲート領域３上に表出して、ゲート－ドレイン間耐圧を低下させてしまうことを防止でき、高濃度接合リーク（ゲートリークやドレインリーク）が発生することを防止することができる。
　また、凹部１４のコーナ部にもｐ型層１７を備えた構造としているため、ｐ型層１６とｐ型ＲＥＳＵＲＦ層１５とが同じ導電型となり、これらの間にＰＮ接合が構成されないようにできる。このため、ドレイン耐圧が低下することを防止することも可能となる。
　（他の実施形態）
　上記各実施形態では、ｎ-型チャネル層７にチャネル領域が設定されるｎチャネルタイプのＪＦＥＴを例に挙げて説明したが、各構成要素の導電型を逆にしたｐチャネルタイプのＪＦＥＴに対しても本開示を適用することができる。
　さらに、上記実施形態では、ｎ+型ソース領域４をエピタキシャル成長させたものについて説明したが、第１ゲート領域３に対してｎ型不純物をイオン注入することによってｎ+型ソース領域４を形成しても良い。
　また、上記実施形態では、ｐ型層１６、１７が両方共に形成される構造について本開示が適用された場合について説明したが、少なくとも一方が備えられる構造について本開示を適用することができる。
　なお、上記各実施形態では、一方向を長手方向とする短冊状のトレンチ６として、長方形を例に挙げて説明したが、必ずしも長方形である必要はなく、平行四辺形や先端部の中心部を尖らせた六角形状（例えば正六角形の相対する二辺のみ長くした形状）などの短冊状としても構わない。

Claims (9)

  1. 　炭化珪素半導体装置はＪＦＥＴを備え、前記ＪＦＥＴは、
    　炭化珪素からなる第１導電型基板（１）と、前記第１導電型基板（１）上にエピタキシャル成長によって形成された第１導電型のドリフト層（２）と、前記ドリフト層（２）上にエピタキシャル成長によって形成された第２導電型の第１ゲート領域（３）と、前記第１ゲート領域（３）上にエピタキシャル成長もしくはイオン注入により形成された第１導電型のソース領域（４）とを有する半導体基板（５）と、
    　前記ソース領域（４）および前記第１ゲート領域（３）を貫通して前記ドリフト層（２）まで達し、一方向を長手方向とした短冊状のトレンチ（６）と、
    　前記トレンチ（６）の内壁上にエピタキシャル成長によって形成された第１導電型のチャネル層（７）と、
    　前記チャネル層（７）の上に形成された第２導電型の第２ゲート領域（８）と、
    　前記トレンチ（６）の先端部に設けられる第１凹部（１３）であって、前記ソース領域（４）の厚みよりも深く形成されることにより、前記トレンチ（６）の先端部においてソース領域（４）が除去される第１凹部（１３）と、
    　前記第１凹部（１３）の底面と側面との境界となるコーナ部を覆う第２導電型層（１６）とを備える炭化珪素半導体装置。
  2. 　請求項１に記載の炭化珪素半導体装置において、
    　前記第１凹部（１３）の前記コーナ部が、前記第２導電型層（１６）により埋め込まれることで丸く滑らかな形状とされていることを特徴とする炭化珪素半導体装置。
  3. 　請求項１または２に記載の炭化珪素半導体装置は、
    　前記ＪＥＦＴのセルが形成されたセル領域と、
    　前記セル領域を囲む外周領域を備え、
    　前記外周領域は、前記第１ゲート領域（３）よりも深く前記ドリフト層（２）に達する第２凹部（１４）と、前記第２凹部（１４）の側面から底面に至るように前記ドリフト層（２）に形成された第２導電型のＲＥＳＵＲＦ層（１５）と、前記第２凹部（１４）の底面と側面との境界となるコーナ部を覆う第２導電型層（１７）を有することを特徴とする炭化珪素半導体装置。
  4. 　炭化珪素半導体装置は、
    　炭化珪素からなる第１導電型基板（１）と、
    　前記第１導電型基板（１）上にエピタキシャル成長によって形成された第１導電型のドリフト層（２）と、
    　前記ドリフト層（２）上にエピタキシャル成長によって形成された第２導電型のアノード領域（３）と、
    　前記アノード領域（３）を囲む外周領域に設けられ、前記アノード領域（３）よりも深く前記ドリフト層（２）に達する凹部（１４）と、
    　前記凹部（１４）の側面から底面に至るように前記ドリフト層（２）に形成された第２導電型のＲＥＳＵＲＦ層（１５）と、
    　前記凹部（１４）の底面と側面との境界となるコーナ部を覆う第２導電型層（１７）とを備える炭化珪素半導体装置。
  5. 　請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置において、
    　前記第２導電型層（１６、１７）は、第２導電型不純物濃度が１×１０18ｃｍ-3以上とされていることを特徴とする炭化珪素半導体装置。
  6. 　ＪＦＥＴを備える炭化珪素半導体装置の製造方法は、
    　炭化珪素からなる第１導電型基板（１）と、前記第１導電型基板（１）上にエピタキシャル成長によって形成された第１導電型のドリフト層（２）と、前記ドリフト層（２）上にエピタキシャル成長によって形成された第２導電型の第１ゲート領域（３）と、前記第１ゲート領域（３）上にエピタキシャル成長もしくはイオン注入により形成された第１導電型のソース領域（４）とを有する半導体基板（５）を用意する工程と、
    　前記ソース領域（４）および前記第１ゲート領域（３）を貫通して前記ドリフト層（２）まで達し、一方向を長手方向とした短冊状のトレンチ（６）を形成する工程と、
    　前記トレンチ（６）の内壁上にエピタキシャル成長によって第１導電型のチャネル層（７）を形成する工程と、
    　前記チャネル層（７）の上に第２導電型の第２ゲート領域（８）を形成する工程と、
    　前記チャネル層（７）および前記第２ゲート領域（８）を前記ソース領域（４）が露出するまで平坦化する工程と、
    　前記平坦化の後に、選択エッチングを行うことで前記トレンチ（６）の先端部の前記ソース領域（４）と前記チャネル層（７）および前記第２ゲート領域（８）を除去し、前記トレンチ（６）の先端部に前記ソース領域（４）の厚みよりも深い第１凹部（１３）を形成する工程と、
    　前記第１凹部（１３）の形成後に、不活性ガスに第２導電型ドーパントとなる元素を含むガスを混合した混合ガス雰囲気において１３００℃以上の活性化アニール処理を行うことで、前記第１凹部（１３）の底面と側面との境界部となるコーナ部を覆うように第２導電型層（１６）を形成する工程とを含む製造方法。
  7. 　請求項６に記載の製造方法は、
    　前記第２導電型ドーパントを含むガスとして、ｐ型ドーパントを含むガスであるＴＭＡもしくはＢ2Ｈ6を用いることを特徴とする製造方法。
  8. 　請求項６または７に記載の製造方法は、さらに
    　前記第２導電型層（１６）を形成する工程を行った後、前記第１凹部（１３）内を含めて層間絶縁膜（１０）を形成する工程を含むことを特徴とする製造方法。
  9. 　請求項６ないし８のいずれか１つに記載の製造方法は、さらに
    　前記ＪＦＥＴのセルが形成されたセル領域を囲む外周領域に、前記第１ゲート領域（３）よりも深く前記ドリフト層（２）に達する第２凹部（１４）を形成する工程と、
    　前記第２凹部（１４）の側面から底面に至るように前記ドリフト層（２）内に第２導電型のＲＥＳＵＲＦ層（１５）を形成する工程と、
    　前記ＲＥＳＵＲＦ層（１５）を形成する工程の後に、前記活性化アニール処理を行うことにより、前記第１凹部（１３）のコーナ部を覆う前記第２導電型層（１６）を形成すると同時に、前記第２凹部（１４）の底面と側面との境界となるコーナ部を覆うように第２導電型層（１７）を形成することを特徴とする製造方法。
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