JP2013045886A - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Abstract

【課題】高濃度接合リークが発生することを抑制する。
【解決手段】第２ゲート領域８が備えられるトレンチ６の先端部においてＪＦＥＴ構造が形成されないように凹部１３を形成する構造において、凹部１３の底面と側面との境界部となるコーナ部にｐ型層１６を形成するようにする。これにより、ｐ型層１６とｐ+型の第１ゲート領域３もしくは第２ゲート領域８とが同じ導電型となり、これらの間において高濃度接合が構成されないようにできる。したがって、ドレイン電位が第１ゲート領域３上に表出して、ゲート−ドレイン間耐圧を低下させてしまうことを防止でき、高濃度接合リーク（ゲートリークやドレインリーク）が発生することを防止することができる。
【選択図】図１

Description

本発明は、トレンチ構造のＪＦＥＴを備えた炭化珪素（以下、ＳｉＣという）半導体装置及びその製造方法に関するものである。
従来、トレンチ構造のＪＦＥＴを備えたＳｉＣ半導体装置が特許文献１、２に開示されている。図５は、この従来のＳｉＣ半導体装置を示した図であり、図５（ａ）は、平面パターン図、図５（ｂ）は、図５（ａ）のＸ−Ｘ’断面図、図５（ｂ）は、図５（ａ）のＹ−Ｙ’断面図である。
この図に示されるように、ｎ+型ＳｉＣ基板Ｊ１上に、ｎ-型ドリフト層Ｊ２とｐ+型の第１ゲート領域Ｊ３およびｎ+型ソース領域Ｊ４を順に形成したのち、これらを貫通するトレンチＪ５を形成し、このトレンチＪ５内にｎ-型チャネル層Ｊ６およびｐ+型の第２ゲート領域Ｊ７を形成した構造としている。そして、図示しないが第２ゲート領域Ｊ７に対して電気的に接続したゲート電極に印加するゲート電圧を制御することにより、ｎ+型ソース領域Ｊ４に電気的に接続されたソース電極とｎ+型ＳｉＣ基板Ｊ１に電気的に接続されたドレイン電極との間にドレイン電流を流すという動作を行う。
特開２００５−３２８０１４号公報 特開２００３−６９０４１号公報
上記従来のＳｉＣ半導体装置は、例えば、図５（ａ）に示されるように各トレンチＪ５が短冊状に構成されると共に、各トレンチＪ５が平行に並べられることでストライプ状にレイアウトされる。しかしながら、各トレンチＪ５を短冊状に配置した場合に、過剰なドレイン電流が発生することが確認された。図６は、従来のＳｉＣ半導体装置におけるゲート電圧に対するドレイン電流特性を調べたときの特性図である。この図に示されるように、ゲート電圧がＪＦＥＴを作動させる閾値近傍に近づくと、閾値を超える以前からドレイン電流が発生していることが確認できる。このような閾値近傍において発生するドレイン電流により、ＪＦＥＴを理想的な特性、つまりゲート電圧が閾値に至った時に初めてドレイン電流が流れ始めるという理想的な特性を得ることができないという問題が発生する。
このような問題を解決し、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できるようにするために、本発明者らが鋭意検討を行ったところ、トレンチＪ５の先端部に形成されるＪＦＥＴ構造が影響して上記問題が発生しているということが判った。つまり、トレンチＪ５を短冊状にする場合、基本的にはトレンチＪ５の長辺を使用してＪＦＥＴを構成することになるが、ｎ+型ソース領域Ｊ４をエピタキシャル成長にて形成していることから基板全体にｎ+型ソース領域Ｊ４が形成されることになり、トレンチＪ５の先端部にもＪＦＥＴが構成されることになる。そして、トレンチＪ５の側面部と先端部とでｎ-型チャネル層Ｊ６の厚みが異なるために、トレンチＪ５の先端部に形成されるＪＦＥＴ構造の閾値がトレンチＪ５の長辺に形成されるＪＦＥＴ構造の閾値と異なった値となり、上記問題を発生させると考えられる。
したがって、トレンチＪ５の先端部においてＪＦＥＴ構造が形成されないようにすれば、上記の問題が発生しないようにできると言える。このようにトレンチＪ５の先端部においてＪＦＥＴ構造が形成されない構造は、トレンチＪ５の先端部にｎ+型ソース領域Ｊ４が形成されないようすることで実現することができる。
このように構成されるＪＦＥＴを備えるＳｉＣ半導体装置では、トレンチＪ５の先端部に形成されたｎ-型チャネル層Ｊ６がトレンチＪ５の長辺に位置する部分よりも膜厚が厚くなっていたとしても、そのトレンチＪ５の先端部においてＪＦＥＴ構造が構成されないようにできる。このため、トレンチＪ５の先端部にＪＦＥＴ構造が構成される従来構造の場合のように、その先端部のＪＦＥＴ構造の閾値がトレンチＪ５の長辺に位置する部分のＪＦＥＴ構造の閾値からずれることによる影響を受けることがない。したがって、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できる構造のＳｉＣ半導体装置とすることが可能となる。このような構造は、例えば、トレンチＪ５の先端部において、ｎ+型ソース領域Ｊ４の厚みよりも深い凹部を形成することでｎ+型ソース領域Ｊ４を除去することで実現できる。
しかしながら、トレンチＪ５の先端部に形成した凹部のコーナ部でゲート−ドレイン間リークが発生することが確認された。この問題について、図７に示す従来構造のＳｉＣ半導体装置の製造工程を示した斜視断面図を参照して説明する。
まず、図７（ａ）に示すように、ｎ-型ドリフト層Ｊ２上にｐ+型の第１ゲート領域Ｊ３およびｎ+型ソース領域Ｊ４を順に形成したのち、これらを貫通するトレンチＪ５を形成し、このトレンチＪ５内にｎ-型チャネル層Ｊ６およびｐ+型の第２ゲート領域Ｊ７を形成した構造とする。続いて、図７（ｂ）に示すように、トレンチＪ５の先端においてｎ+型ソース領域Ｊ４の厚みよりも深い凹部Ｊ８を形成すると共に、外周耐圧部を構成するための凹部Ｊ９を形成する。そして、図７（ｃ）に示すように、ｐ型不純物のイオン注入によって凹部Ｊ９の側面から底面にかけてｐ型リサーフ層Ｊ１０や図示しないがコンタクト用のｐ型層などを形成したのち、例えばＡｒ雰囲気において１６００℃程度の活性化アニール処理を行う。
このようなアニール処理を行ったところ、図７（ｄ）に示すように、凹部Ｊ８のコーナ部においてｎ+型層Ｊ１１が形成され、このｎ+型層Ｊ１１とｐ+型の第１ゲート領域Ｊ３もしくは第２ゲート領域Ｊ７との高濃度接合が構成されることが確認された。このため、ドレイン電位が第１ゲート領域Ｊ３上に表出し、ゲート−ドレイン間耐圧が低下して、高濃度接合リーク（ゲートリークやドレインリーク）が発生するという問題を発生させる。
活性化アニール処理は、ステップバンチングの発生等を防止するために、若干ながらＳｉＣの成長雰囲気を使って行われる。このため、基板表面にＳｉＣが成長することを抑制するために、成長レートが遅くなる条件で活性化アニール処理を行うことになるが、成長レートを遅くしているために、雰囲気中に自然に存在している微量の窒素（Ｎ）が成長したＳｉＣに取り込まれ易くなって、ｎ+型層Ｊ１１となって現れると考えられる。
また、活性化アニール処理の際に、ｐ型リサーフ層Ｊ１０を形成するための凹部Ｊ９のコーナ部においても、ｎ+型層Ｊ１２が形成される。このｎ+型層Ｊ１２により、ｐ型リサーフ層Ｊ１０とｎ+型層Ｊ１２とによるＰＮ接合が形成されてしまうために、ドレイン耐圧が低下するという問題も発生する。
本発明は上記点に鑑みて、ゲート領域が備えられるトレンチの先端部においてＪＦＥＴ構造が形成されないように凹部を形成する構造において、高濃度接合リークが発生することを抑制することを第１の目的とする。また、リサーフ層を形成するための凹部を形成する場合に、ドレイン耐圧が低下することを抑制することを第２の目的とする。
上記目的を達成するため、請求項１に記載の発明では、第１導電型基板（１）上に第１導電型のドリフト層（２）と、第２導電型の第１ゲート領域（３）と、第１導電型のソース領域（４）とが形成された半導体基板（５）と、ソース領域（４）および第１ゲート領域（３）を貫通してドリフト層（２）まで達し、一方向を長手方向とした短冊状のトレンチ（６）と、トレンチ（６）の内壁上にエピタキシャル成長によって形成された第１導電型のチャネル層（７）と、チャネル層（７）の上に形成された第２導電型の第２ゲート領域（８）とを有したＪＦＥＴを備えたＳｉＣ半導体装置において、トレンチ（６）の先端部において、ソース領域（４）の厚みよりも深い第１凹部（１３）が形成されることで、該トレンチ（６）の先端部において、少なくともソース領域（４）が除去されており、かつ、第１凹部（１３）の底面と側面との境界となるコーナ部を覆う第２導電型層（１６）が形成されていることを特徴としている。
このように、第２ゲート領域（８）が備えられるトレンチ（６）の先端部においてＪＦＥＴ構造が形成されないように第１凹部（１３）を形成する構造において、第１凹部（１３）の底面と側面との境界部となるコーナ部に第２導電型層（１６）を形成するようにしている。このため、第２導電型層（１６）と第１ゲート領域（３）もしくは第２ゲート領域（８）とが同じ導電型となり、これらの間において高濃度接合が構成されないようにできる。したがって、ドレイン電位が第１ゲート領域（３）上に表出して、ゲート−ドレイン間耐圧を低下させてしまうことを防止でき、高濃度接合リーク（ゲートリークやドレインリーク）が発生することを防止することができる。
請求項２に記載の発明では、第２導電型層（１６）により、第１凹部（１３）のコーナ部が埋め込まれることで丸く滑らかな形状とされていることを特徴としている。
このように、第１凹部（１３）のコーナ部が第２導電型層（１６）によって埋め込まれた状態になって丸く滑らかな形状になる。このため、第１凹部（１３）のコーナ部において、第１凹部（１３）上に形成される層間絶縁膜（１０）にクラックが発生することを防止でき、クラックに起因するゲート−ソース間リークを防止できる。
請求項３に記載の発明では、ＪＦＥＴのセルが形成されたセル領域を囲む外周領域に、第１ゲート領域（３）よりも深くドリフト層（２）に達する第２凹部（１４）が形成されていると共に、該第２凹部（１４）の側面から底面に至るようにドリフト層（２）に形成された第２導電型のリサーフ層（１５）が備えられ、さらに、第２凹部（１４）の底面と側面との境界となるコーナ部を覆う第２導電型層（１７）が備えられていることを特徴としている。
請求項４に記載の発明では、リサーフ層（１５）が備えられる構造において、凹部（１４）の底面との境界となるコーナ部を覆う第２導電型層（１７）が備えられるようにしている。
このように、第２凹部（１４）のコーナ部にも第２導電型層（１７）を備えた構造としている。このため、第２導電型層（１７）とリサーフ層（１５）とが同じ導電型となり、これらの間にＰＮ接合が構成されないようにできる。このため、ドレイン耐圧が低下することを防止することも可能となる。この場合にも、第２凹部（１４）のコーナ部が第２導電型層（１７）によって埋め込まれた状態になって丸く滑らかな形状となるようにすれば、第２凹部（１４）のコーナ部において、第２凹部（１４）上に形成される層間絶縁膜（１０）にクラックが発生することを防止でき、リサーフ層（１５）や第１導電型基板（１）およびドリフト層（２）をアノードおよびカソードとするクラックに起因するアノード−カソード間リークを防止できる。
請求項５に記載の発明では、第２導電型層（１６、１７）は、第２導電型不純物濃度が１×１０18ｃｍ-3以上とされていることを特徴としている。
これにより、第２導電型層（１６、１７）を活性化アニール処理によって形成する際に、雰囲気中に自然に存在している微量の第１導電型不純物が取り込まれても第２導電型不純物によって補償されるため、第２導電型層（１６、１７）が少なくとも第１導電型とならないようにできる。
請求項６に記載の発明では、第１凹部（１３）の形成後に、不活性ガスに第２導電型ドーパントとなる元素を含むガスを混合した混合ガス雰囲気において１３００℃以上の活性化アニール処理を行うことで、第１凹部（１３）の底面と側面との境界部となるコーナ部を覆うように第２導電型層（１６）を形成する工程を行うことを特徴としている。
このように、不活性ガスに第２導電型ドーパントとなる元素を含むガスを混合した混合ガス雰囲気において１３００℃以上の活性化アニール処理を行うことで、第１凹部（１３）の底面と側面との境界部となるコーナ部を覆うように第２導電型層（１６）を形成することができる。これにより、請求項１に記載の構造を得ることができる。また、このような製造方法によれば、第２導電型層（１６）により、第１凹部（１３）のコーナ部が埋め込まれることで丸く滑らかな形状となることから、請求項２に記載の構造を得ることもできる。この場合において、請求項８に記載の発明のように、第２導電型層（１６）を形成する工程を行った後、第１凹部（１３）内を含めて層間絶縁膜（１０）を形成する工程を行うのであれば、第１凹部（１３）のコーナ部において、第１凹部（１３）上に形成される層間絶縁膜（１０）にクラックが発生することを防止でき、クラックに起因するゲート−ソース間リークを防止できる。
例えば、請求項７に記載の発明のように、第２導電型ドーパントを含むガスとして、ｐ型ドーパントを含むガスであるＴＭＡもしくはＢ2Ｈ6を用いることができる。このようなＳｉＣのエピタキシャル成長において一般的に使用されているガスで第２導電型層（１６）を形成でき、ガス流量の調整等によって容易に第２導電型層（１６）に含まれるｐ型不純物濃度を制御することが可能となる。
請求項９に記載の発明では、ＪＦＥＴのセルが形成されたセル領域を囲む外周領域に、第１ゲート領域（３）よりも深くドリフト層（２）に達する第２凹部（１４）を形成する工程と、第２凹部（１４）の側面から底面に至るようにドリフト層（２）内に第２導電型のリサーフ層（１５）を形成する工程とを含み、リサーフ層（１５）を形成する工程の後に、活性化アニール処理を行うことにより、第１凹部（１３）のコーナ部を覆う第２導電型層（１６）を形成すると同時に、第２凹部（１４）の底面と側面との境界となるコーナ部を覆うように第２導電型層（１７）を形成することを特徴としている。
このように、第２凹部（１４）のコーナ部にも第２導電型層（１７）を備えることにより、請求項３に記載の構造を得ることができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態にかかるＳｉＣ半導体装置を示した図であり、（ａ）は、平面パターン図、（ｂ）は、（ａ）のＡ−Ａ’断面図、（ｂ）は、（ａ）のＢ−Ｂ’断面図、（ｄ）は、（ａ）のＣ−Ｃ’断面図である。 従来構造と第１実施形態の構造のゲート電圧（Ｖ）に対するドレイン電流（Ａ）の特性を調べた結果を示した図である。 図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。 図３に続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。 従来のＳｉＣ半導体装置を示した図であり、（ａ）は、平面パターン図、（ｂ）は、（ａ）のＸ−Ｘ’断面図、（ｂ）は、（ａ）のＹ−Ｙ’断面図である。 従来のＳｉＣ半導体装置におけるゲート電圧に対するドレイン電流特性を調べたときの特性図である。 従来構造のＳｉＣ半導体装置の製造工程を示した斜視断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＳｉＣ半導体装置を示した図であり、図１（ａ）は、平面パターン図、図１（ｂ）は、図１（ａ）のＡ−Ａ’断面図、図１（ｂ）は、図１（ａ）のＢ−Ｂ’断面図、図１（ｄ）は、図１（ａ）のＣ−Ｃ’断面図である。
図１（ａ）〜（ｄ）に示すＳｉＣ半導体装置は、ｎ+型ＳｉＣ基板１を用いて構成されている。ｎ+型ＳｉＣ基板１としては、例えばオフ基板を用いることができるが、ｎ+型ＳｉＣ基板１に形成されるＪＦＥＴのセルのレイアウトとオフ方向については無関係であり、ＪＦＥＴのセルのレイアウトをオフ方向に合わせる必要はない。
まず、ＪＦＥＴの基本構造について説明する。ＪＦＥＴの基本構造は、図１（ｂ）に示される構造とされている。具体的には、ｎ+型ＳｉＣ基板１の上に、ｎ-型ドリフト層２、ｐ+型の第１ゲート領域３、ｎ+型ソース領域４が順に形成された半導体基板５にトレンチ６が形成されており、トレンチ６の内壁上から半導体基板５の表面上にかけて、ｎ-型チャネル層７が形成されている。このｎ-型チャネル層７の表面上には、トレンチ６の内部を完全に埋め込むようにｐ+型の第２ゲート領域８が形成されている。そして、第２ゲート領域８の表面上にはゲート電極９が形成されており、その上には層間絶縁膜１０を介してソース電極１１が形成されている。ソース電極１１は、層間絶縁膜１０に形成されたコンタクトホールを介してｎ+型ソース領域４に電気的に接続されている。さらに、ｎ+型ＳｉＣ基板１の裏面にはドレイン電極１２が形成されており、ドレイン領域となるｎ+型ＳｉＣ基板１に対して電気的に接続されている。このような構造により、ＪＦＥＴの基本構造が構成されている。
また、図１（ａ）に示されるように、トレンチ６の開口形状は短冊状とされており、このような開口形状である複数のトレンチ６が平行に並べられることでストライプ状に配置されている。そして、図１（ｃ）、（ｄ）に示されるように、トレンチ６の先端部の周辺を含めてｎ+型ＳｉＣ基板１の外縁部において凹部（第１凹部）１３が形成されることでｎ+型ソース領域４が除去されたメサ構造とされていると共に、トレンチ６の先端部においてｎ-型チャネル層７および第２ゲート領域８が除去された形状とされている。このため、ｎ+型ソース領域４は、各トレンチ６の長辺に隣接する位置のみが残された状態となり、その領域のみにＪＦＥＴ構造が構成された状態となっている。
このように構成されたＪＦＥＴを備えるＳｉＣ半導体装置では、トレンチ６の先端部に形成されたｎ-型チャネル層７がトレンチ６の長辺に位置する部分よりも膜厚が厚くなっていたとしても、そのトレンチ６の先端部においてＪＦＥＴ構造が構成されないようにできる。このため、トレンチ６の先端部にＪＦＥＴ構造が構成される従来構造の場合のように、その先端部のＪＦＥＴ構造の閾値がトレンチ６の長辺に位置する部分のＪＦＥＴ構造の閾値からずれることによる影響を受けることがない。したがって、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できる構造のＳｉＣ半導体装置とすることが可能となる。
特に、トレンチ６の先端部において、凹部１３がｎ-型チャネル層７のうちトレンチ６の長辺部に形成される部分よりも厚くなっている領域およびその領域から第１ゲート領域３の厚さよりも長い領域が除去された形状とされるようにすると良い。このようにすることで、膜厚が増大したチャネル部とｎ+型ソース領域４の距離がチャネル長以上となり、閾値電圧付近のオフ時においても、ドレイン電流が完全にカットされ、過剰ドレイン電流の発生を防止することができる。
さらに、本実施形態にかかるＳｉＣ半導体装置では、ＪＦＥＴのセルが形成されたセル領域を囲む外周領域に第１ゲート領域３よりも深く、ｎ-型ドリフト層２に達する凹部（第２凹部）１４が形成されている。この凹部１４は、セル領域を囲むように形成されており、この凹部１４の側面から底面にかけてｐ型リサーフ層１５が形成されている。このｐ型リサーフ層１５により、セル領域の外周において等電位線が偏りなく広範囲に伸びるようにでき、電界集中が緩和できるため、耐圧向上を図ることが可能となる。なお、ここでは図示していないが、ｐ型リサーフ層１５のさらに外周にｐ型ガードリング層などを形成することもできる。これらｐ型リサーフ層１５やｐ型ガードリング層などによって外周耐圧構造を構成することができ、ＳｉＣ半導体装置の耐圧向上を図ることが可能となる。
また、凹部１３のコーナ部、具体的には、凹部１３の底面と側面との境界部において、ｐ型層１６が形成された構造とされている。このｐ型層１６は、後述する活性化アニール処理において意図的に形成されるようにしている。ｐ型層１６の膜厚については特に制限はないが、少なくともｎ型にはならないようにしてあり、例えば１×１０18ｃｍ-3以上となるようにしている。
同様に、凹部１４のコーナ部、具体的には、凹部１４の底面と側面との境界部において、ｐ型リサーフ層１５の表面にはｐ型層１７が形成された構造とされている。このｐ型層１７も、後述する活性化アニール処理において意図的に形成されるようにしている。ｐ型層１７の膜厚については特に制限はないが、少なくともｎ型にはならないようにしてあり、例えば１×１０18ｃｍ-3以上となるようにしている。
図２は、ｎ+型ソース領域４がトレンチ６の先端部にまで残されているような従来構造と本実施形態のようにトレンチ６の先端部においてｎ+型ソース領域４を除去した凹形状の構造それぞれの場合におけるゲート電圧（Ｖ）に対するドレイン電流（Ａ）の特性を調べた結果を示した図である。この図に示されるように、本実施形態の構造では、従来構造の場合のように、ゲート電圧が閾値近傍に近づいたときにドレイン電流が流れてしまうことは無く、閾値になって初めてドレイン電流が流れるようにできる。この実験結果からも、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できる構造のＳｉＣ半導体装置にできていることが判る。
また、凹部１３のコーナ部にｐ型層１６を備えた構造としている。このため、ｐ型層１６とｐ+型の第１ゲート領域３もしくは第２ゲート領域８とが同じ導電型となり、これらの間において高濃度接合（高濃度同士のＰＮ接合）が構成されないようにできる。このため、ドレイン電位が第１ゲート領域３上に表出して、ゲート−ドレイン間耐圧を低下させてしまうことを防止でき、高濃度接合リーク（ゲートリークやドレインリーク）が発生することを防止することができる。また、凹部１３のコーナ部がｐ型層１６によって埋め込まれた状態になって丸く滑らかな形状になる。このため、凹部１３のコーナ部において、凹部１３上に形成される層間絶縁膜１０にクラックが発生することを防止でき、クラックに起因するゲート−ソース間リークを防止できる。
さらに、凹部１４のコーナ部にもｐ型層１７を備えた構造としている。このため、ｐ型層１７とｐ型リサーフ層１５とが同じ導電型となり、これらの間にＰＮ接合が構成されないようにできる。このため、ドレイン耐圧が低下することを防止することも可能となる。また、凹部１４のコーナ部がｐ型層１７によって埋め込まれた状態になって丸く滑らかな形状になる。このため、凹部１４のコーナ部において、凹部１４上に形成される層間絶縁膜１０にクラックが発生することを防止でき、ｐ型リサーフ層１５をアノード、ｎ+型ＳｉＣ基板１およびｎ-型ドリフト層２をカソードとするクラックに起因するアノード−カソード間リークを防止できる。
次に、本実施形態にかかるＳｉＣ半導体装置の製造方法について説明する。図３は、本実施形態にかかるＳｉＣ半導体装置の製造工程を示した断面図であり、紙面左側は図１（ｂ）に相当する断面、紙面右側は図１（ｄ）に相当する断面の製造工程中の様子を示している。また、図４は、図３（ｃ）以降のＳｉＣ半導体装置の製造工程を示した斜視断面図である。
まず、図３（ａ）に示す工程では、ｎ+型ＳｉＣ基板１の表面上にｎ-型ドリフト層２とｐ+型の第１ゲート領域３とｎ+型ソース領域４を順にエピタキシャル成長させることで、半導体基板５を構成する。
続いて、図３（ｂ）に示す工程では、トレンチ６の形成予定領域が開口する図示しないマスクを配置したのち、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことでトレンチ６を形成する。そして、エピタキシャル成長により、ｎ-型チャネル層７を形成する。このとき、ｎ-型チャネル層７のマイグレーションにより、トレンチ６の底部および先端部では、トレンチ６の長辺側の側壁表面よりもｎ-型チャネル層７の膜厚が厚く形成される。
また、図３（ｃ）に示す工程では、ｎ-型チャネル層７の表面上にｐ+型層からなる第２ゲート領域８をエピタキシャル成長させたのち、ＣＭＰ（Chemical Mechanical Polishing）などによってｎ+型ソース領域４が露出するまで第２ゲート領域８およびｎ-型チャネル層７を平坦化し、これらがトレンチ６の内部にのみ残るようにする。これにより、図４（ａ）に示す斜視断面構造が構成される。
続いて、図４（ｂ）に示す工程では、セル領域の外縁部を選択エッチングすることでメサ構造を構成するが、２段階のエッチングを行うことにより、凹部１３、１４を順に形成する。
まず、ＲＩＥ等の異方性エッチングにより、セル領域の外縁部において、ｎ+型ソース領域４よりも深い位置までエッチングしてｎ+型ソース領域４を除去すると共に、同時にトレンチ６の先端部近辺においてｎ+型ソース領域４とｎ-型チャネル層７および第２ゲート領域８を部分的に除去して凹部１３を形成する。具体的には、凹部１３の形成予定領域（セル領域の外縁部やｎ+型ソース領域４とｎ-型チャネル層７および第２ゲート領域８のうち部分的に除去する部分）が開口するマスクを配置した後、異方性エッチングを行うことで凹部１３を形成する。
続いて、先ほど使用したマスクとは異なるマスクを用いて、再びＲＩＥ等の異方性エッチングにより、セル領域の外縁部における凹部１３内において、ｐ+型の第１ゲート領域３よりも深い位置まで選択エッチングして第１ゲート領域３を除去することで凹部１４を形成する。具体的には、凹部１４の形成予定領域（セル領域の外縁部のうちｐ型リサーフ層１５が配置される部分から外周側）が開口するマスクを配置した後、異方性エッチングを行うことで凹部１４を形成する。
そして、エッチング時に用いたマスクを除去したのち、ｐ型リサーフ層１５や図示しないｐ型ガードリング層の形成予定領域が開口するマスクを配置し、その上からｐ型不純物をイオン注入することにより、図４（ｃ）に示すように、ｐ型リサーフ層１５などを形成する。この後、ｐ型ドーパントとなる元素を含むガス雰囲気、例えばＡｒなどの不活性ガスとＴＭＡ（トリメチルアルミ）もしくはＢ2Ｈ6の混合ガス雰囲気において１３００℃以上、例えば１６００℃で活性化アニール処理を行う。これにより、ｐ型リサーフ層１５など、各種不純物層にドーピングされた不純物が活性化される。
また、これと同時に、凹部１３の底面と側面との境界部となるコーナ部にｐ型層１６が形成されると共に、凹部１４の底面と側面との境界部となるコーナ部にｐ型層１７が形成される。このとき、雰囲気ガスに含まれるｐ型ドーパントとなる元素を含むガスの分量を調整するなどにより、ｐ型層１６、１７のｐ型不純物濃度が１×１０18ｃｍ-3以上となるようにしている。すなわち、ｐ型ドーパントとなる元素を含むガスを導入しない場合、雰囲気中に自然に存在している微量の窒素（Ｎ）が成長したＳｉＣに取り込まれ易くなって、ｎ型不純物がドーピングされることになる。このときのｎ型不純物濃度が１×１０17〜１×１０18ｃｍ-3となることから、ｐ型層１６、１７のｐ型不純物濃度が１×１０18ｃｍ-3以上となるようにすれば、ｎ型不純物によってｐ型不純物が補償されても、ｐ型層１６、１７が少なくともｎ型とならないようにできる。
なお、このようなｐ型層１６、１７の形成に用いるｐ型ドーパントを含むガスとして、ＴＭＡもしくはＢ2Ｈ6を用いている。このようなＳｉＣのエピタキシャル成長において一般的に使用されているガスでｐ型層１６、１７を形成でき、ガス流量の調整等によって容易にｐ型層１６、１７に含まれるｐ型不純物濃度を制御することが可能となる。
この後の工程については図示していないが、ゲート電極９の形成工程、層間絶縁膜１０の形成工程、コンタクトホール形成工程、ソース電極１１の形成工程およびドレイン電極１２の形成工程等、従来と同様の製造工程を施すことで、図１に示したＳｉＣ半導体装置が完成する。
以上説明したように、本実施形態では、第２ゲート領域８が備えられるトレンチ６の先端部においてＪＦＥＴ構造が形成されないように凹部１３を形成する構造において、凹部１３の底面と側面との境界部となるコーナ部にｐ型層１６を形成するようにしている。このため、ｐ型層１６とｐ+型の第１ゲート領域３もしくは第２ゲート領域８とが同じ導電型となり、これらの間において高濃度接合が構成されないようにできる。したがって、ドレイン電位が第１ゲート領域３上に表出して、ゲート−ドレイン間耐圧を低下させてしまうことを防止でき、高濃度接合リーク（ゲートリークやドレインリーク）が発生することを防止することができる。
また、凹部１４のコーナ部にもｐ型層１７を備えた構造としているため、ｐ型層１６とｐ型リサーフ層１５とが同じ導電型となり、これらの間にＰＮ接合が構成されないようにできる。このため、ドレイン耐圧が低下することを防止することも可能となる。
（他の実施形態）
上記各実施形態では、ｎ-型チャネル層７にチャネル領域が設定されるｎチャネルタイプのＪＦＥＴを例に挙げて説明したが、各構成要素の導電型を逆にしたｐチャネルタイプのＪＦＥＴに対しても本発明を適用することができる。
さらに、上記実施形態では、ｎ+型ソース領域４をエピタキシャル成長させたものについて説明したが、第１ゲート領域３に対してｎ型不純物をイオン注入することによってｎ+型ソース領域４を形成しても良い。
また、上記実施形態では、ｐ型層１６、１７が両方共に形成される構造について本発明が適用された場合について説明したが、少なくとも一方が備えられる構造について本発明を適用することができる。
なお、上記各実施形態では、一方向を長手方向とする短冊状のトレンチ６として、長方形を例に挙げて説明したが、必ずしも長方形である必要はなく、平行四辺形や先端部の中心部を尖らせた六角形状（例えば正六角形の相対する二辺のみ長くした形状）などの短冊状としても構わない。
１ ｎ+型ＳｉＣ基板
２ ｎ-型ドリフト層
３ 第１ゲート領域
４ ｎ+型ソース領域
５ 半導体基板
６ トレンチ
７ ｎ-型チャネル層
８ 第２ゲート領域
９ ゲート電極
１０ 層間絶縁膜
１１ ソース電極
１２ ドレイン電極
１３、１４ 凹部（第１、第２凹部）
１５ ｐ型リサーフ層
１６、１７ ｐ型層

Claims (9)

  1. 炭化珪素からなる第１導電型基板（１）と、前記第１導電型基板（１）上にエピタキシャル成長によって形成された第１導電型のドリフト層（２）と、前記ドリフト層（２）上にエピタキシャル成長によって形成された第２導電型の第１ゲート領域（３）と、前記第１ゲート領域（３）上にエピタキシャル成長もしくはイオン注入により形成された第１導電型のソース領域（４）とを有する半導体基板（５）と、
    前記ソース領域（４）および第１ゲート領域（３）を貫通して前記ドリフト層（２）まで達し、一方向を長手方向とした短冊状のトレンチ（６）と、
    前記トレンチ（６）の内壁上にエピタキシャル成長によって形成された第１導電型のチャネル層（７）と、
    前記チャネル層（７）の上に形成された第２導電型の第２ゲート領域（８）とを有したＪＦＥＴを備え、
    前記トレンチ（６）の先端部において、前記ソース領域（４）の厚みよりも深い第１凹部（１３）が形成されることで、該トレンチ（６）の先端部において、少なくともソース領域（４）が除去されており、かつ、前記第１凹部（１３）の底面と側面との境界となるコーナ部を覆う第２導電型層（１６）が形成されていることを特徴とする炭化珪素半導体装置。
  2. 前記第２導電型層（１６）により、前記第１凹部（１３）のコーナ部が埋め込まれることで丸く滑らかな形状とされていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記ＪＦＥＴのセルが形成されたセル領域を囲む外周領域に、前記第１ゲート領域（３）よりも深く前記ドリフト層（２）に達する第２凹部（１４）が形成されていると共に、該第２凹部（１４）の側面から底面に至るように前記ドリフト層（２）に形成された第２導電型のリサーフ層（１５）が備えられ、さらに、前記第２凹部（１４）の底面と側面との境界となるコーナ部を覆う第２導電型層（１７）が備えられていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 炭化珪素からなる第１導電型基板（１）と、前記第１導電型基板（１）上にエピタキシャル成長によって形成された第１導電型のドリフト層（２）と、前記ドリフト層（２）上にエピタキシャル成長によって形成された第２導電型のアノード領域（３）と、
    前記アノード領域（３）を囲む外周領域に、前記アノード領域（３）よりも深く前記ドリフト層（２）に達する凹部（１４）が形成されていると共に、該凹部（１４）の側面から底面に至るように前記ドリフト層（２）に形成された第２導電型のリサーフ層（１５）が備えられ、さらに、前記凹部（１４）の底面と側面との境界となるコーナ部を覆う第２導電型層（１７）が備えられていることを特徴とする炭化珪素半導体装置。
  5. 前記第２導電型層（１６、１７）は、第２導電型不純物濃度が１×１０18ｃｍ-3以上とされていることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
  6. 炭化珪素からなる第１導電型基板（１）と、前記第１導電型基板（１）上にエピタキシャル成長によって形成された第１導電型のドリフト層（２）と、前記ドリフト層（２）上にエピタキシャル成長によって形成された第２導電型の第１ゲート領域（３）と、前記第１ゲート領域（３）上にエピタキシャル成長もしくはイオン注入により形成された第１導電型のソース領域（４）とを有する半導体基板（５）を用意する工程と、
    前記ソース領域（４）および第１ゲート領域（３）を貫通して前記ドリフト層（２）まで達し、一方向を長手方向とした短冊状のトレンチ（６）を形成する工程と、
    前記トレンチ（６）の内壁上にエピタキシャル成長によって第１導電型のチャネル層（７）を形成する工程と、
    前記チャネル層（７）の上に形成された第２導電型の第２ゲート領域（８）を形成する工程と、
    前記チャネル層（７）および前記第２ゲート領域（８）を前記ソース領域（４）が露出するまで平坦化する工程と、
    前記平坦化の後に、選択エッチングを行うことで少なくとも前記トレンチ（６）の先端部の前記ソース領域（４）と前記チャネル層（７）および前記第２ゲート領域（８）を除去し、前記トレンチ（６）の先端部に前記ソース領域（４）の厚みよりも深い第１凹部（１３）を形成する工程と、
    前記第１凹部（１３）の形成後に、不活性ガスに第２導電型ドーパントとなる元素を含むガスを混合した混合ガス雰囲気において１３００℃以上の活性化アニール処理を行うことで、前記第１凹部（１３）の底面と側面との境界部となるコーナ部を覆うように第２導電型層（１６）を形成する工程と、を含むことを特徴とするＪＦＥＴを備える炭化珪素半導体装置の製造方法。
  7. 前記第２導電型ドーパントを含むガスとして、ｐ型ドーパントを含むガスであるＴＭＡもしくはＢ2Ｈ6を用いることを特徴とする請求項６に記載のＪＦＥＴを備える炭化珪素半導体装置の製造方法。
  8. 前記第２導電型層（１６）を形成する工程を行った後、前記第１凹部（１３）内を含めて層間絶縁膜（１０）を形成する工程を含んでいることを特徴とする請求項６または７に記載のＪＦＥＴを備える炭化珪素半導体装置の製造方法。
  9. 前記ＪＦＥＴのセルが形成されたセル領域を囲む外周領域に、前記第１ゲート領域（３）よりも深く前記ドリフト層（２）に達する第２凹部（１４）を形成する工程と、
    前記第２凹部（１４）の側面から底面に至るように前記ドリフト層（２）内に第２導電型のリサーフ層（１５）を形成する工程とを含み、
    前記リサーフ層（１５）を形成する工程の後に、前記活性化アニール処理を行うことにより、前記第１凹部（１３）のコーナ部を覆う前記第２導電型層（１６）を形成すると同時に、前記第２凹部（１４）の底面と側面との境界となるコーナ部を覆うように第２導電型層（１７）を形成することを特徴とする請求項６ないし８のいずれか１つに記載のＪＦＥＴを備える炭化珪素半導体装置の製造方法。
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