JP2005518672A - 高くなったガードリングを有するパワーＳｉＣデバイス - Google Patents

高くなったガードリングを有するパワーＳｉＣデバイス Download PDF

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Abstract

エピタキシャルに成長させたガードリングエッジ終端構造（１７）を有するパワー炭化ケイ素半導体デバイス（１０）を提供する。エピタキシャルに成長させたＳｉＣ層（１３）から、権利請求したガードリング（１７）を形成することにより、ガードリング（１７）の注入に関する従来の問題を回避し、パワー炭化ケイ素半導体デバイス（１０）の作製に対するセルフアライニング製造技術の利用を可能にする。

Description

発明の背景
発明の分野
本発明は、一般に、縦型および横型ＳｉＣパワー半導体デバイス用の、エピタキシャルに成長したガードリングエッジ終端構造、このようなガードリングを有するＳｉＣパワーデバイス、およびこれらのデバイスを作製する方法に関する。
技術的背景
半導体パワーデバイスの１つの特徴的な機能はその高電圧阻止性能である。高電圧を支える能力は、電子なだれ降伏として知られる現象の開始により一般に決定されるが、デバイス構造内の電界が非常に大きくなり、空乏領域を貫く衝突電離率が無限大に近づくとき、この電子なだれ降伏は生じる。電子なだれ降伏の引き金となり得る半導体デバイス内の大きな電界は、電流移動が発生するデバイス内部領域、およびかかるデバイスのエッジの両方に発生する可能性がある。半導体パワーデバイスの適切な設計には、高電圧阻止性能を保証するために、内部およびエッジでの電界分布に対する慎重な注意を要する。B. Jayant Baliga, Power Semiconductor Devices, Chapter 3, pp. 66-125 (1996)。
炭化ケイ素（ＳｉＣ）半導体デバイスは、ケイ素（Ｓｉ）半導体デバイスと比べて優れた電圧阻止性能を有することが知られ、パワーＳｉＣ半導体デバイスはできるだけ高い降伏電圧を有することが望ましい。たとえば、Bakowskv.ら、米国特許第５，９６７，７９５号を参照。ＳｉＣデバイスのなだれ降伏は、デバイス内の最大電界がＳｉＣの臨界電界を上回るときに生じ、それは２〜４MV/cmと考えられている。このようなデバイスの最大電界は一般に、空乏領域が通常、デバイスの表面またはエッジで最小幅となる場所で発生し、接合すなわち半導体の２層間の境界面付近で終端する。この出願文書の文脈において、接合という語は半導体と金属層間の境界面も意味する。空乏領域は接合の両端間にある領域で、この領域では移動キャリアの密度がゼロに近づき、また空乏領域の大きさと形状は、このようなデバイスの異層間の接合特質などの半導体の設計と関連して変化する。これらのデバイスのエッジにおける高電界の発生は、かかるデバイスの降伏電圧を著しく減少させることがある。B. Jayant Baliga, Power Semiconductor Devices。この問題を解決する１つの方法がメサエッチングを利用することであるが、メサエッチングは単に半導体材料を最高電界領域から除去するに過ぎない。しかし、この手法は、表面漏れ電流を減少させるための高度な不活性化工程を必要とする。この問題を解決する別の方法が、空乏領域をデバイスのエッジから伸ばすことである。通常利用されるその方法には、次のようなものがある。
・ 半導体デバイスの電極金属の電解酸化層（いわゆる電界プレート）上への延伸。
・ 通常、多量に不純物が添加され、拡散され、または注入された、デバイスのバルクとは反対の導電型を有するリング（いわゆるガードリング）である、デバイスを取り囲む浮遊電位を有する一連の導電領域の形成。
・ デバイスのバルクとは反対の導電型を有しデバイスを取り囲む、広く拡散され、注入された単一のリングの生成。このリングは完全な空乏状態にあり、デバイスのエッジの電位勾配を減少させる（いわゆる接合終端延伸、すなわちＪＴＥ）。
プレートとデバイスのバルク間の電界酸化物の有限の絶縁耐力のため、電界プレートの利用は比較的低電圧に制限される。ＳｉＣにおけるゆるやかな拡散率のため、ＪＴＥ領域またはガードリングは通常、注入されているか、または導入されている。接合終端延伸構造の利用は、たとえば、Bakowskvら、米国特許第５，９６７，７９５号；Mitlehner.ら、米国特許第５，７１２，５０３号；Uenoら、米国特許第５，７８９，３１１号;およびXueqins.らICSCRM'99, Part 2, pp.1375-1378 (2002)により、異なる型のデバイスに対して提案されている。
また、イオン注入およびエッチング工程の組み合わせにより作製されるガードリングの利用が、たとえば、Changら、米国特許４，９８２，２６０号により開示されている。横型ＭＯＳＦＥＴ内での注入されたｐ型ガードリングの実装も、SpitzらIEEE Electron Devices Ltrs., Vol. 19, No. 4,(1988)に開示されている。上述の事例における注入されたガードリングと違い、エピタキシャルに成長したガードリング（ＥＧＲ）はドリフト領域内の電子の流れに影響を与えないと考えられており、さらにLudikhuize“A Review of RESURF Technology”, ISPSD (2000)に開示されている従来のＲＥＳＵＲＦ技術を向上させると考えられている。
しかし、イオン注入は高温の注入後アニールを必要とする費用のかかる作製工程であって、表面およびバルクの損傷を引き起こす場合があり、漏れ電流の著しい増加を招く可能性がある。したがって、ＳｉＣパワー半導体デバイス上にガードリングエッジ終端構造を形成するより良い方法に対する必要性が、依然として存在している。
発明の概要
本発明の１つの態様により、ｐ型エピタキシャルＳｉＣ層から形成されたガードリングのそばに、エッジ終端構造を実装し、ｎ型ＳｉＣドリフト領域上面上で成長したＳｉＣのダイオードおよびトランジスタが提供される。バイポーラ接合トランジスタ（ＢＪＴ）、静電誘導トランジスタ（ＳＩＴ）、およびＰｉＮダイオードとして公知のかかるデバイスにおいて、この新規のエッジ終端構造はセルフアラインされることがあるが、それは、たとえば、ＰｉＮダイオードアノード領域、ＢＪＴの成長したベース領域、またはＳＩＴの成長したゲート領域などデバイスの別部分の形成と同じエッチング工程で行うことができるからである。
本発明の第２の態様により、不純物が添加されたｐ型エピタキシャル層から形成されたガードリングを有し、ｎ型ドリフト領域の上面上で成長したＳｉＣのショットキー障壁ダイオードが提供される。また、本発明の第３の態様により、不純物が添加されたｐ型エピタキシャル層から形成され、不純物が少量添加されたｎ型ドリフト領域上面上で成長した、ガードリングを有するＬＭＯＳＦＥＴおよび横型ダイオードのような横型ＳｉＣ半導体デバイスが提供される。
本発明は、開示された新規のエッジ終端構造を有するこれらの半導体デバイスを作製する方法を導く。
列挙されたＳｉＣ半導体デバイスは単に代表的なものに過ぎず、本発明の範囲を開示されたデバイスだけに限定することを意図するものではないことに留意すべきである。さらに、エピタキシャルガードリングの数、大きさ、間隔は、用途および所望の目標阻止電圧により変化することがあり、本明細書において与えられた代表的な例に限定されるものではない。
本発明は、添付の図面を参照することにより、より良く理解できる。
発明の詳細な説明
ＰｉＮダイオード、ショットキーダイオード、バイポーラ接合トランジスタ（ＢＪＴ）、静電誘導トランジスタ（ＳＩＴ）、およびその他の周知の半導体デバイスなどのエピタキシャル半導体デバイスの作製を考えるとき、他の全ての要素が同一な場合、エピタキシャルに成長したガードリングの利用が、注入されたガードリングよりも好ましい。なぜなら、その作製は、デバイスの他の部分のエッチング工程と組み合わせることができ、かつ費用のかかる注入工程を避けることができるからである。さらに、イオン注入により生じた表面およびバルクの損傷による漏れ電流を、エピタキシャルに成長したエッジ終端構造を利用することにより、大きく減少させることができる。
また、異なる導電型、すなわちネガティブ（ｎ）型およびポジティブ（ｐ）型のＳｉＣ層を含むＳｉＣ半導体デバイスは、化学的不純物をＳｉＣに導入することにより形成される。電子ドナー原子を純粋なＳｉＣに導入することによりｎ型ＳｉＣが生成され、電子アクセプタ原子を純粋なＳｉＣに導入することによりｐ型ＳｉＣが生成される。通常、ＳｉＣへの添加として知られる、ドナーまたはアクセプタ原子をＳｉＣに導入する工程は、イオン注入、又はＳｉＣ層の成長中に元の位置での不純物の導入により、達成される。しかし、イオン注入は表面およびバルクの損傷の原因になる場合がある。イオン注入はさらに、注入された不純物を活性化させるために、注入後に特別な処理（たとえば、注入後アニール）が必要となる。また、高温での注入後アニールの後にも、ある注入不純物（たとえば、ＳｉＣへｐ型不純物添加に通常利用されるホウ素およびアルミニウム）の大部分が、電気的に不活性な状態で残存し、格子間位置を占める場合がある。この現象は、たとえば自由正孔の濃度が不純物の原子濃度よりもはるかに小さい場合、注入された層の電子寿命の減少の原因になる場合がある。
エピタキシャル成長中に元の位置での添加は、イオン注入に関連する上述の問題を避けるために利用できる。とりわけ、本発明のガードリングはエピタキシャルに成長した層から形成され、それゆえイオン注入と関連する問題を回避する。
本発明により、エピタキシャルに成長したエッジ終端構造を有するさまざまな半導体デバイスが提供され、同様にこれらのデバイスを作製する方法も提供される。
図１Ａは、本発明の第１の実施態様のエピタキシャルに成長したガードリングを有するＰｉＮダイオードの一部分の部分断面図を示している。ダイオード１０は、上面および底面を有しドナー原子が添加されたＳｉＣ基板（ｎ型）１２と、ＳｉＣ基板の上面上に配置されドナー原子の少量不純物が添加されたＳｉＣ層（ｎ型ドリフト層）１３と、ＳｉＣ層を含むｎ型ドリフト層上に配置されアクセプタ原子が添加されたアノード（ｐ型）１４と、アノードのオーミックコンタクト１５と、第２オーミックカソードコンタクト１６と、ｐ型ガードリング１７とを含む。ｎ型ドリフト層とｐ型層が接触する表面がこのデバイスの主要接合１９である。ガードリングは、トレンチ１８によりアノードとｎ型ドリフト領域との間の主要接合のエッジから間隔をあけられている。
図１Ａに示された構造は、ｎ型ＳｉＣ基板１２を設け、ｎ型基板１２の上面上に連続してｎ型ドリフト層１３およびｐ型層を形成し、そしてｐ型層をエッチングすることに引き続いて、図示されたアノード１４およびパターン成型されたリング１７を生成することにより作製可能である。基板１２は、North CarolinaのCree社から商業的に入手可能な、不純物添加されたＳｉＣ単結晶とすることもできる。
ｎ型ドリフト層１３およびｐ型層は、好ましくはエピタキシャル成長の公知の技術により形成される。アノード１４およびガードリング１７を、エピタキシャルに成長したｐ型層から、周知技術を利用したマスキング、パターンニング、およびこのｐ型層を貫くエッチングにより形成可能である。このようにして、その後、アノードオーミックコンタクト１５が図示した通り配置される。
本発明の好ましい実施形態により、ｎ型基板層はドナー材料が多量に添加され、そしてドリフト層はドナー材料が少量もしくは適量添加される。好適なドナー材料は、ヒ素、窒素およびリンを含む。窒素は本発明の好ましいドナー材料である。しかし、上記材料は単に代表的なものであるに過ぎず、炭化ケイ素に対するいかなる好適なドナー材料も利用可能である。
アノードおよびガードリングが形成する層は、好ましくはアクセプタ材料が多量に添加される。炭化ケイ素に添加する好適なアクセプタ材料としては、アルミニウム、ホウ素、およびガリウムを含む。アルミニウムは好ましいアクセプタ材料である。しかし、上記材料は単に代表的なものであるに過ぎず、本発明によれば、炭化ケイ素に添加可能ないかなるドナー材料も利用可能である。このｐ型層の厚さも変更可能である。
他に示さない限り、本発明の文脈において、多量に不純物を添加することとは１０18atoms・cm-3以上のドーパント濃度に相当し、少量不純物を添加することとは５×１０16atoms・cm-3以下のドーパント濃度に相当し、適量不純物を添加することとは５×１０16atoms・cm-3〜１０18atoms・cm-3の範囲のドーパント濃度に相当する。本発明のＰｉＮダイオードの各層の不純物添加レベルを変更して、特定用途向けの所望の特性を有するデバイスを生成することができる。
本発明のＰｉＮダイオードは、費用のかかるイオン注入および注入後アニール工程を行わずに作製することができる。さらに、不純物が多量に添加されたエピタキシャル層を利用してアノード領域を形成することで、同時に、デバイスの阻止性能を高めるために利用可能なガードリングエッジ終端構造を作製することができる。
図１Ａでは３つのガードリングが示されているが、本発明によれば、ここで記載されたデバイスの所望の阻止性能を達成するために、ガードリングを何本用いてもよい。また、本発明によれば、所望のエッジ終端効果を達成するために、ガードリングの間隔及び幅も変更することができる。
図１Ｂは、本発明の第２の実施例による、時としてショットキーダイオードと呼ばれる、エピタキシャルガードリングを有する典型的なショットキー障壁整流器の断面部分を示している。図示されたショットキーダイオード２０は、上面および底面を有するｎ型ＳｉＣ基板２１と、基板の底面上に形成されたオーミックコンタクト２２と、基板の上面上に形成され不純物が少量添加されたｎ型ドリフトＳｉＣ層２３と、ｎ型ドリフト層２３の上面上に配置されたショットキーコンタクト２４と、障壁コンタクトを取り囲むｐ型ガードリング２５とを含む。
図１Ａに示された構造のように、図１Ｂに示されたデバイスのｎ型ドリフト層２３は、好ましくはエピタキシャル成長の公知の技術により形成される。同様に、ガードリング２５を、周知技術を利用したマスキング、パターンニング、およびｐ型層を貫くエッチングにより、ｎ型ドリフト層の真上に配置されたエピタキシャルに成長したｐ型層から形成することもできる。その後、ショットキー接触２４は図示した通り配置される。
図１Ｃは、本発明の実施例のエピタキシャルガードリングを有する完全にエピタキシャルな高性能バイポーラ接合トランジスタ（ＢＪＴ）３０の断面部分を示している。デバイス３０は、図示のように、不純物が少量添加されたｎ型ドリフトＳｉＣ層３２の上に配置されたｎ型ＳｉＣ基板層３１と、ｎ型ドリフト層３２上に形成されたｐ型ＳｉＣベース層３３と、ｐ型ベース層３３上に配置されたｎ型ＳｉＣエミッタ層３４と、エミッタ層３４の表面上に形成されたエミッタコンタクト３５と、エミッタ３４、ｐ型ベース層３３のエッジおよびｎ型ドリフト層３２表面上に接触した状態で配置された不純物が多量に添加された成長したｐ型ＳｉＣ層３６と、成長したｐ型層の表面上に形成されたベースコンタクト３７と、不純物が多量に添加されたｐ型ＳｉＣガードリング３８とを含む。このデバイスおよびこのデバイスを作製する方法は、参照により本明細書中に全体的に組み込まれた、２００２年２月２２日出願の、代理人整理番号第３７７９−００１−２７である同時係属出願 に記載されているように、作製することができる。
ドリフト層３２が図１Ｃに示されているが、本発明のＢＪＴはドリフト層を含む必要はない。ドリフト層は通常、特定用途（たとえば、パワー用途）におけるデバイスの動作特性を向上させるために利用される。ドリフト層が利用される場合、ドリフト層は、基板層より少ない不純物添加レベル、又はドナー原子濃度を有することとなる。ドリフト層の厚さを、所望の動作特性を達成するように変更することができる。ドリフト層の厚さは、動作電圧および周波数に基づき選択することができる。高電圧用途には、ドリフト層は、好ましくは４〜１０μmの厚さを有する場合がある。高周波数用途（たとえば、２GHz）に対して、ドリフト層は、好ましくは４μm未満の厚さを有する場合がある。
また、本発明のセルフアライン工程は、ＢＪＴのベースが形成されるオーミックコンタクト材料をエッチングマスクとして利用して、バイポーラ接合トランジスタを取り囲むガードリングを作製する工程を含む。
図１Ｄは、本発明の別の実施例の、エピタキシャルガードリングを有する完全にエピタキシャルな高性能静電誘導トランジスタ（ＳＩＴ）４０の断面部分を示している。デバイス４０は、図示のように、少量不純物が添加されたｎ型ドリフトＳｉＣ層４２がｎ型ＳｉＣ基板層４１の上に配置されたｎ型ＳｉＣ基板層４１と、ｎ型ドリフト層４２上に形成されたｎ型ＳｉＣソース層４３と、ソース層４３の表面上に形成されたソースコンタクト４４と、ソース層４３およびｎ型ドリフト層４２の表面上に接触した状態で配置された多量に不純物が添加された成長したｐ型ＳｉＣゲート４５と、成長したｐ型ゲート４５の表面上に形成されたゲートコンタクト４６と、多量に不純物が添加されたｐ型ＳｉＣガードリング４７とを含む。このデバイスの不純物が添加された各ＳｉＣ層は、その下にある層の表面上で、エピタキシャルに成長させることができる。また、このデバイスは、一般に、本明細書および２００２年２月２２日出願の、代理人整理番号第３７７９−００１−２７である同時係属出願 に開示されている同じ方法により、作製することができる。
図２Ａは、本発明の実施例の、エピタキシャルガードリングを有する横型ＭＯＳＦＥＴ（ＬＭＯＳＦＥＴ）ＳｉＣ半導体デバイスの断面部分である。図示されたＭＯＳＦＥＴ５０は、ｐ型半絶縁性ＳｉＣ基板５２の上にｐ型ＳｉＣｐ型層５３がエピタキシャルに成長するｐ型または半絶縁性ＳｉＣ基板５２の底部に形成されたオーミックコンタクト５１と、エピタキシャルに成長したｐ型層５３上に配置されたｎ型ソース５４、ｎ型ドレイン５５およびｎ型ドリフト５６の領域と、ソース領域５４上に配置されたソースコンタクト５７と、ドレイン領域５５上に配置されたドレインコンタクト５８と、エピタキシャルに成長したｐ型ＳｉＣ層５３上に配置されたゲート酸化層５９と、ゲートコンタクト６０と、エピタキシャルガードリング６１とを含む。ＬＭＯＳＦＥＴは通常、周知の方法（たとえば、Spitzら"2.6 kV 4H-SiC Lateral DMOSFET's," IEEE Electron Device Letters, Vol. 19, No. 4, (1998)を参照）や本発明により作製することができ、ガードリング６１がエピタキシャルに成長したｐ型ＳｉＣ層から形成される。
図２Ｂは、本発明の実施態様の、エピタキシャルガードリングを有する横型ＰｉＮダイオードの断面部分である。図示された横型ＰｉＮダイオード７０は、半絶縁性ＳｉＣ基板の上にＳｉＣｎ型ドリフト層７３が形成された半絶縁性ＳｉＣ基板７２の底部上に形成されたオーミックコンタクト７１と、ｎ型ドリフト層７３上に配置されたｎ型カソードＳｉＣ領域７４と、ｎ型ドリフト層上に配置されたｐ型ＳｉＣアノード７５と、ｐ型エピタキシャルガードリング７６と、アノードコンタクト７７と、カソードコンタクト７８とを含む。このデバイスは、周知の方法や本発明により作製することができ、ガードリング７６およびアノード７５をエピタキシャルに成長した同じｐ型ＳｉＣ層から形成することができる。
本発明によれば、用いられるガードリングの数を、ｎ型層の厚さや所望の目標阻止電圧により変更することができる。ｎ型層が厚いほど、また所望の阻止電圧が高いほど、利用されるべきリングの数は大きくなる。通常、パワーＳｉＣ半導体デバイスには３〜５個のリングが利用されるが、本発明は、利用されうるガードリングの最少数または最大数に対して何ら制限を課すものではない。むしろ、エピタキシャルガードリングの数に対する唯一の実際的な制限は、半導体デバイス自体の所望の寸法、およびリングの間のトレンチの最小限度の大きさを定める公知のフォトリソグラフィ技術の解像度である。
また、デバイスのエッジの空乏層におけるより微細な勾配、ならびにより均一な電界分布を確保するために、ガードリングを互いに近接させて配置することが好ましい。とりわけ、半導体デバイスの主要接合または障壁コンタクトに最も近接したガードリングの内壁と、主要接合または障壁接触自体との間の間隔は、空乏領域の幅よりも小さくすべきであり、ある好ましい実施形態においては、１〜２μmとすることができる。その間隔、および隣接するガードリングの間の間隔は、公知のフォトリソグラフィおよびエッチング技術を利用して、任意的に可能な限り小さくすることもできる。また、全図面ともまっすぐな壁を有するガードリングを示しているけれども、ＳｉＣを作製するために従来利用されたエッチング技術ではまっすぐな壁もしくは曲がった壁のガードリングのいずれかになる場合があるが、その両方とも本発明の範囲内にある。
図３Ａは、本発明の簡単なＰｉＮダイオードを形成する方法における第１の工程の生成物の断面図を示している。図３Ａには、ｎ型ＳｉＣ基板１１１の底面上に形成されたオーミックコンタクト１１２と、ｎ型ＳｉＣ基板１１１の上面上でエピタキシャルに成長したｎ型ドリフトＳｉＣ層１１３とを有する、多量に不純物が添加されたｎ型ＳｉＣ基板１１１が示されている。図３Ｂは、多量に不純物が添加されたｐ型ＳｉＣ層１１４がｎ型ドリフト層１１３の表面上に形成される方法の第２工程の生成物を示している。本発明のＳｉＣ層を、化学気相成長（ＣＶＤ）、分子線エピタキシ成長、および昇華エピタキシ成長などの当業界で公知のいかなるエピタキシャル成長法によっても形成可能である。本発明の好ましい実施形態によれば、本発明の不純物が添加されたＳｉＣ層は、エピタキシャル成長中に元の位置で不純物が添加されることにより形成されるが、この成長中にドーパント原子が炭化ケイ素内に組み込まれる。
図３Ｃは、多量に不純物が添加されたｐ型基板部分の選択的除去の結果を示しており、従来のフォトリソグラフィおよびエッチング技術を利用して達成することができ、その結果アノード１１５、ならびに３つのガードリング１１６が形成される。図３Ｄは、簡単なＰｉＮダイオードを作製し、アノード１１５の上面上に配置されたアノードオーミックコンタクト１１７を形成する方法における最終工程の結果を示している。
図４は、図１Ａに示されたＰｉＮダイオードの鳥瞰図の例を示している。図示されたＰｉＮダイオードの可視部分は、少量不純物が添加されたｎ型ドリフトＳｉＣ層１３、ｎ型ドリフト層１４上に配置されたＳｉＣアノード、アノード１５上に配置されたオーミックコンタクト、ｐ型ガードリング１７、およびトレンチ１８を含む。
本発明の特定の実施態様を説明をするために明細書中に記述してきたが、本発明の精神および本発明の範囲から逸脱することなく、さまざまな変更を行うことができることが、上述の記載から理解することができるだろう。
図１Ａは、アノード領域と同じエピタキシャル層から作製された、ガードリングを有するＰｉＮダイオードの略断面部分である。 図１Ｂは、エピタキシャルガードリングを有するショットキーダイオードの略断面部分である。 図１Ｃは、成長したベース領域と同じエッチング工程で作製されたガードリングを有する完全にエピタキシャルな高性能バイポーラ接合トランジスタ（ＢＪＴ）の略断面部分である。 図１Ｄは、成長したベース領域と同じエッチング工程で作製されたガードリングを有する完全にエピタキシャルな高性能静電誘導トランジスタ（ＳＩＴ）の略断面部分である。 図２Ａは、エピタキシャルガードリング（ＥＧＲ）を有する横型ＭＯＳＦＥＴの略断面部分である。 図２Ｂは、エピタキシャルガードリング（ＥＧＲ）を有する横型ＰｉＮダイオードの略断面部分である。 図３Ａは、本発明の簡単なＰｉＮダイオードを形成する方法における工程の生成物の断面図を示している。 図３Ｂは、本発明の簡単なＰｉＮダイオードを形成する方法における工程の生成物の断面図を示している。 図３Ｃは、本発明の簡単なＰｉＮダイオードを形成する方法における工程の生成物の断面図を示している。 図３Ｄは、本発明の簡単なＰｉＮダイオードを形成する方法における工程の生成物の断面図を示している。 図４は、図１Ａに示されたＰｉＮダイオードの鳥瞰図である。

Claims (36)

  1. 炭化ケイ素（ＳｉＣ）半導体デバイスであって、
    ドナーまたはアクセプタ原子が添加されたＳｉＣの第１層と、第１層の表面上に配置され異なる導電型を有する材料の第２層とであって、これらの層の境界面に接合を形成する第１および第２層を含み、
    デバイスが、接合を取り囲む複数の非交差リングをさらに含み、
    リングはアクセプタ原子が添加されたＳｉＣから形成され、かつ、
    これらのリングはドナー原子が添加されたＳｉＣから形成されるデバイスの層の表面上に配置されることを特徴とするデバイス。
  2. ＳｉＣリングが形成されるアクセプタ原子が添加されたＳｉＣが、エピタキシャルに成長した層である、請求項１に記載のデバイス。
  3. 炭化ケイ素半導体デバイスが、ＰｉＮダイオード、ショットキーダイオード、バイポーラ接合トランジスタ、および静電誘導トランジスタからなる群から選択される、請求項１に記載のデバイス。
  4. 炭化ケイ素半導体デバイスが、横型ＭＯＳＦＥＴおよび横型ＰｉＮダイオードからなる群から選択される、請求項１に記載のデバイス。
  5. 接合が金属層およびＳｉＣ半導体層間の境界面である、請求項１に記載のデバイス。
  6. ベースを有する内壁を有し、接合の周縁からの距離が均一である最も内側のリングをさらに含む、請求項１に記載の炭化ケイ素デバイス。
  7. 内壁のベースが、接合の空乏領域の厚さ未満で、接合の周縁に対して間隔をあけられている、請求項６に記載のデバイス。
  8. １つのリングがある、請求項１に記載のデバイス。
  9. 少なくとも２つのリングがある、請求項１に記載のデバイス。
  10. 各リングの周縁の形状が円形ではない、請求項１に記載のデバイス。
  11. ＳｉＣ半導体デバイスを作製する方法であって、
    ドナーまたはアクセプタ原子が添加されたＳｉＣの第１層と、第１層の第１表面上に配置され異なる導電型を有する材料の第２層との境界面に接合を形成し；
    電子ドナー原子が添加されたＳｉＣ層の表面上に、成長中に元の位置で電子アクセプタ原子が添加されるＳｉＣ層をエピタキシャルに成長させ、エピタキシャルに成長したｐ型ＳｉＣ層を形成し；
    エピタキシャルに成長したｐ型ＳｉＣ層を貫いて、複数の非交差トレンチをエッチングして、複数の高くなったリングを形成することとを含むものであって、
    高くなったリングがデバイスの前記接合を取り囲むことを特徴とする方法。
  12. 前記各トレンチが内壁および外壁を含む、請求項１１に記載のＳｉＣ半導体デバイスを形成する方法。
  13. 最も内側のトレンチの内壁が接合のエッジと当接する、請求項１２に記載のＳｉＣ半導体デバイスを形成する方法。
  14. 最も内側のトレンチの内壁が、接合の空乏領域の厚さ以下の距離で、最も内側のトレンチの外壁に対して間隔をあけられている、請求項１３に記載のＳｉＣ半導体デバイスを形成する方法。
  15. 前記トレンチが等方性または異方性のエッチングにより形成される、請求項１１に記載の方法。
  16. ドナー原子が、ヒ素、窒素、およびリンからなる群から選択される、請求項１１に記載の方法。
  17. ドナー原子が添加されたＳｉＣ層内のドナー原子の濃度が５×１０16cm-3未満である、請求項１１に記載の方法。
  18. アクセプタ原子が、アルミニウム、ホウ素、およびガリウムからなる群から選択される、請求項１１に記載の方法。
  19. アクセプタ原子が添加されたＳｉＣ層内のアクセプタ原子の濃度が１０18cm-3以上である、請求項１１に記載の方法。
  20. 請求項１１の方法により作製される半導体デバイス。
  21. ドナー原子が、ヒ素、窒素、およびリンからなる群から選択される、請求項１に記載のデバイス。
  22. ドナー原子が添加されたＳｉＣ層内のドナー原子の濃度が５×１０16cm-3未満である、請求項１に記載のデバイス。
  23. アクセプタ原子が、アルミニウム、ホウ素、およびガリウムからなる群から選択される、請求項１に記載のデバイス。
  24. エピタキシャルに成長したｐ型ＳｉＣ層内のアクセプタ原子の濃度が、１０18cm-3以上である、請求項１に記載のデバイス。
  25. 第１層はドナー原子が添加され、第２層はアクセプタ原子が添加されたＳｉＣを含み、リングが、第２層が配置されている第１層表面と同じ側に配置される、請求項１に記載のデバイス。
  26. 第１層内のドナー原子の濃度が５×１０16cm-3未満である、請求項２５に記載のデバイス。
  27. 第２層との接合を形成する表面の反対側にある第１層表面が、第３ＳｉＣ層表面上に配置される、請求項２５に記載のデバイス。
  28. 第３層はドナー原子が添加される、請求項２７に記載のデバイス
  29. 第３層内のドナー原子の濃度が５×１０16cm-3より大きい、請求項２８に記載のデバイス。
  30. 第３層内のドナー原子の濃度が１０18cm-3より大きい、請求項２８に記載のデバイス。
  31. 第１層はアクセプタ原子が添加され、第２層はドナー原子が添加されたＳｉＣを含み、リングが第１層との接合を形成する第２層表面の反対側にある第２層表面上に配置される、請求項１に記載のデバイス。
  32. 第１層内のアクセプタ原子の濃度が５×１０16cm-3未満である、請求項３１に記載のデバイス。
  33. 第１層内のアクセプタ原子の濃度が５×１０16cm-3以上でかつ１０18cm-3以下の範囲内にある、請求項３１に記載のデバイス。
  34. 第２層との接合を形成する表面の反対側にある第１層表面は、アクセプタ原子が添加された第３ＳｉＣ層の表面上に配置される、請求項３１に記載のデバイス。
  35. 第２層との接合を形成する表面の反対側にある第１層表面が、半絶縁性ＳｉＣ基板を含む第３層表面上に配置される、請求項３１に記載のデバイス。
  36. 第２層はリングを形成する電子アクセプタ原子が添加され、エピタキシャルに成長したＳｉＣ層である、請求項１１に記載の方法。
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